JP2008504695A - ＣＭＯＳにおいてキャリア移動度を向上させる方法（ＭＯＳＦＥＴデバイスの圧縮ＳｉＧｅ＜１１０＞成長および構造） - Google Patents

ＣＭＯＳにおいてキャリア移動度を向上させる方法（ＭＯＳＦＥＴデバイスの圧縮ＳｉＧｅ＜１１０＞成長および構造） Download PDF

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Abstract

【課題】 ＣＭＯＳにおいてホールおよび電子の移動度を向上させる方法を提供する。
【解決手段】 キャリアを伝導させるための構造およびこれを形成するための方法を記載する。これは、 ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板と、この基板とはＧｅ濃度が異なるＳｉＧｅの擬似格子整合またはエピタキシャル層と、を含み、これによって擬似格子整合層に歪みがかかっている。半導体エピタキシャル層を形成するための方法を記述する。これは、急速熱化学的気相堆積（ＲＴＣＶＤ）ツールにおいて擬似格子整合またはエピタキシャル層を形成するステップを含み、ツール内の温度を約６００℃まで上昇させ、Ｓｉ含有ガスおよびＧｅ含有ガスの双方を導入する。エピタキシャル堆積のために基板を化学的に準備するための方法を記述する。これは、基板を、オゾン、希薄ＨＦ、脱イオン化水、ＨＣｌ酸および脱イオン化水を含む一連の槽にそれぞれ浸漬し、その後、基板を不活性雰囲気において乾燥させて、不純物のない、ＲＭＳ粗さが約０．１ｎｍ未満の基板表面を得る。
【選択図】 図１

Description

本発明は、特に圧縮歪みＳｉＧｅ材料に対する高性能相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ・デバイス設計および材料プロセスに関する。
ＣＭＯＳトランジスタ・デバイスが小型化するにつれて、回路性能を向上させる方法がますます重要になっている。これを達成する手法の１つは、チャネル領域においてキャリア移動度を高めること、すなわち、電子およびホールの移動度を高めることである。これは、いくつかの方法によって実行可能である。
１．シリコン基板上で異なるＳｉ格子寸法を用いて、歪みを得る。一般に、緩和ＳｉＧｅバッファ上の歪みシリコンまたはＳＯＩ上の歪みシリコン（ＳＳＤＯＩ）は、高Ｇｅ濃度のＳｉＧｅ合金において、Ｎ−ＦＥＴについて約２倍の電子移動度の向上、およびＰ−ＦＥＴについて５０％のホール移動度の向上を示している。これは概ね、二軸性引張り歪みのもとにあるシリコンによって得られる。しかしながら、この引張り歪みＳｉのほとんどは、高い密度の欠陥で構成される。
２．Ｓｉ＜１１０＞基板等の異なる表面配向シリコン上にＭＯＳＦＥＴを製造すると、Ｐ−ＦＥＴにおいて１．５倍までのホール移動度の向上が示されているが、Ｎ−ＦＥＴからの電子移動度は実質的に劣化する。ＩＥＤＭ２００３において、Ｍｉｎ Ｙａｎｇによって述べられたハイブリッド配向基板は、Ｓｉ＜１１０＞基板をＳｉ＜１００＞基板と組み合わせ、これによって、Ｓｉ＜１１０＞上にＰ−ＦＥＴを形成してホール移動度の向上を図り、Ｓｉ＜１００＞上にＮ−ＦＥＴを形成してＮ−ＦＥＴ性能を維持した。
ＣＭＯＳにおいて、ホールおよび電子キャリアの双方の向上を得るための解決策が求められている。
本発明は、キャリア移動度が向上した半導体材料を提供する。これは、二軸性圧縮歪みのもとにある＜１１０＞表面結晶配向を有するＳｉＧｅ合金層を含む。二軸性圧縮歪みは、半導体材料の成長中にＳｉＧｅ合金層の面において誘発される縦方向の圧縮応力および横方向の圧縮応力によって引き起こされる正味（net）応力を表す。
ＳｉＧｅ層において二軸性圧縮歪みを形成するには、ＳｉまたはＳｉＧｅ等、より小さい格子間間隔を有するベース層または基板の上に層をエピタキシャル形成すれば良い。ここで、Ｇｅの濃度は、上にある圧縮歪み層におけるＧｅよりも低い。
ＳｉまたはＳｉＧｅ層において二軸性引張り歪みを形成するには、ＳｉＧｅ等、より大きい格子間間隔を有するベース層または基板の上に層をエピタキシャル形成すれば良い。ここで、Ｇｅの濃度は、上にある引張り歪み層におけるＧｅよりも大きい。
本発明の半導体材料は、二軸性圧縮ひずみを有するＳｉＧｅ合金層の＜１１０＞表面配向を含み、Ｎ−ＭＯＳおよびＰ−ＭＯＳ双方の電界効果トランジスタについて移動度の向上が得られる。
本発明の別の態様は、本発明の半導体材料を形成する方法に関し、本発明の方法は、シリコン−ゲルマニウム合金＜１１０＞層を設けるステップを含み、このシリコン−ゲルマニウム合金含有＜１１０＞層は二軸性圧縮歪みを有する。
一実施形態において、＜１１０＞表面配向および二軸性圧縮歪みを有するＳｉＧｅ合金層は、以下のステップを含む方法によって製造される。
ＳｉまたはＳｉＧｅ＜１１０＞基板表面を処理するため、ＤＩ水（純水）において２３℃で１０ｐｐｍオゾンの使用、希薄フッ化水素酸１００：１の１分間の使用、ＤＩ水による５分間の洗浄、ＤＩ水において２３℃で１：１００の体積比のフッ化水素酸の使用、最後にＤＩ水による５分間の洗浄を行う。次いで、Ｎ2等の不活性雰囲気において３０℃を超える温度で温め、洗浄および乾燥させる。
次に、上述の洗浄プロセスによって処理したＳｉまたはＳｉＧｅ＜１１０＞基板上でエピタキシャル結晶圧縮歪みＳｉＧｅ合金層を形成する。シランおよびゲルマン（Germane）ガスを用いて、急速熱化学的気相堆積（ＲＴＣＶＤ）システムによって成長させ、温度は６００℃から６５０℃の範囲とし、圧力は２０トールに等しくする。我々の場合、圧縮歪み２２％ＳｉＧｅ合金は厚さを２０ｎｍ未満とし、１００ｓｃｃｍのシラン、４０ｓｃｃｍのゲルマン、６００℃の温度、および７トールの圧力を用いて、１３４秒とした。このＳｉＧｅ層は、ＳｉまたはＳｉＧｅ＜１１０＞基板上で圧縮歪みまたは擬似格子整合（pseudomorphic）であった。ＡＦＭによる表面粗さは０．２ｎｍ未満であり、欠陥密度はデバイス品質の範囲内である（５ｘ１０7欠陥／ｃｍ２未満）。
更に、ＳｉまたはＳｉＧｅ＜１１０＞基板上のエピタキシャル結晶圧縮歪みＳｉＧｅ合金層は、Applied Material Corporationによって製造された急速熱化学的気相堆積（ＲＴＣＶＤ）システム、ＨＴＦモデルのＣｅｎｔｒａプラットフォームによって、成長させることができる。このシステムは、６個のチャンバ、２個のロードロック、１個の転送チャンバ、１個の急速熱アニール（ＲＴＰ）チャンバ、２個の高温ポリシリコン（ＨＴＰ）チャンバから成る。圧縮歪みＳｉＧｅ合金層は、ＨＴＰチャンバにおいて、６００℃から６５０℃の範囲で成長させる。
更に、浅いトレンチ分離を用いて、エピタキシャル結晶圧縮ひずみＳｉＧｅ合金領域上に、ＣＭＯＳデバイスを形成することができる。
更に、浅いトレンチ分離を用いて、エピタキシャル結晶圧縮ひずみＳｉＧｅ合金領域上に、誘電率が３．９よりも高い金属酸化物、金属シリケート等の高Ｋゲート誘電体を有するＣＭＯＳデバイスを形成することができる。
更に、浅いトレンチ分離を用いて、エピタキシャル圧縮ひずみＳｉＧｅ合金領域上において、ゲート誘電体または高Ｋ誘電体上に、金属ゲートおよび金属シリケートを有するＣＭＯＳデバイスを形成することができる。
本発明のこれらおよびその他の特徴、目的、および利点は、以下の本発明の詳細な説明を図面と関連付けて読で考察することによって明らかとなろう。
図面、特に図１を参照すると、ＴＥＭ顕微鏡写真が、単結晶シリコン基板１６の（１１０）表面１４上のＳｉＧｅ合金層１２を示している。ＳｉＧｅ合金層１２におけるＧｅ濃度は２２％であり、これは、急速熱化学的気相堆積（ＲＴＣＶＤ）プロセスによって成長させた。層１２の厚さは１８ｎｍである。層１２の上に、厚さが５ｎｍのＳｉのキャップ層１８を成長させている。
層１２を堆積する前に、基板１６の上面１４を化学的に処理した。図２は、化学的処理後の表面１４の一部の原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）画像を示す。化学的な処理は、０．２ｎｍ未満の表面粗さを有するＳｉまたはＳｉＧｅ基板１６を選択し、基板１６を脱イオン化水において２３℃で１０ＰＰＭオゾンの第１の槽に浸漬し、基板１６を希薄ＨＦ１００：１の第２の槽に少なくとも１分間浸漬し、基板１６を脱イオン化水の第３の槽に少なくとも５分間浸漬し、基板１６をＨＣｌ酸および脱イオン化水の少なくとも１：１００の約２３℃の第４の槽に浸漬し、基板１６を脱イオン化水の第５の槽に少なくとも５分間浸漬し、基板１６を前記第５の槽から取り出して、例えば窒素を含む不活性雰囲気において少なくとも３０℃の温度で基板１６を乾燥することを含む。ＲＭＳによる表面粗さは０．１０９ｎｍに等しく、Ｚ範囲は１．１７４ｎｍに等しかった。これは、最初のＳｉ＜１１０＞表面と同等である。
ＳｉＧｅエピタキシャル層１２を形成することができるが、このためには、＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板１６を選択するステップと、単結晶基板１６を急速化学的気相堆積ツール内に装着するステップと、ツール内の圧力を０．２トール未満に低下させるステップと、ツール内の温度を約６００℃まで上昇させるステップと、例えばシランのようなＳｉ含有ガスおよび例えばゲルマンのようなＧｅ含有ガスの双方を導入し、これによって、基板１６の上に、前記基板とは異なるＧｅ濃度を有するＳｉＧｅの擬似格子整合層を形成し、これによって擬似格子整合層１２を歪ませる、ステップと、を行う。
図３は、層１２のＲＡＭＡＮ分析を、厚さの関数として示す。図３において、縦座標は緩和（relaxation）の百分率を表し、横座標は厚さをｎｍで表す。曲線３０は曲線部分３４を有し、ここで層１２は擬似格子整合であり、曲線３０の点３５において、層１２の緩和が開始する。曲線部分３６は、層１２の厚さと共に緩和が急速であることを示す。層１２が２０ｎｍ未満である限り、層１２は擬似格子整合であり続ける。擬似格子整合は、表面格子に対してエピタキシャルまたは格子整合あるいは結合している（coherence）またはその両方であることを示す。このため、２２％のＳｉＧｅの格子間間隔は、Ｓｉよりも通常大きく、擬似格子整合であることによって圧縮性の歪みがかかる。＜１１０＞についてＳｉにおける格子間間隔は、ｘおよびｙ方向において５．４オングストロームである。Ｇｅの格子間間隔は、ｘおよびｙ方向において５．６オングストロームであり、Ｓｉよりも約４％大きい。ＳｉＧｅの合金は、ＳｉおよびＧｅの濃度の線形の関数として格子間間隔を有する。このため、ＳｉＧｅにおいて２２％Ｇｅ濃度である結果として、層１２が＜１１０＞Ｓｉについて擬似格子整合である場合、圧縮歪みは約１％になる。圧縮は、＜１００＞Ｓｉについて同一である。曲線３２は、厚さの関数としてＳｉＧｅ層＜１００＞の緩和を示す。
図４の曲線４０は、＜１１０＞表面配向Ｓｉ基板上のＳｉＧｅ合金の臨界（critical）厚さを示す。図４において、縦座標は臨界厚さをｎｍで表し、横座標はＳｉＧｅ合金におけるＧｅの百分率を表す。図４において、曲線４０より下の厚さを有するＳｉＧｅの層１２は擬似格子整合である。
図５の曲線５０〜５３は、ＭＯＳＦＥＴの製造中のＲＡＭＡＮ分析によるＳｉＧｅ合金層１２の熱安定性を示す。図５において、縦座標は強度を任意単位（ａ．ｂ．ｕ．）で表し、横座標は波数をｃｍ−１（１／ｃｍ）で表す。ラムダ（λ）は３２５ｎｍに等しかった。曲線５０は、Ｓｉ＜１１０＞の波数５２０ｃｍ−１を示す。曲線５１〜５３は、１０００℃で４００秒までの急速熱アニーリング（ＲＴＡ）による熱サイクルの後の、約５１４ｃｍ−１の波数を示す。図５において、曲線５１〜５３は、１０００℃のＲＴＡの間に層１２が擬似格子整合のままであったことを示す。ＲＴＡの間またはその後に、層１２の緩和は観察されなかった。
図６は、Ｓｉ基板１６の＜１１０＞表面１４上の圧縮性歪み２２％ＳｉＧｅ合金層１２上に形成したＭＯＳＦＥＴデバイスの走査顕微鏡画像である。基板１６の上面１４は、まず化学的に処理した。次いで、基板１６上に層１２を形成した。次に、基板１６に浅いトレンチ分離（ＳＴＩ）領域６０を形成して、形成すべきＭＯＳＦＥＴの電気的絶縁を設けた。次に、層１２の上にゲート誘電体層６２を成長させた。ゲート誘電体層６２は、約２．５ｎｍ厚さのＮ２Ｏ酸化物とした。ゲート誘電体層６２は、ＳｉＧｅ合金層１２まで達する。ゲート誘電体層６２の下に、ＳｉＧｅ合金層１２上に０．５ｎｍ未満のＳｉのキャップ層１８が残されている。これは、Ｎ２Ｏ酸化物がＳｉＧｅ合金層１２に接していることを意味する。次に、ゲート誘電体層６２の上にポリシリコン層６４を形成した。次に、マスクを形成して反応性イオン・エッチング（ＲＩＥ）によって、層６４およびゲート誘電体層６２をリソグラフィによってパターニングし、ＭＯＳＦＥＴ６６のゲート誘電体６３およびゲート電極６５を形成した。次に、ゲートのソースおよびドレインに対する自己整合を用いて、イオン注入によってソース６８およびドレイン６９を形成した。次に、ポリシリコン・ゲート６５に隣接して側壁スペーサ７０を形成した。
図７は、有効ホール移動度対反転キャリア密度のグラフである。図７において、縦座標は有効ホール移動度をｃｍ２／Ｖｓｅｃで表し、横座標は反転キャリア密度を１／ｃｍ２で表す。曲線７４は、層１２、図６に示すＭＯＳＦＥＴ６６のチャネルにおける、ホール移動度のプロットである。測定し次いでプロットして曲線７４を形成したホール移動度は、曲線７５に示すＳｉ＜１１０＞のホール移動度よりも約１０％高い。曲線７５におけるホール移動度は、曲線７６においてプロットしたＳｉ＜１００＞のホール移動度よりも約１８０％高い。
これまで説明し例示したのは、
１．Ｓｉ＜１１０＞基板上に擬似格子整合ＳｉＧｅチャネル層を含むＭＯＳＦＥＴデバイス、
２．ＲＴＣＶＤによって擬似格子整合ＳｉＧｅ層を形成する方法、および、ＲＴＣＶＤの前にシリコン表面を化学的に処理する方法であるが、当業者には、変更および変形が、添付の特許請求の範囲によってのみ限定される本発明の広範な範囲から逸脱することなく、可能であることは明らかであろう。
（１１０）表面配向シリコン基板上のＲＴＣＶＤ成長２２％ＳｉＧｅ合金層上の５ｎｍＳｉキャップのＴＥＭ顕微鏡写真を示す。 Ｓｉ＜１１０＞表面のための化学的処理（洗浄）シーケンスのあとのＡＦＭ画像を示す。 圧縮歪みまたは擬似格子整合である厚さが２０ｎｍ未満の（１１０）表面配向シリコン基板上のＳｉＧｅ２２％ＧｅのＲＡＭＡＮ分析の曲線を示す。 （１１０）表面配向シリコン基板上のＳｉＧｅ合金について臨界厚さ曲線を示す。 ＲＡＭＡＮ分析による（１１０）表面配向シリコン基板上の２２％ＳｉＧｅ合金層の熱安定性を示す。 （１１０）表面配向シリコン基板上の圧縮歪み２２％ＳｉＧｅ合金層上に形成したＭＯＳＦＥＴを示す。 ホール移動度対反転電荷のグラフであり、２２％ＳｉＧｅ層＜１１０＞上のホール移動度が、ＩＥＤＭ、２００３においてＭｉｎ Ｙａｎｇによって報告されたＳｉ＜１１０＞よりも約１０から１５％高く、Ｓｉ層＜１００＞、制御層よりも約１８０％高いことを示す。

Claims (24)

  1. キャリアを伝導するための構造であって、
    ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板と、
    前記基板の上に形成したＳｉＧｅの擬似格子整合層であって、前記基板よりもＧｅ濃度が高く、これによって圧縮性の歪みがかかっている、擬似格子整合層と、
    を含む、構造。
  2. 前記擬似格子整合層の上にゲート誘電体を更に含む、請求項１に記載の構造。
  3. 前記ゲート誘電体の上にゲート電極を更に含む、請求項２に記載の構造。
  4. 前記ゲート誘電体の各側において前記擬似格子整合層に形成されたソースおよびドレイン領域を更に含み、前記ソースおよびドレイン領域の間にチャネルを形成する、請求項３に記載の構造。
  5. 前記ゲート誘電体の上にポリシリコン・ゲート電極を更に含み、ＭＯＳＦＥＴを形成する、請求項２に記載の構造。
  6. 前記ゲート誘電体の上にポリシリコン・ゲルマニウム・ゲート電極を更に含む、請求項２に記載の構造。
  7. 前記ゲート誘電体の上に金属および金属シリサイドのゲート電極の一方を更に含む、請求項２に記載の構造。
  8. 前記ゲート誘電体が３．９よりも大きい誘電率を有する、請求項２に記載の構造。
  9. 前記基板の表面が０．１ｎｍのＲＭＳを有する、請求項１に記載の構造。
  10. 前記ＳｉＧｅの擬似格子整合層が２０ｎｍ未満の厚さを有する、請求項１に記載の構造。
  11. キャリアを伝導するための構造を形成するための方法であって、
    ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板を選択するステップと、
    前記基板の上に形成したＳｉＧｅの擬似格子整合層であって、前記基板よりもＧｅ濃度が高く、これによって圧縮性の歪みがかかっている、擬似格子整合層を形成するステップと、
    を含む、方法。
  12. 前記擬似格子整合層の上にゲート誘電体を形成するステップを更に含む、請求項１１に記載の方法。
  13. 前記ゲート誘電体の上にゲート電極を形成するステップを更に含む、請求項１２に記載の方法。
  14. 前記ゲート誘電体の各側において前記擬似格子整合層にソースおよびドレイン領域を形成して前記ソースおよびドレイン領域の間にチャネルを形成するステップを更に含む、請求項１３に記載の方法。
  15. 前記ゲート誘電体の上にポリシリコン・ゲート電極を形成してＭＯＳＦＥＴを形成するステップを更に含む、請求項１２に記載の方法。
  16. 前記ゲート誘電体の上にポリシリコン・ゲルマニウム・ゲート電極を形成するステップを更に含む、請求項１２に記載の方法。
  17. 前記ゲート誘電体の上に金属および金属シリサイドのゲート電極の一方を形成するステップを更に含む、請求項１２に記載の方法。
  18. ３．９よりも大きい誘電率を有する前記ゲート誘電体を選択するステップを更に含む、請求項１２に記載の方法。
  19. ０．１ｎｍのＲＭＳ未満の前記基板の表面を化学的に処理するステップを更に含む、請求項１１に記載の方法。
  20. ２０ｎｍ未満の厚さを有する前記ＳｉＧｅの擬似格子整合層を形成するステップを更に含む、請求項１１に記載の方法。
  21. 半導体エピタキシャル層を形成するための方法であって、
    ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板を選択するステップと、
    前記単結晶基板を急速化学的気相堆積ツール内に装着するステップと、
    前記ツール内の圧力を０．２トール未満に低下させるステップと、
    前記ツール内の温度を６００℃まで上昇させるステップと、
    Ｓｉ含有ガスおよびＧｅ含有ガスの双方を導入し、これによって、前記基板の上に、前記基板とは異なるＧｅ濃度を有するＳｉＧｅの擬似格子整合層を形成し、これによって前記擬似格子整合層を歪ませる、ステップと、
    を含む、方法。
  22. ０．１ｎｍのＲＭＳ粗さ未満の前記基板の表面を化学的に処理するステップを更に含む、請求項２１に記載の方法。
  23. 前記ツール内の温度を４００℃未満に低下させる時間期間の後、エピタキシャル成長を終了させるステップを更に含む、請求項２１に記載の方法。
  24. エピタキシャル堆積のために基板を化学的に処理するための方法であって、
    ０．２ｎｍ未満の表面粗さを有するＳｉまたはＳｉＧｅ基板を選択するステップと、
    前記基板を脱イオン化水において２３℃で１０ＰＰＭオゾンの第１の槽に浸漬するステップと、
    前記基板を希薄ＨＦ１００：１の第２の槽に少なくとも１分間浸漬するステップと、
    前記基板を脱イオン化水の第３の槽に少なくとも５分間浸漬するステップと、
    前記基板をＨＣｌ酸および脱イオン化水の少なくとも１：１００の２３℃の第４の槽に浸漬するステップと、
    前記基板を脱イオン化水の第５の槽に少なくとも５分間浸漬するステップと、
    前記基板を前記第５の槽から取り出して、窒素を含む雰囲気において少なくとも３０℃の温度で前記基板を乾燥させるステップと、
    を含む、方法。
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