JP7215683B2 - 半導体デバイス - Google Patents

Description

本発明は、半導体デバイスに関する。

近年、半導体デバイスにおいて生じる各種現象が注目され、検討されている（例えば特許文献１、２参照）。

特開２０１０－９８３２２号公報 特開２００６－５４３５８号公報

ＭＯＳトランジスタ構造を有する半導体デバイスにおいて、ストレス電流印加後にＳＩＬＣ（Ｓｔｒｅｓｓ Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ；ストレス誘起リーク電流）と呼ばれるゲートリーク電流が発生する場合がある（例えば特許文献１の段落０００５～０００７参照）。例えば、不揮発メモリにおいてＳＩＬＣが発生すると、閾値電圧が低下し、メモリがデータ消去状態となり、保持されていたデータが失われてしまう。したがって、半導体デバイスのデータストレージメディアとしての信頼性を高めるためにはＳＩＬＣの発生を抑制することが望まれる。

本発明の一態様は、ＳＩＬＣの発生が抑制された半導体デバイスを提供することを目的とする。

特許文献２では、電子部品（半導体デバイス）の移動度に関して、半導体表面ラフネスによる移動度に対する影響を定量化するために、半導体表面ラフネススペクトルに対して１．０［／μｍ］以上の領域で積分を行うと記載されている（特許文献１の段落００４０～００４１参照）。
これに対し、本発明者らは検討を重ねる中で、ＭＯＳトランジスタ構造を有する半導体デバイスにおけるＳＩＬＣの発生に関しては、半導体チャネル（ｃｈａｎｎｅｌ）の表面の３００ｎｍ以下の粗さ成分の影響を受けるとの知見を得た。そして本発明者らは更に鋭意検討を重ねた結果、かかる特定の粗さ成分を低減することにより、半導体デバイスにおけるＳＩＬＣの発生を抑制することが可能になることを新たに見出した。

即ち、本発明の一態様は、
ゲート電極および半導体チャネルを含むＭＯＳトランジスタ構造を有する半導体デバイスであって、
上記半導体チャネルの上記ゲート電極側の表面は、この表面の原子間力顕微鏡画像を３００ｎｍ以上の長波長成分をカットするガウシアンフィルタによるハイパスフィルタ処理によって得られた画像において求められる二乗平均粗さＲｑが０．１０ｎｍ以下である半導体デバイス、
に関する。

一態様では、上記半導体チャネルは、単結晶シリコンであることができる。また、一態様では、上記半導体チャネルは、多結晶シリコン、アモルファスシリコン、ゲルマニウム、ＳｉＧｅ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＳｉＣ、ＺｎＯ等の半導体であることができる。

一態様では、上記半導体デバイスは、浮遊ゲートを更に有することができる。

一態様では、上記半導体デバイスは、不揮発メモリであることができる。

本発明の一態様によれば、ＳＩＬＣの発生が抑制された半導体デバイスを提供することができる。

フローティング・ゲート構造の半導体デバイスのＭＯＳトランジスタ構造の概略断面図を示す。 ３Ｄ（三次元）ＮＡＮＤ構造の半導体デバイスのＭＯＳトランジスタ構造の概略断面図を示す。 後述するサンプル１～４の表面のＡＦＭ像を示す。 サンプル１～４の表面の白色干渉顕微鏡像を示す。 図３に示されている各測定視野のＡＦＭ像のパワースペクトル解析結果を示す。 図４に示されている白色干渉顕微鏡像のパワースペクトル解析結果を示す。 ＳＩＬＣ評価のために作製したＭＯＳトランジスタの概略断面図を示す。 ストレス電流印加なし（Ｉｎｉｔｉａｌ）、１秒印加（総注入電荷量０．０１Ｃ／ｃｍ^２）、１０秒印加（総注入電荷量０．１Ｃ／ｃｍ^２）、１００秒印加（総注入電荷量１Ｃ／ｃｍ^２）でのゲートリーク電流密度を示す。 サンプル１～４の総注入電荷量とゲートリーク電流密度の対比結果を示す。 サンプル１～４についてハイパスフィルタ処理後の原子間力顕微鏡画像において求められた二乗平均粗さＲｑの値を総注入電荷量０．１（Ｃ／ｃｍ^２）時のゲートリーク電流密度に対してプロットしたグラフを示す。

［半導体デバイス］
本発明の一態様は、ゲート電極および半導体チャネルを含むＭＯＳトランジスタ構造を有する半導体デバイスに関する。上記半導体デバイスにおいて、上記半導体チャネルの上記ゲート電極側の表面は、この表面の原子間力顕微鏡画像を３００ｎｍ以上の長波長成分をカットするガウシアンフィルタによるハイパスフィルタ処理によって得られた画像において求められる二乗平均粗さＲｑが０．１０ｎｍ以下である。
以下、上記半導体デバイスについて、更に詳細に説明する。

＜半導体デバイスの構成＞
上記半導体デバイスは、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を有する。ＭＯＳトランジスタ構造は、ゲート電極および半導体チャネルを含み、一層以上の絶縁膜を更に含む。半導体チャネルは、ソース領域およびドレイン領域を有し、両領域の間がチャネル領域である。上記半導体デバイスは、好ましくは不揮発メモリであることができる。

ＭＯＳトランジスタ構造を有する半導体デバイスとしては、ソース領域とドレイン領域が形成された半導体基板（半導体チャネル）上にゲート酸化膜が設けられ、ゲート酸化膜上にゲート電極が設けられた、いわゆる二次元型（プレーナー型とも呼ばれる。）の半導体デバイスを挙げることができる。二次元型の半導体デバイスでは、複数のメモリセルが、二次元の平面状に配置される。かかる構造の半導体デバイスでは、上記二乗平均粗さＲｑが規定される表面は、半導体基板のゲート電極側表面である。

図１に、二次元型不揮発メモリの一例であるフローティング・ゲート構造の半導体デバイスのＭＯＳトランジスタ構造の概略断面図を示す。図１中、半導体基板１０は、例えば、単結晶シリコン基板であることができる。また、半導体基板１０は、多結晶シリコン、アモルファスシリコン、ゲルマニウム、ＳｉＧｅ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＳｉＣ、ＺｎＯ等の半導体基板であることもできる。
半導体基板１０には、ソース領域１１およびドレイン領域１２が形成されている。図１に示す態様では、上記二乗平均粗さＲｑが規定される表面は、半導体基板１０のゲート電極側表面である表面Ｓ１である。例えば、半導体基板１０がｐ型半導体基板である場合、Ｐ（リン）等のｎ型不純物がドープされた領域としてソース領域１１およびドレイン領域１２を形成することができる。ただしこれに限定されず、例えば、ｎ型半導体基板にｐ型不純物をドープしてソース領域およびドレイン領域を形成することもできる。また、ソース領域とドレイン領域との間のチャネル領域にｐ型不純物をドープしてｐチャネル領域を形成することや、ｎ型不純物をドープしてｎチャネル領域を形成することもできる。半導体基板１０上には、浮遊ゲート（フローティングゲート）と呼ばれる浮遊ゲート電極２２と制御ゲートと呼ばれるゲート電極２１が設けられる。浮遊ゲート電極２２と半導体基板１０との間、および浮遊ゲート電極２２とゲート電極２１との間には、それぞれ絶縁膜３１および３２が設けられている。ゲート電極２１は、ＭＯＳトランジスタのゲート電極として公知の導体、例えば各種金属、Ｐ（リン）等の不純物をドープしたポリシリコン等であることができる。浮遊ゲート電極２２は、不揮発性メモリの浮遊ゲート電極およびチャージトラップ層として公知の導体または誘電体、例えばポリシリコン、窒化ケイ素等であることができる。絶縁膜３１および絶縁膜３２は、例えばＳｉＯ_２等のシリコン酸化物膜であることができる。
図１中に図示されていない構成については、フローティング・ゲート構造の半導体デバイスに関する公知技術を適用することができる。また、図１に示す態様は例示であって、かかる例示に本発明は限定されない。

また、上記半導体デバイスは、複数のメモリセルが垂直に積み重ねられた、いわゆる三次元型の半導体デバイスであることもできる。三次元型の半導体デバイスでは、例えば、半導体基板上に形成されたポリシリコン層が半導体チャネルである。かかる構造の半導体デバイスでは、上記二乗平均粗さＲｑが規定される表面は、ポリシリコン層のゲート電極側表面である。

図２に、三次元型不揮発メモリの一例である３Ｄ（三次元）ＮＡＮＤ構造の半導体デバイスのＭＯＳトランジスタ構造の概略断面図を示す。図２中、ポリシリコン層４０が半導体チャネル（ポリシリコンチャネル）であり、ポリシリコン層４０にはソース領域およびドレイン領域（不図示）が形成されている。複数の層間絶縁膜４４と複数のゲート電極４５が垂直に積み重ねられている。ゲート電極４５は、Ｐ（リン）等の不純物をドープしたポリシリコン、金属等の公知の導体であることができる。層間絶縁膜４４は、例えばＳｉＯ_２等のシリコン酸化物膜であることができる。図２に示す態様では、上記二乗平均粗さＲｑが規定される表面は、トンネル絶縁膜４１とポリシリコン層（ポリシリコンチャネル）４０の境界面Ｓ２である。ゲート電極４５に隣接して層状に、絶縁膜４３、チャージトラップ層４２、トンネル絶縁膜４１が形成されている。トンネル絶縁膜４１および絶縁膜４３は、それぞれ例えばＳｉＯ_２等のシリコン酸化物膜であることができる。チャージトラップ層は、例えば窒化ケイ素（ＳｉＮ）膜であることができる。
図２中に図示されていない構成については、３Ｄ ＮＡＮＤ構造の半導体デバイスに関する公知技術を適用することができる。また、図２に示す態様は例示であって、かかる例示に本発明は限定されない。

＜二乗平均粗さＲｑ＞
上記半導体チャネルのゲート電極側表面は、以下の表面形状を有する。即ち、この表面を原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で撮像して得られた原子間力顕微鏡画像（以下、「ＡＦＭ像」とも記載する。）を３００ｎｍ以上の長波長成分をカットするハイパスフィルタ処理して得られた画像（以下、「フィルタ処理済ＡＦＭ
像」とも記載する。）において求められる二乗平均粗さＲｑが、０．１０ｎｍ以下である。かかる二乗平均粗さＲｑが０．１０ｎｍ以下の半導体チャネル上にＭＯＳトランジスタ構造を設けることにより、ＳＩＬＣの発生を抑制することができる。これは、ＡＦＭ像において３００ｎｍ以下の波長域のラフネスとして観察される粗さ成分がＳＩＬＣの発生に影響するためである。この点は、本発明者らによって新たに見出された。上記二乗平均粗さＲｑは、好ましくは０．０９ｎｍ以下であり、より好ましくは０．０８ｎｍ以下である。また、上記二乗平均粗さＲｑは、例えば、０．０５ｎｍ以上、０．０５ｎｍ超、０．０６ｎｍ以上または０．０７ｎｍ以上であることができる。

上記のＡＦＭ像の取得は、以下の条件下で行うことができる。
（ＡＦＭ像取得条件）
Ｘ方向サンプリング数：５１２ｐｉｘｅｌ
Ｙ方向ライン数：２５６Ｌｉｎｅ
スキャン速度：０．５Ｈｚ～１．０Ｈｚ

上記のハイパスフィルタ処理は、粗さ成分とうねり成分との境界を定義するガウシアンフィルタをＨｉｇｈ－ｐａｓｓ Ｆｉｌｔｅｒとして使用し、ＡＦＭ像から３００ｎｍ以上の周期のうねりを除去する画像処理である。かかるハイパスフィルタ処理は、例えば、ＡＦＭ装置に搭載されている画像処理ソフトや市販の画像処理ソフトにより行うことができる。

半導体チャネル表面の表面形状は、半導体チャネルに施される加工条件を調整することによって、上記二乗平均粗さＲｑが０．１０ｎｍとなるように制御することができる。加工条件としては、例えば、熱処理条件、洗浄条件等を挙げることができる。加工条件の具体例については、後述の実施例を参照できる。

［半導体ウェーハの評価方法および製造方法］
本発明の一態様は、
半導体ウェーハの評価方法であって、
上記半導体ウェーハを半導体チャネルとするＭＯＳトランジスタ構造を有する半導体デバイスを作製すること、
上記半導体デバイスにストレス電流を印加した後にゲートリーク電流密度を測定すること、および
上記ゲートリーク電流密度の値を指標として、上記半導体ウェーハの良否判定を行うこと、
を含む半導体ウェーハの評価方法、
に関する。

上記評価方法によって評価される半導体ウェーハとしては、例えば、単結晶シリコンウェーハを挙げることができる。上記評価方法によれば、ＳＩＬＣの発生原因となる可能性のある半導体ウェーハを、製品半導体デバイスの作製前に、不良品ウェーハとして排除することができる。一例として、以下のように不良品ウェーハを排除することができる。
複数の半導体ウェーハを含む半導体ウェーハロットから１つ以上の半導体ウェーハを抽出する。抽出された半導体ウェーハを上記評価方法によって評価する。測定されたゲートリーク電流密度が閾値以下の値であれば、上記半導体ウェーハロットから抽出された評価された半導体ウェーハを、良品ウェーハと判定する。良品ウェーハと判定された半導体ウェーハと同じロットの半導体ウェーハは、半導体デバイスにおいてＳＩＬＣを引き起こし難いことが保証された製品ウェーハとして、梱包等の製品ウェーハの出荷準備のための工程に付し、製品ウェーハとして出荷することができる。他方、上記評価の結果、測定されたゲートリーク電流密度が閾値を超える値であったならば、上記半導体ウェーハロットから抽出され評価された半導体ウェーハを、不良品ウェーハと判定する。不良品ウェーハと判定された半導体ウェーハと同じロットの半導体ウェーハは、半導体デバイスにおいてＳＩＬＣの発生原因となる可能性が高い不良品ウェーハとして、廃棄することができ、またはＳＩＬＣの発生原因を低減するための再加工に付した後に製品ウェーハの出荷準備のための工程に付して製品ウェーハとして出荷することができる。上記再加工としては、熱処理、洗浄等を挙げることができる。例えば、先に記載した二乗平均粗さＲｑが０．１０ｎｍとなるように、半導体ウェーハの表面形状を制御するための熱処理、研磨、洗浄等の再加工を行うことができる。

また、上記評価方法によって、半導体ウェーハの製造工程を評価することもできる。一例として、以下のように半導体ウェーハの製造工程を評価することができる。
評価対象の製造工程において製造された半導体ウェーハを、上記半導体ウェーハの評価方法によって評価する。評価の結果、測定されたゲートリーク電流密度が閾値以下の値であれば、この製造工程において製造される半導体ウェーハは、半導体デバイスにおいてＳＩＬＣを引き起こし難いウェーハと判定することができる。この場合、製造条件の変更等の工程管理を行うことなく、評価対象の半導体ウェーハの製造工程において、製品半導体ウェーハの製造を行い、製造された半導体ウェーハを出荷することができる。他方、評価の結果、測定されたゲートリーク電流密度が閾値を超える値であったならば、この製造工程において製造される半導体ウェーハは、半導体デバイスにおいてＳＩＬＣを引き起こす可能性が高いと判定することができる。この場合、ＳＩＬＣの発生原因を低減するための製造条件の変更等の工程管理を行った後の製造工程において、製品半導体ウェーハの製造を行い、製造された半導体ウェーハを出荷することができる。工程管理の一例としては、熱処理条件の変更、洗浄条件の変更等を挙げることができる。

上記の良否判定の指標とするゲートリーク電流密度は、製品半導体デバイスに求められる性能等に応じて決定することができる。

以下に、本発明を実施例に基づき更に説明する。ただし、本発明は実施例に示す態様に限定されるものではない。

（１）表面形状が異なる４水準のサンプルウェーハの準備
同じｐ型単結晶インゴットの同一ブロックから抽出した複数のポリッシュドウェーハに対して、それぞれ、以下のように異なる処理を施した。
サンプル１には、ＣＭＰ装置（ＣＭＰ装置Ａ）で研磨した後に、ＳＣ1洗浄およびＤＨＦ（希ＨＦ）洗浄を順次施した後、アルゴン雰囲気中で熱処理を施した（雰囲気温度：１０００℃、熱処理時間：１時間）。サンプル１に施した上記加工処理を、以下では加工処理「Ａ」と記載する。サンプル１に施した熱処理を、以下では「Ａｒ熱処理」と記載する。
サンプル２には、ＣＭＰ装置Ａとは異なるＣＭＰ装置（ＣＭＰ装置Ｂ）で研磨した後にＳＣ１洗浄およびＳＣ２洗浄を順次施した後、Ａｒ熱処理を施した。サンプル２に施した上記加工処理を、以下では加工処理「Ｂ」と記載する。
サンプル３には、加工処理Ａを施し、Ａｒ熱処理は実施しなかった。
サンプル４には、加工処理Ｂを施し、Ａｒ熱処理は実施しなかった。

サンプル１～４に施した処理を、表１に示す。各サンプルは２枚準備し、１枚は下記（２）に使用し、他の１枚は下記（３）に使用した。

（２）表面形状の顕微鏡観察
サンプル１～４のウェーハ表面形状の評価として、ＡＦＭ（原子間力顕微鏡）と白色干渉顕微鏡による測定を実施した。
図３は、表２に示すＡＦＭ像取得条件下で取得された、各ウェーハの１μｍ×１μｍ、１０μｍ×１０μｍ、１００μｍ×１００μｍ視野のＡＦＭ像である。１μｍ×１μｍ視野では、Ａｒ熱処理を施したサンプル１およびサンプル２に、原子ステップが確認できる。

一方、図４は各ウェーハの白色干渉顕微鏡像であり、Ａｒ熱処理の有無にかかわらず、洗浄処理Ａが施されたサンプル１およびサンプル３が、サンプル２およびサンプル４と比べて表面が粗く見える。

図５は、図３に示されている各測定視野のＡＦＭ像のパワースペクトル解析結果である。３００ｎｍ以下の波長域のラフネスの低減には、Ａｒ熱処理が効果的であること、および加工処理Ｂと比べて加工処理Ａがより効果的であることが確認できる。
図６は、図４に示されている白色干渉顕微鏡像のパワースペクトル解析結果である。Ａｒ熱処理の有無にかかわらず、数十μｍ以上の波長域では、加工処理Ｂが施されたサンプル２およびサンプル４のラフネスが、加工処理Ａが施されたサンプル１およびサンプル３と比べて低い傾向だった。

（３）半導体デバイスの作製およびＳＩＬＣ評価
サンプル１～４の表面上に、ＭＯＳキャパシタを作製した。作製したＭＯＳキャパシタの概略断面図を図７に示す。
作製したＭＯＳキャパシタのＳＩＬＣ評価を実施した。ストレス電流密度は０．０１（Ａ／ｃｍ^２）とし、一定時間ストレス電流を印加した後にＩｇ－Ｖｇ（ゲート電流－ゲート電圧）測定を、ウェーハプローバーと半導体パラメーターアナライザーを用いて実施した。１００μｍ×１００μｍのサイズのＭＯＳキャパシタを測定し、Ｉｇ－Ｖｇの測定結果を、下記の式にて、酸化膜電界強度－ゲートリーク電流密度に換算した。ゲート酸化膜厚Ｔｏｘは約５ｎｍであった。

図８に、ストレス電流印加なし（Ｉｎｉｔｉａｌ）、１秒印加（総注入電荷量０．０１Ｃ／ｃｍ^２）、１０秒印加（総注入電荷量０．１Ｃ／ｃｍ^２）、１００秒印加（総注入電荷量１Ｃ／ｃｍ^２）でのゲートリーク電流密度を示す。 ストレス電流の印加時間が増えると、電界７～１０ＭＶ／ｃｍの領域のゲートリーク電流密度の増加が見られ、ＳＩＬＣが観測された。総注入電荷量は、下記式により算出される値である。

次に、各サンプルのＳＩＬＣ評価結果から、電界９．０ＭＶ／ｃｍ印加時のゲートリーク電流密度のサンプル間対比を実施した。図９に対比結果を示す。

図９に示すゲートリーク電流密度の対比の結果、Ａｒ熱処理を施したサンプル１およびサンプル２のリーク電流が最も低く、次にサンプル３のリーク電流が低い傾向が見られた。

図５および図６に示した結果と、図９に示した結果から、ＡＦＭ像において観察される３００ｎｍ以下の波長域の粗さ成分が、ＳＩＬＣの発生に影響することが確認できる。

（４）フィルタ処理済ＡＦＭ像における二乗平均粗さＲｑの算出
サンプル１～４の１０μｍ×１０μｍ視野のＡＦＭ像に対して、粗さ成分とうねり成分との境界を定義するフィルタであるＨｉ－ｐａｓｓ Ｆｉｌｔｅｒ（ガウシアンフィルタ）を使用し、３００ｎｍ以上の周期のうねりを除去する画像処理を実施してフィルタ処理済ＡＦＭ像を得た。
フィルタ処理済ＡＦＭ像の二乗平均粗さＲｑ値を、以下の式によって算出した。データポイント数は、Ｘ方向に５１２ポイント、Ｙ方向に２５６ポイントとした。

図１０に、上記で求められたＲｑ値を総注入電荷量０．１（Ｃ／ｃｍ^２）時のゲートリーク電流密度に対してプロットしたグラフを示す。図１０に示すグラフから明らかなように、上記で求められたＲｑ値とゲートリーク電流密度との間には、高い相関関係が見られる。
更に、図１０に示すグラフから、３００ｎｍ以上の長波長成分をカットするハイパスフィルタ処理した原子間力顕微鏡画像において求められる二乗平均粗さＲｑが０．１０ｎｍ以下の半導体チャネル表面上にＭＯＳトランジスタ構造を作製することにより、半導体デバイスにおいて、注入電荷量０．１ Ｃ／ｃｍ^２時のストレス誘起リーク電流密度を２．５×１０^－７Ａ／ｃｍ^２以下に抑制可能であることが理解できる。

半導体チャネル表面の上記二乗平均粗さＲｑを０．１０ｎｍ以下に低減する方法としては、サンプル１およびサンプル２のように低オフアングルの単結晶シリコンウェーハをアルゴン雰囲気中で熱処理する方法を挙げることができる。また、例えば、特開２００１－５３０５０号公報に記載されているように、ウェーハの仕上げ研磨後の洗浄を、アルカリ系洗浄液を使用せず、オゾン水洗浄、ＨＦ水溶液洗浄によって行う方法も挙げられる。

上記では二次元型の半導体デバイスを例に説明したが、三次元型の半導体デバイスにおいても、同様に半導体チャネルの表面形状を制御することによってＳＩＬＣの発生を抑制することができる。

本発明の一態様は、不揮発メモリ等の各種半導体デバイスの技術分野において有用である。

Claims (4)

1. ゲート電極および半導体チャネルを含むＭＯＳトランジスタ構造を有する半導体デバイスであって、
   前記半導体チャネルの前記ゲート電極側の表面は、該表面の１０μｍ×１０μｍ視野の原子間力顕微鏡画像を３００ｎｍ以上の長波長成分をカットするガウシアンフィルタによるハイパスフィルタ処理によって得られた画像において求められる二乗平均粗さＲｑが０．１０ｎｍ以下である半導体デバイス。
2. 前記半導体チャネルは、単結晶シリコンである、請求項１に記載の半導体デバイス。
3. 浮遊ゲートを更に有する、請求項１または２に記載の半導体デバイス。
4. 不揮発メモリである、請求項１～３のいずれか１項に記載の半導体デバイス。

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