JPH11162972A

JPH11162972A - 半導体集積回路装置の製造方法、半導体集積回路装置および半導体ウエハの製造方法

Info

Publication number: JPH11162972A
Application number: JP32747397A
Authority: JP
Inventors: Takashi Muramatsu; 尚村松; Toshihide Tanaka; 利秀田中; Yushi Sugino; 雄史杉野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】ミラーウエハの表面粗さに起因する酸化膜の
膜質劣化を抑制する。【解決手段】半導体ウエハ１（ミラーウエハ）に対し
て酸化処理を施して、その表面に犠牲酸化膜２を形成し
た後、その犠牲酸化膜２を除去することにより、半導体
ウエハ１の表面を滑らかで、かつ、クリーンにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法、半導体集積回路装置および半導体ウエハ
の製造技術に関し、特に、鏡面仕上げを施した半導体ウ
エハ、いわゆるミラーウエハの表面処理技術に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の製造技術に
おいては、素子集積度の向上要求に伴う素子の微細化に
伴い、半導体集積回路装置の性能および信頼性を確保す
る上で、半導体基板上に形成される薄い酸化膜の特性改
善が重要な課題となっている。

【０００３】この酸化膜の特性に影響を及ぼす要因とし
てミラーウエハの表面粗さがあることが各種の文献等で
報告されている。この文献には、ミラーウエハの表面粗
さが大きくなると、ＭＯＳ・ＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor ）の電流−電圧特
性から求められる電子のチャネル移動度が低下すること
から、ＭＯＳ・ＦＥＴの相互コンダクタンスを大きくし
て動作速度性能を向上させるには半導体基板と薄い酸化
膜との界面の表面粗さを小さくすることが重要であるこ
とが説明されている。特に、素子の高集積化に伴い素子
の微細化が急速に進む中で当該酸化膜の厚さも薄膜化し
つつ有り、最先端の半導体集積回路装置( 例えば64MDRA
M 以降) ではその基礎基板となるミラーウエハの表面粗
さが素子特性に与える影響はさらに大きくなる。

【０００４】このようなミラーウエハの表面粗さを改善
するプロセス上の要素について本発明者が検討したもの
としては、例えば次の２つの要素がある。(1) ポリッシ
ング処理で1 次研磨・2 次研磨・3 次研磨・4 次研磨と
研磨剤、研磨布等の加工条件を工夫しつつ徐々に半導体
ウエハの表面を鏡面化しつつ、表面の粗さレベルを低減
して行くもの。この場合、研磨剤によるメカニカル作用
と研磨剤液に添加するアルカリ系エッチング剤のケミカ
ル作用とを組み合わせたものであり、いわゆるメカノケ
ミカルポリッシングと呼ばれ各社で採用されている。
(2) 上記したポリッシング処理後に、表面に付着した研
磨剤・汚染物等を除去するため、RCA 洗浄法等によりク
リーニングするもの。

【０００５】なお、上記ミラーウエハの表面粗さが酸化
膜特性に影響を与えることを記載した文献の一例として
は、株式会社リアライズ社、１９９６年６月２８日発
行、ＵＣＳ半導体基板技術研究会編集、「シリコンの科
学（Surface Science Technology Series No3 ）」があ
る。

【０００６】

【発明が解決しようとする課題】ところで、ミラーウエ
ハの品質は半導体集積回路装置の製品ニーズにより年々
厳しくなってきている。このミラーウエハの品質は半導
体集積回路装置の製造プロセスの微細化に伴いその製造
技術開発が進み、主要品質項目は管理基準値( 数値) に
より規定されている。

【０００７】しかし、本発明者の検討によれば、ミラー
ウエハの素子パターン形成面となるミラー面については
「鏡面であること」と規定( ユーザー購入図面指示) さ
れているだけで不明確な状況である。また、半導体ウエ
ハ上の薄い酸化膜の評価も単純に半導体ウエハ表面に酸
化膜を形成した場合の評価であり、また、その評価手法
もＡＦＭ（Atomic Force Microscope ）を用いて解析し
ており半導体ウエハの表面の極一部分（例えば１μｍ角
領域）でのスポットデータである。このため現状の半導
体集積回路装置の製造工程を通した製品での解析は行わ
れておらず、評価条件および評価試料等も充分定量的に
評価されるものではない。

【０００８】したがって、例えば上記した(1) の加工法
を用いても半導体ウエハ表面をエッチング液で溶解し、
研磨剤により除去する手法であり、原理的に数nmオーダ
の粗さは存在する。また、上記した(2) のプロセスに於
ても、アルカリ系の薬液( アンモニア等) を使用するた
め若干のエッチング作用が生じ、薬液濃度・薬液温度・
処理時間等により粗さレベル低下の変動はあるが、原子
オーダーでみると数nmの粗さレベル低下が見られる。

【０００９】このような状況下、半導体集積回路装置に
おいて、ミラーウエハの表面粗さに起因して、ゲート酸
化膜等のような素子を構成する酸化膜の特性が劣化し耐
圧不良が発生する問題が生じることを本発明者は見出し
た。

【００１０】本発明の目的は、ミラーウエハの表面粗さ
に起因する酸化膜の膜質劣化を抑制することのできる技
術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体インゴットから半導体ウエハを切り出
す工程と、（ｂ）前記半導体ウエハに対して酸化処理を
施すことにより、前記半導体ウエハの少なくとも主面に
犠牲酸化膜を形成する工程と、（ｃ）前記犠牲酸化膜を
除去する工程と、（ｄ）前記犠牲酸化膜をした後、その
半導体ウエハの少なくとも主面に素子形成用の酸化膜を
形成する工程とを有するものである。

【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記犠牲酸化膜の膜厚が、５０ｎｍ〜１００ｎ
ｍであるものである。

【００１５】また、本発明の半導体集積回路装置の製造
方法は、（ａ）半導体インゴットから半導体ウエハを切
り出す工程と、（ｂ）前記半導体ウエハの少なくとも主
面を研磨する研磨工程と、（ｃ）前記研磨工程後の半導
体ウエハの表面粗さを測定する工程と、（ｄ）前記半導
体ウエハの表面粗さの測定値が素子形成用の酸化膜の耐
圧を確保できる範囲となっている半導体ウエハまたはそ
の一群を選択する工程と、（ｅ）前記選択された半導体
ウエハの少なくとも主面に素子形成用の酸化膜を形成す
る工程とを有するものである。

【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記表面粗さを測定するためのピークトゥバレ
ー値が４ｎｍ以下であり、かつ、半導体ウエハ中心線平
均粗さ値が0.３ｎｍ以下とするものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１８】（実施の形態１）図１はゲート絶縁耐圧を
説明するための破壊電圧と電流との関係を示すグラフ
図、図２（ａ）、（ｂ）は表面欠陥検査装置（魔鏡）に
よる凹凸欠陥観察結果を示す説明図、図３はレーザ表面
検査装置によるヘイズ欠陥数評価を示すグラフ図、図４
はレーザ表面検査装置によるヘイズ欠陥数評価を示す説
明図、図５は犠牲酸化量とヘイズ欠陥検出数の依存性を
示す説明図、図６は犠牲酸化量と表面粗さ（Ｐ−Ｖ）の
依存性を示すグラフ図、図７（ａ）〜（ｃ）は図６の各
点Ａ〜Ｃにおける半導体ウエハの表面を観察した説明
図、図８（ａ）、（ｂ）は犠牲酸化量によるゲート絶縁
耐圧の改善を説明するためのグラフ図、図９は本発明の
一実施の形態である半導体ウエハの製造工程中における
断面図、図１０は図９の半導体ウエハの平面図、図１１
は図９および図１０の半導体ウエハの要部拡大断面図、
図１２は犠牲酸化処理工程後の半導体ウエハの断面図、
図１３は図１２の半導体ウエハの要部拡大断面図、図１
４は犠牲酸化膜除去工程後の半導体ウエハの断面図、図
１５は図１４の半導体ウエハの要部拡大断面図、図１６
〜図２１は本発明の一実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。

【００１９】まず、本実施の形態の説明に先立って本発
明者が検討したミラーウエハの表面技術およびその課題
等を図１〜図４によって説明した後、本発明の根拠を図
５〜図８によって説明する。

【００２０】図１は、例えば直径２００ｍｍのｐ形シリ
コン単結晶からなるミラーウエハに形成された１６Ｍ・
ＤＲＡＭ（Dynamic Random Access Memory）のゲート絶
縁耐圧の電流電圧（Ｉ−Ｖ）波形例を示している。

【００２１】ゲート絶縁耐圧不良の無い（または不良発
生率が許容範囲内である）良品のミラーウエハ（以下、
良品ウエハという）の場合は、電圧値が−１０Ｖ程度近
辺から徐々に電流値が上昇しトンネル電流領域を経て約
−２０Ｖ程度近辺で破壊する。しかし、ゲート絶縁耐圧
不良の多いミラーウエハ（以下、不良品ウエハという）
の場合は、電圧値が−７〜−１０Ｖ程度近辺の低い電圧
で破壊し始める。

【００２２】ここで、表面欠陥検査装置によるミラーウ
エハの表面凹凸欠陥観察評価を図２に示す。図２の
（ａ）は良品ウエハ、（ｂ）は不良品ウエハを示してい
る。良品ウエハではその表面に凹凸欠陥は観察されなか
ったが、不良品ウエハではその表面の面内全体に凹欠陥
（黒い点）が観察され、かつ、その外周部に沿って凸欠
陥（白いスジ）が観察された。

【００２３】次に、レーザ表面欠陥検査装置によるヘイ
ズ欠陥（面荒れ）数評価結果を図３および図４に示す。
例えばフォトマル電圧（レーザ光源電圧）５００Ｖの評
価条件においてヘイズ欠陥検出数を比較すると良品ウエ
ハでは５００個／ウエハに対し、不良品ウエハでは８５
００個／ウエハとなり、ヘイズ欠陥が検出され、大きな
レベル差があることを確認した。フォトマル電圧５００
Ｖでの良品ウエハと不良品ウエハとのヘイズ欠陥検出マ
ップを比較すると、図４に示すように、面内のヘイズ欠
陥および外周部に沿ってヘイズ欠陥が検出された。

【００２４】そこで、本実施の形態においては、半導体
ウエハ（ミラーウエハ）の主面にゲート酸化膜を形成す
るのに先立って、半導体ウエハに対して酸化処理を施す
ことにより半導体ウエハの表面（主面、裏面および側
面）に犠牲酸化膜を形成した後、その犠牲酸化膜を除去
する工程を追加することとした。

【００２５】図５に犠牲酸化量とヘイズ欠陥検出数の依
存性を示す。犠牲酸化量０ｎｍ、犠牲酸化量５０ｎｍ、
犠牲酸化量５００ｎｍのヘイズ欠陥検出数（フォトマル
電圧：５００Ｖ条件）は、それぞれ８５００個／ウエ
ハ、６０００個／ウエハおよび２００個／ウエハであ
り、犠牲酸化量に伴いヘイズ欠陥数は減少することが判
る。すなわち、犠牲酸化量とヘイズ欠陥数には相関があ
ることが判る。

【００２６】次に、図６に犠牲酸化量と半導体ウエハの
表面粗さ（Ｐ−Ｖ値）との依存性の評価結果を示す。な
お、ここで示すＰ−Ｖ（Peak To Valley）値は、半導体
ウエハの表面粗さ測定エリアにおける最大山頂の標高と
最低谷底の標高の差とを表したものである。ここでも、
犠牲酸化量０ｎｍ、犠牲酸化量５０ｎｍ、犠牲酸化量５
００ｎｍとした場合における半導体ウエハの表面粗さＰ
−Ｖ値（２５０μｍ角評価領域）について評価した。半
導体ウエハの表面粗さＰ−Ｖ値は、それぞれ8.６ｎｍ、
5.６ｎｍおよび3.８ｎｍとなり、犠牲酸化量の増加に伴
い表面粗さも改善することが判る。また、犠牲酸化量が
１００ｎｍ近辺において、不良品ウエハの表面粗さレベ
ルが急激に改善され、良品ウエハレベルまで回復するこ
とが本発明者の検討によって判明した。さらに、図６の
Ａ〜Ｃの各部における半導体ウエハの表面粗さのＡＦＭ
観測図を図７のそれぞれ（ａ）〜（ｃ）に示す。犠牲酸
化量の増加に伴い半導体ウエハの表面が滑らかになって
いることが判る。すなわち、犠牲酸化量と半導体ウエハ
の表面粗さには相関があることが判る。

【００２７】図８は、不良品ウエハに対して犠牲酸化お
よび犠牲酸化膜の除去処理を施した場合における破壊電
圧と欠陥密度との関係を示している。この場合、犠牲酸
化膜の膜厚が１５０ｎｍにおいて欠陥密度が改善され良
品ウエハレベルになることが判る。これは、膜厚がｔｏ
ｘの犠牲酸化膜を半導体ウエハ上に形成した場合、その
厚さの約１／２は半導体ウエハの表層のＳｉが犠牲酸化
膜形成に寄与していることから、犠牲酸化膜の膜厚が増
大するにつれて凸部を含む半導体ウエハの表層が犠牲酸
化膜に取り込まれる量も増えるためと考えられる。

【００２８】次に、本実施の形態の半導体集積回路装置
の製造方法の具体例を図９〜図２１によって説明する。

【００２９】まず、図９〜図１１に示すような半導体ウ
エハ１を用意する。なお、図９〜図１１は、それぞれ半
導体ウエハ１の断面図、その平面図およびその要部拡大
断面図を示している。半導体ウエハ１は、例えば直径２
００ｍｍ程度のｐ形のシリコン（Ｓｉ）単結晶等からな
る。この段階では、図１１に示すように、半導体ウエハ
１の表面に微細ながら凹凸が存在する。この半導体ウエ
ハ１は、例えば次のようにして得られている。

【００３０】すなわち、例えばチョクラルスキー法等で
円柱状の半導体インゴットを得た後、その表面に対して
外形研削加工処理を施してその外形を整え、さらにその
側面の一部に結晶面方位を分かりやすくするため等の理
由からオリエンテーションフラット面ＯＦを形成する。

【００３１】続いて、半導体インゴットの両端を除い
て、中央の良好な結晶部分を薄板状に切断して複数枚の
半導体ウエハを得た後、その外周の欠け等を防止する等
の観点からその個々の半導体ウエハの外周を徐々に研磨
する。

【００３２】その後、その半導体ウエハの表面（主面お
よび裏面）を、例えばＨＦ／ＨＮＯ₃系の酸溶液を用い
た化学的エッチング処理により所定量削った後、ラッピ
ング処理によって半導体ウエハの表面の所定厚さ分を除
去して加工歪みを除去し、さらに、その後、エッチング
処理を施して歪みの除去を確実にする。

【００３３】次いで、その半導体ウエハに対して第１次
および第２次の鏡面研磨処理を施す。第１次の鏡面研磨
処理では、比較的粗めの研磨剤（砥粒）を用いて半導体
ウエハの表面を素早く研磨し、第２次の鏡面研磨処理で
は相対的に中程度の研磨剤（砥粒）等を用いて半導体ウ
エハの表面を研磨する。これにより、平行度や厚さの均
一性を所定の値に設定して図９等に示した半導体ウエハ
１（ミラーウエハ）を得る。

【００３４】続いて、本実施の形態においては、このよ
うな半導体ウエハ１に対して、熱酸化処理を施すことに
より、図１２および図１３に示すように、半導体ウエハ
１の表面に、例えば厚さ５０〜１００ｎｍ程度、好まし
くは１００ｎｍの犠牲酸化膜２を形成する。図１３は図
１２の要部拡大断面図である。この犠牲酸化処理の際、
上記したように半導体ウエハ１の表面の微細なＳｉによ
る凸部や半導体ウエハ１の表面に付着した金属等の汚染
異物も犠牲酸化膜２に取り込まれながら酸化反応が進行
する。すなわち、半導体ウエハ１の表面における犠牲酸
化膜の成長過程では、半導体ウエハ１の表面の構成原子
は酸化膜形成に寄与しつつ犠牲酸化膜として取り込まれ
て行く。この作用が繰り返し働き半導体ウエハ１の表面
の微細な凹凸を微量ながら除去して行く。

【００３５】この犠牲酸化膜２の厚さの上限を１００ｎ
ｍとしたのは、上記したように犠牲酸化膜厚は厚くすれ
ばするほど半導体ウエハの表面を滑らかにできるが、こ
れ以上厚くすると犠牲酸化膜２の形成時間および後述す
る除去（洗浄）時間が長くなり、半導体集積回路装置の
製造プロセスにそぐわなくなってしまうので、これを考
慮して１００ｎｍ程度とした。すなわち、当該犠牲酸化
膜２の厚さを５０ｎｍ程度よりも薄くすると半導体ウエ
ハ１の表面粗さが粗くなりゲート絶縁耐圧不良の発生率
が増加してしまう一方、当該犠牲酸化膜２の厚さを１０
０ｎｍ程度よりも厚くするにつれ犠牲酸化膜２の成膜に
時間がかかり、半導体集積回路装置の製造時間の増大を
招くので、犠牲酸化膜２の厚さの範囲を上記した値にし
たものである。

【００３６】続いて、半導体ウエハ１に対してＨＦによ
るエッチング処理、ＲＣＡ洗浄処理および水洗処理を施
すことにより犠牲酸化膜２を除去した後、乾燥処理を施
して図１４および図１５に示す半導体ウエハ１を得る。
図１５は図１４の要部拡大断面図を示している。このよ
うな処理により、図１５に示すように、半導体ウエハ１
の表面の凹凸を除去することができ、半導体ウエハ１の
表面を原子レベルで非常に滑らかにすることが可能とな
る。また、半導体ウエハ１に付着した金属等の汚染異物
も犠牲酸化膜２とともに除去することができるので、半
導体ウエハ１の表面を原子レベルで非常にクリーンにす
ることが可能となる。

【００３７】このような犠牲酸化処理および犠牲酸化膜
の除去処理は上述のように１回で行っても良いが、何回
かに分けて繰り返し行うようにしても良い。また、この
場合の各犠牲酸化膜の合計が１００ｎｍ程度になるよう
にしても良い。例えば各犠牲酸化処理における膜厚を２
０ｎｍ程度とした場合には、犠牲酸化膜形成およびその
除去の一連の処理を５回行えば良い。もちろん、犠牲酸
化とその除去処理を複数回繰り返し行う場合、各犠牲酸
化膜の膜厚を全て同一としなくても良く、合計して１０
０ｎｍ程度となれば、上述したように半導体ウエハの表
面を滑らかにすることが可能である。

【００３８】このような犠牲酸化膜２の除去処理の後、
半導体ウエハ１に対して第３次の鏡面研磨処理を施し、
さらに洗浄処理を施す。この研磨工程においては、研磨
剤に、例えばアンモニア等のような界面活性剤を入れ
る。これにより、異物除去効果を増大させることが可能
な上、半導体ウエハ１の表面の平滑度を向上させること
が可能となる。

【００３９】次いで、このようにして得られた半導体ウ
エハ１の各チップ領域に所定の半導体集積回路素子を形
成する工程に移行する。本実施の形態においては、例え
ば１６Ｍ・ＤＲＡＭの製造方法を一例として説明する。

【００４０】図１６には上記した工程を経た後の半導体
ウエハ１においてＤＲＡＭのメモリセル領域の要部断面
図が示されている。半導体ウエハ１を構成する半導体基
板１ｓの上部には、例えばｐウエル３が形成されてい
る。このｐウエル３には、例えばｐ形不純物のホウ素が
導入されている。また、半導体基板１ｓの上部には、例
えばシリコン酸化膜からなる素子分離用のフィールド絶
縁膜４が選択酸化法によって形成されている。なお、素
子分離はフィールド絶縁膜４に限定されず、例えば半導
体基板１ｓに掘られた溝内に絶縁膜を埋める構造として
も良い。

【００４１】続いて、この半導体ウエハ１に対して熱酸
化処理を施すことにより、図１７に示すように、半導体
基板１ｓの上面に、例えばシリコン酸化膜からなるゲー
ト酸化膜５ｉを形成する。本実施の形態においては、上
記したように半導体ウエハ１の主面を原子レベルで滑ら
かに、かつ、クリーンにしたことにより、良質のゲート
酸化膜５ｉを形成することができるので、その耐圧を向
上させることが可能となっている。したがって、半導体
ウエハ１上におけるＭＯＳ・ＦＥＴのゲート耐圧不良発
生率を大幅に低減できる。

【００４２】その後、半導体基板１ｓ上に、例えば低抵
抗ポリシリコン膜、シリサイド膜およびシリコン酸化膜
を下層から順にＣＶＤ法等によって形成した後、これを
フォトリソグラフィ技術およびドライエッチング技術に
よってパターニングすることにより、図１８に示すよう
に、ワード線ＷＬおよびキャップ絶縁膜６を形成する。
このワード線ＷＬの一部がメモリセル選択ＭＯＳ・ＦＥ
Ｔのゲート電極５ｇでもある。

【００４３】次いで、ゲート電極５ｇをマスクとして、
半導体基板１ｓに、例えばｎ^-形不純物のリンをイオン
注入法によって導入する。これは、メモリセル選択ＭＯ
Ｓ・ＦＥＴのソース・ドレイン用の半導体領域を形成す
るための工程である。

【００４４】続いて、半導体基板１ｓ上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって形成し
た後、これを異方性のドライエッチング法でエッチバッ
クすることにより、図１９に示すように、ワード線ＷＬ
およびキャップ絶縁膜６の側面にサイドウォール７を形
成する。その後、半導体基板１ｓに対して熱処理を施
し、半導体基板１ｓの上部にメモリセル選択ＭＯＳ・Ｆ
ＥＴＱのソース・ドレイン用の半導体領域５ｄを形成す
る。

【００４５】続いて、図２０に示すように、半導体基板
１ｓ上に、例えばシリコン酸化膜からなる層間絶縁膜８
ａをＣＶＤ法等によって形成してメモリセル選択ＭＯＳ
・ＦＥＴＱを被覆した後、その層間絶縁膜８ａにメモリ
セル選択ＭＯＳ・ＦＥＴＱの図２０の左右両側の半導体
領域５ｄが露出するような接続孔９ａを形成し、さら
に、メモリセルの情報蓄積用のキャパシタ１０を形成す
る。キャパシタ１０は、小さな占有面積で大きな蓄積容
量を確保するべく、例えば断面フィン形となっており、
図２０の左右両側の半導体領域５ｄに電気的に接続され
た蓄積電極１０ａとその表面を被覆する容量絶縁膜１０
ｂとその表面を覆うプレート電極１０ｃとを有してい
る。蓄積電極１０ａは、例えば低抵抗ポリシリコンから
なる。また、容量絶縁膜１０ｂは、例えばシリコン酸化
膜とシリコン窒化膜との積み重ね構造によって構成され
ている。さらに、プレート電極１０ｃは、例えば低抵抗
ポリシリコン、タングステンまたはタングステンシリサ
イド等からなる。いずれもＣＶＤ法で形成されている。

【００４６】その後、図２１に示すように、層間絶縁膜
８ａ上に、例えばシリコン酸化膜からなる層間絶縁膜８
ｂをＣＶＤ法等によって形成してキャパシタ１０を被覆
した後、層間絶縁膜８ａ, ８ｂに図２１の中央の半導体
領域５ｄが露出するような接続孔９ｂを穿孔する。

【００４７】その後、層間絶縁膜８ｂ上に、例えばチタ
ン系の金属膜をスパッタリング法等によって形成し、そ
の上面に例えばタングステン系の金属膜をＣＶＤ法等で
形成した後、その積み重ね金属膜をフォトリソグラフィ
技術およびドライエッチング技術によってパターニング
することにより、図２１の中央の半導体領域５ｄに接続
されたビット線ＢＬを形成する。これ以降は、半導体集
積回路装置の配線形成工程を経てＤＲＡＭを製造する。

【００４８】このように本実施の形態によれば、以下の
効果を得ることが可能となる。

【００４９】(1).半導体ウエハ１の表面に犠牲酸化膜２
を形成し、それを除去した後に、その半導体ウエハ１の
主面にゲート酸化膜５ｉを形成することにより、当該ゲ
ート酸化膜５ｉの膜質を向上させることができるので、
ＭＯＳ・ＦＥＴの特性および動作信頼性を向上させるこ
とが可能となる。したがって、半導体集積回路装置の歩
留まりおよび動作信頼性を向上させることが可能とな
る。

【００５０】(2).犠牲酸化膜２の膜厚を５０ｎｍ〜１０
０ｎｍとすることにより、半導体集積回路装置の製造時
間の大幅な増大を招くことなく、半導体ウエハ１の表面
を原子レベルで平滑にかつクリーンにすることが可能と
なる。

【００５１】（実施の形態２）図２２は半導体ウエハの
表面粗さ評価結果であって評価領域と表面粗さとの関係
を示すグラフ図、図２３〜図２６は光学式表面粗さ評価
装置による表面粗さ測定結果を示す説明図、図２７は半
導体ウエハの表面粗さ評価方法とその特徴の説明図、図
２８（ａ）は良品の半導体ウエハ上のゲート酸化膜の測
定結果を示し、（ｂ）はその光学式表面粗さ評価装置に
よる測定結果を示す説明図、図２９（ａ）は不良品の半
導体ウエハ上のゲート酸化膜の測定結果を示し、（ｂ）
はその光学式表面粗さ評価装置による測定結果を示す説
明図である。

【００５２】本実施の形態２においては、表面粗さがＰ
−Ｖ値で約4.０ｎｍ、Ｒａ値で約0.３ｎｍ（２５０μｍ
角領域）の粗さレベル以下の半導体ウエハ（ミラーウエ
ハ）を選択して半導体集積回路装置の製造プロセスに用
いるものである。なお、Ｒａ（Rougness average）は、
測定エリア（半導体ウエハの中心線）の平均粗さを示す
ものであり、粗さ曲線から中心線の方向に測定長さの部
分を抜き取り、この抜き取り部分の中心線をＸ軸、縦倍
率の方向をＹ軸とし、粗さ曲線をｙ＝ｆ（ｘ）で表した
とき、下記数式によって求められる値をｎｍ（ナノメー
トル）で表したものをいう。

【００５３】

【数１】

【００５４】これは、本発明者の以下のような研究結果
に基づいている。図２２〜図２６に半導体ウエハの表面
粗さ評価結果を示す。評価領域を、例えば２５０μｍ角
で観たときの表面粗さＰ−Ｖ値は、良品ウエハでは例え
ば3.３ｎｍであり、図２３および図２５に示すように、
ミラーウエハの表面が比較的滑らかであるのに対し、不
良品ウエハでは9.３ｎｍ（良品ウエハの約３倍）になっ
ており、図２４に示すようにミラーウエハの表面が比較
的粗いことが判明した。また、図２６はＰ−Ｖ値が5.８
８ｎｍの場合であるが、この場合もミラーウエハの表面
が比較的粗い。

【００５５】このような半導体集積回路装置の微細化に
伴った評価法を検討した結果、光学式粗さ評価および原
子間力顕微鏡（ＡＦＭ）等を用いて評価するとＰ−Ｖ値
で約４ｎｍ、Ｒａ値で約0.３ｎｍの粗さレベル以下を持
っていれば、表面粗さに起因した酸化膜の耐圧不良は防
止できることが判り、この粗さレベルを規定したミラー
ウエハを半導体集積回路装置の製造プロセスに用いるこ
ととした。

【００５６】また、評価領域については小さい領域（６
０μｍ角）で評価するよりも、より大きな領域（２５０
μｍ角）で評価することで粗さ（Ｐ−Ｖ値）レベル差は
顕著に表れることが判る。このことから、半導体集積回
路装置の製造プロセスにおいて酸化膜の耐圧不良となる
レベルのミラーウエハの表面粗さ評価については、評価
領域が比較的小さいＡＦＭ評価だけでは不充分であり、
より広い評価領域で評価できる光学式表面粗さ計を用い
た評価が必要であることも判明した。

【００５７】なお、図２７にミラーウエハの表面形態評
価方法およびその特徴を示す。ＡＦＭによる評価が最も
分解能および検出感度が高いが評価領域が１μｍ角と狭
い。一方、光学式粗さ計の場合は分解能および検出感度
はＡＦＭよりも劣るが評価エリアが２５０μｍ角と広
い。

【００５８】次に、半導体ウエハの表面粗さによるゲー
ト耐圧の推定モデルとして図２８および図２９を示す。
なお図２８および図２９においては（ａ）はゲート酸化
膜厚の測定結果を示し、（ｂ）は光学式粗さ計の観測結
果を示す。良品ウエハの場合（図２８）、均一に酸化膜
が形成され（酸化膜厚１２ｎｍ程度）、最小の酸化膜厚
は１1.４ｎｍ（９５％）であるのに対し、不良品ウエハ
の場合（図２９）、最小の酸化膜厚が8.４ｎｍ（７０
％）となる。この最小の酸化膜厚の部分でゲート絶縁破
壊が発生しているならば破壊電界強度は７ＭＶ／ｃｍと
推定され、前記したゲート絶縁耐圧不良品の破壊電界強
度５〜７ＭＶ／ｃｍとほぼ一致する。

【００５９】したがって、本実施の形態においては、前
記したように、表面粗さがＰ−Ｖ値で約4.０ｎｍ、Ｒａ
値で約0.３ｎｍ（２５０μｍ角領域）の粗さレベル以下
の半導体ウエハ（ミラーウエハ）を選択して半導体集積
回路装置の製造プロセスに用いることとした。すなわ
ち、Ｐ−Ｖ値が４ｎｍよりも大きくなるにつれてゲート
酸化膜の耐圧不良発生率が高くなり、かつ、Ｒａ値が0.
３ｎｍよりも大きくなるにつれてゲート酸化膜の耐圧不
良発生率が高くなるので、これを考慮して表面粗さを設
定した半導体ウエハを用いるものである。なお、具体的
な半導体集積回路装置の製造工程（集積回路素子の形成
工程）は前記実施の形態１と同じなので説明を省略す
る。

【００６０】ただし、半導体ウエハ（ミラーウエハ）の
表面粗さの規格はＰ−Ｖ値およびＲａ値に限定されるも
のではなく種々変更可能である。例えばＲｚ、Ｒｍａ
ｘ、ＲＭＳを用いても良く、いずれの場合もゲート酸化
膜の絶縁耐圧不良が生じない表面粗さの規格になる。

【００６１】Ｒｚは、１０点平均粗さを示すもので、断
面曲線から基準長さだけ抜き取った部分において、平均
線に並行で、かつ、断面曲線を横切らない直線から縦倍
率の方向に測定した最高から５番目までの山頂の標高の
平均値と最深から５番目までの谷底の標高の平均値との
差の値をｎｍ（ナノメートル）で表したものを言う。な
お、断面曲線とは測定面に直角な平面で測定面を切断し
たとき、その切り口に表れる輪郭を示す。

【００６２】Ｒｍａｘは、最大粗さを示すもので、断面
曲線から基準長さだけ抜き取った部分の平均線に並行な
２直線（山頂標高と谷底標高）で挟んだとき、この２直
線の間隔を断面曲線の縦倍率の方向に測定した値をｎｍ
（ナノメートル）で表したものを言う。

【００６３】ＲＭＳは、Ｐ−Ｖ平均（自乗平方根粗さ）
を示すものであり、自乗平均平方根粗さを示し、粗さ曲
線ｆ（ｘ）の平均線からの偏差の２乗をその測定区間で
積分し、平均した値の平方根である。

【００６４】このように、本実施の形態２においては、
以下の効果を得ることが可能となる。

【００６５】(1).表面粗さがＰ−Ｖ値で約4.０ｎｍ、Ｒ
ａ値で約0.３ｎｍ（２５０μｍ角領域）の粗さレベル以
下の半導体ウエハ１（ミラーウエハ）を選択して半導体
集積回路装置の製造プロセスに用いることにより、ゲー
ト酸化膜の耐圧不良を防止することが可能となる。した
がって、半導体集積回路装置の歩留まりの向上および安
定化を図ることが可能となる。

【００６６】(2).表面粗さがＰ−Ｖ値で約4.０ｎｍ、Ｒ
ａ値で約0.３ｎｍ（２５０μｍ角領域）の粗さレベル以
下の半導体ウエハ１（ミラーウエハ）を選択して半導体
集積回路装置の製造プロセスに用いることにより、ゲー
ト酸化膜の膜質を向上させることができるので、素子の
特性および動作信頼性を向上させることが可能となる。

【００６７】(3). 半導体ウエハの表面粗さを測定する
ためのＰ−Ｖ値が４ｎｍ以下であり、かつ、Ｒａ値が0.
３ｎｍ以下とすることにより、当該酸化膜の耐圧不良が
生じないような表面粗さの半導体ウエハを得ることが可
能となる。

【００６８】（実施の形態３）図３０は本発明の他の実
施の形態である半導体集積回路装置の製造工程を示すフ
ロー図である。

【００６９】本実施の形態３を図３０によって説明す
る。まず、前記実施の形態１の説明で用いた図９〜図１
１のような半導体ウエハ１（ミラーウエハ）を用意す
る。続いて、その半導体ウエハ１の表面粗さを測定する
（工程１００）。ここでの測定方法としては、例えば少
なくとも光学式粗さ計およびＡＦＭを用いる。そして、
その測定結果、すなわち、半導体ウエハ１の表面粗さ
が、ゲート絶縁耐圧不良が生じるものが否かについて判
定する（工程１０１）。

【００７０】ここでは、ゲート絶縁耐圧不良が生じるか
否かの判定指標として、例えば前記実施の形態２で説明
したＰ−Ｖ値およびＲａ値を用いる。すなわち、測定さ
れたＰ−Ｖ値が4.０ｎｍ以下であり、かつ、Ｒａ値が0.
３ｎｍ以下であるか否かを観る。この結果、表面粗さ値
が規格値の範囲外の場合には、不良品ウエハと判定さ
れ、反対に当該規格値の範囲内であれば良品ウエハと判
定される。

【００７１】不良品ウエハと判定された場合は、前記実
施の形態１と同様に、その半導体ウエハに対して熱酸化
処理を施すことにより、図１２および図１３に示すよう
に、半導体ウエハ１の表面に犠牲酸化膜２を形成する
（工程１０２）。続いて、その犠牲酸化膜２をＨＦ洗
浄、ＲＣＡ洗浄および水洗処理によって除去した後、乾
燥処理を施す（工程１０３）。その後、洗浄処理を施し
た後（工程１０４）、半導体ウエハ１の表面に酸化膜を
形成する工程に移行する（工程１０５）。

【００７２】一方、前記工程１０１で良品ウエハである
と判定された場合には、犠牲酸化処理を施しても良い
が、犠牲酸化処理は施さないで洗浄処理を施した後（工
程１０４）、半導体ウエハ１の表面に酸化膜を形成する
工程に移行するようにしても良い（工程１０５）。

【００７３】このように、本実施の形態３においては、
半導体ウエハ（ミラーウエハ）の表面粗さの良否選別と
救済とを行うことが可能である。すなわち、ゲート絶縁
耐圧不良および潜在的な不良を低減でき、かつ、不良品
ウエハを破棄せず使用することで材料の有効利用が可能
となる。したがって、半導体集積回路装置の信頼性およ
び歩留まりを向上させることができ、半導体集積回路装
置の製造コストの低減を推進することが可能となる。

【００７４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００７５】例えば前記実施の形態においては、ＤＲＡ
Ｍのキャパシタをフィン形状としたが、これに限定され
るものではなく種々変更可能であり、筒形状としても良
い。

【００７６】また、前記実施の形態においては、ゲート
電極を低抵抗ポリシリコン膜とシリサイド膜との積み重
ね構造とした場合について説明したが、これに限定され
るものではなく、例えば低抵抗ポリシリコン膜上に窒化
チタン等のようなバリア金属膜を介してタングステン等
のような金属膜を積み重ねる構造としても良い。

【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍの製造技術に適用した場合について説明したが、それ
に限定されるものではなく、例えばＳＲＡＭ（Static R
andom Access Memory ）やフラッシュメモリ（ＥＥＰＲ
ＯＭ：Electrically Erasable Programmable ROM）等の
他のメモリ製品さらにマイコン製品等の半導体デバイス
全般の製造技術等に適用できる。

【００７８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７９】(1).本発明によれば、半導体インゴットか
ら切り出された半導体ウエハの表面に犠牲酸化膜を形成
し、それを除去した後に、その半導体ウエハの少なくと
も主面に素子形成用の酸化膜を形成することにより、半
導体ウエハの表面粗さに起因する当該素子形成用の酸化
膜の膜質劣化を抑制できるので、素子の特性および動作
信頼性を向上させることが可能となる。すなわち、半導
体ウエハの表面における酸化膜の成長過程では、半導体
ウエハの表面の構成原子は酸化膜形成に寄与しつつ酸化
膜として取り込まれて行く。この作用が繰り返し働き半
導体ウエハ表面の微細な凹凸を微量ながら除去して行
く。後にこの酸化膜を除去することで原子レベルで非常
に平滑でクリーンな表面を持った半導体ウエハを容易に
得ることが可能となる。したがって、この半導体ウエハ
上に素子形成用の酸化膜を形成することにより、半導体
集積回路装置の歩留まりおよび動作信頼性を向上させる
ことが可能となる。

【００８０】(2). 本発明によれば、前記犠牲酸化膜の
膜厚を５０ｎｍ〜１００ｎｍとすることにより、半導体
集積回路装置の製造時間の大幅な増大を招くことなく、
半導体ウエハの表面を平滑にかつクリーンにすることが
可能となる。

【００８１】(3).本発明によれば、半導体インゴットか
ら切り出され研磨された後の半導体ウエハの表面粗さを
測定した後、その半導体ウエハのうち、その表面粗さの
測定値が素子形成用の酸化膜の耐圧を確保できる範囲と
なっている半導体ウエハまたはその一群を選択し、選択
された半導体ウエハの少なくとも主面に素子形成用の酸
化膜を形成することにより、半導体ウエハの表面粗さに
起因する素子形成用の酸化膜の耐圧不良を防止すること
が可能となる。すなわち、素子形成用の酸化膜を形成す
る場合に、当該酸化膜の耐圧不良が生じないような表面
粗さの半導体ウエハを用いることができるので、半導体
集積回路装置の歩留まりの向上および安定化を図ること
が可能となる。また、半導体ウエハの表面粗さに起因す
る素子形成用の酸化膜の膜質劣化を抑制できるので、素
子の特性および動作信頼性を向上させることが可能とな
る。

【００８２】(4).本発明によれば、半導体ウエハの表面
粗さを測定するためのピークトゥバレー値が４ｎｍ以下
であり、かつ、半導体ウエハ中心線平均粗さ値が0.３ｎ
ｍ以下とすることにより、当該酸化膜の耐圧不良が生じ
ないような表面粗さの半導体ウエハを得ることが可能と
なる。

【図面の簡単な説明】

【図１】ゲート絶縁耐圧を説明するための破壊電圧と電
流との関係を示すグラフ図である。

【図２】（ａ）、（ｂ）は表面欠陥検査装置（魔鏡）に
よる凹凸欠陥観察結果を示す説明図である。

【図３】レーザ表面検査装置によるヘイズ欠陥数評価を
示すグラフ図である。

【図４】レーザ表面検査装置によるヘイズ欠陥数評価を
示す説明図である。

【図５】犠牲酸化量とヘイズ欠陥検出数の依存性を示す
説明図である。

【図６】犠牲酸化量と表面粗さ（Ｐ−Ｖ）の依存性を示
すグラフ図である。

【図７】（ａ）〜（ｃ）は図６の各点Ａ〜Ｃにおける半
導体ウエハの表面を観察した説明図である。

【図８】（ａ）、（ｂ）は犠牲酸化によるゲート絶縁耐
圧の改善を説明するためのグラフ図である。

【図９】本発明の一実施の形態である半導体ウエハの製
造工程中における断面図である。

【図１０】図９の半導体ウエハの平面図である。

【図１１】図９および図１０の半導体ウエハの要部拡大
断面図である。

【図１２】犠牲酸化処理工程後の半導体ウエハの断面図
である。

【図１３】図１２の半導体ウエハの要部拡大断面図であ
る。

【図１４】犠牲酸化膜除去工程後の半導体ウエハの断面
図である。

【図１５】図１４の半導体ウエハの要部拡大断面図であ
る。

【図１６】本発明の一実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２０】図１９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２１】図２０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２２】半導体ウエハの表面粗さ評価結果であって評
価領域と表面粗さとの関係を示すグラフ図である。

【図２３】光学式表面粗さ評価装置による表面粗さ測定
結果を示す説明図である。

【図２４】光学式表面粗さ評価装置による表面粗さ測定
結果を示す説明図である。

【図２５】光学式表面粗さ評価装置による表面粗さ測定
結果を示す説明図である。

【図２６】光学式表面粗さ評価装置による表面粗さ測定
結果を示す説明図である。

【図２７】半導体ウエハの表面粗さ評価方法とその特徴
の説明図である。

【図２８】（ａ）は良品の半導体ウエハ上のゲート酸化
膜の測定結果を示し、（ｂ）はその光学式表面粗さ評価
装置による測定結果を示す説明図である。

【図２９】（ａ）は不良品の半導体ウエハ上のゲート酸
化膜の測定結果を示し、（ｂ）はその光学式表面粗さ評
価装置による測定結果を示す説明図である。

【図３０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示すフロー図である。

【符号の説明】

１半導体ウエハ２犠牲酸化膜３ｐウエル４フィールド絶縁膜５ｉゲート酸化膜５ｇゲート電極５ｄ半導体領域６キャップ絶縁膜７サイドウォール８ａ, ８ｂ層間絶縁膜９ａ, ９ｂ接続孔ＷＬワード線ＢＬビット線Ｑメモリセル選択ＭＯＳ・ＦＥＴ

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハに対して
酸化処理を施すことにより、前記半導体ウエハの少なく
とも主面に犠牲酸化膜を形成する工程と、（ｃ）前記犠
牲酸化膜を除去する工程と、（ｄ）前記犠牲酸化膜をし
た後、その半導体ウエハの少なくとも主面に素子形成用
の酸化膜を形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。
【請求項２】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハの少なく
とも主面を研磨する第１研磨工程と、（ｃ）前記第１研
磨工程後の半導体ウエハに対して酸化処理を施すことに
より、その半導体ウエハの少なくとも主面に犠牲酸化膜
を形成する工程と、（ｄ）前記犠牲酸化膜を除去する工
程と、（ｅ）前記犠牲酸化膜を除去した後の半導体ウエ
ハの少なくとも主面を研磨する第２研磨工程と、（ｆ）
前記第２研磨工程後の半導体ウエハの少なくとも主面に
素子形成用の酸化膜を形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。
【請求項３】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハの少なく
とも主面を研磨する第１研磨工程と、（ｃ）前記第１研
磨工程後の半導体ウエハの表面粗さを測定する工程と、
（ｄ）前記半導体ウエハの表面粗さ測定値が素子形成用
の酸化膜の耐圧を確保できる範囲の値か否かについて判
定する工程と、（ｅ）前記判定結果が前記素子形成用の
酸化膜の耐圧を確保できる範囲でないと判定された場合
には、その半導体ウエハに対して酸化処理を施すことに
よりその半導体ウエハの少なくとも主面に犠牲酸化膜を
形成する工程と、（ｆ）前記犠牲酸化膜を除去する工程
と、（ｇ）前記犠牲酸化膜を除去した後の半導体ウエハ
の少なくとも主面を研磨する第２研磨工程と、（ｈ）前
記第２研磨工程後の半導体ウエハの少なくとも主面に素
子形成用の酸化膜を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。
【請求項４】請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記犠牲酸化膜の膜厚
が、５０ｎｍ〜１００ｎｍであることを特徴とする半導
体集積回路装置の製造方法。
【請求項５】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハの少なく
とも主面を研磨する第１研磨工程と、（ｃ）前記第１研
磨工程後の半導体ウエハに対して酸化処理を施すことに
よりその半導体ウエハの少なくとも主面に犠牲酸化膜を
形成した後、その犠牲酸化膜を除去する処理を複数回繰
り返す工程と、（ｄ）前記犠牲酸化膜の形成および除去
の繰り返し工程後の半導体ウエハの少なくとも主面を研
磨する第２研磨工程と、（ｅ）前記第２研磨工程後の半
導体ウエハの少なくとも主面に素子形成用の酸化膜を形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項６】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハの少なく
とも主面を研磨する研磨工程と、（ｃ）前記研磨工程後
の半導体ウエハの表面粗さを測定する工程と、（ｄ）前
記半導体ウエハの表面粗さの測定値が素子形成用の酸化
膜の耐圧を確保できる範囲である半導体ウエハまたはそ
の一群を選択する工程と、（ｅ）前記選択された半導体
ウエハの少なくとも主面に素子形成用の酸化膜を形成す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
【請求項７】請求項３または７記載の半導体集積回路
装置の製造方法において、前記表面粗さを測定するため
のピークトゥバレー値が４ｎｍ以下であり、かつ、半導
体ウエハ中心線平均粗さ値が0.３ｎｍ以下であることを
特徴とする半導体集積回路装置の製造方法。
【請求項８】表面粗さを表すピークトゥバレー値が４
ｎｍ以下であり、かつ、半導体ウエハ中心線平均粗さ値
が0.３ｎｍ以下である半導体ウエハの主面上に素子形成
用の酸化膜を形成したことを特徴とする半導体集積回路
装置。
【請求項９】（ａ）半導体インゴットから半導体ウエ
ハを切り出す工程と、（ｂ）前記半導体ウエハに対して
酸化処理を施すことにより、前記半導体ウエハの少なく
とも主面に犠牲酸化膜を形成する工程と、（ｃ）前記犠
牲酸化膜を除去する工程とを有することを特徴とする半
導体ウエハの製造方法。