JP2007242862A - 転写パターンの欠陥検査用基板及び転写パターンの欠陥検査方法 - Google Patents

Abstract

【課題】欠陥検出精度を高めることを課題とする。
【解決手段】基板上に直接形成された所定パターンを有する膜を用いて前記基板をエッチングすることにより、前記所定パターンを前記基板に転写し、次いで前記膜を除去した後、前記所定パターンと転写されたパターンの形状を比較することで欠陥の有無を検査することを特徴とする転写パターンの欠陥検査方法により上記課題を解決する。
【選択図】図４

Description

本発明は、転写パターンの欠陥検査用基板及び転写パターンの欠陥検査方法に関する。更に詳しくは、本発明は、フラッシュメモリのような半導体素子の製造時に、電気的不良又は信頼性不良を起こす要因となるレジストパターン形成工程で発生する異物（欠陥）の有無を検出可能にする転写パターンの欠陥検査用基板及び転写パターンの欠陥検査方法に関する。

半導体素子は、電気的回路素子や配線を、写真の原理を用いたフォトリソグラフィ工程を繰り返しながら作り上げていく。そのため、各フォトリソグラフィ工程で作り込まれる異常（欠陥）は、最終的に得られた半導体素子の電気的特性や信頼性に大きな影響を与える。

例えば、フラッシュメモリであれば電気的配線を、多層構造の膜の中に複数形成している。そのため、異物は配線の断線のような不具合の原因となるので、その存在は、半導体素子の歩留り向上や信頼性を左右する。
従って、フォトリソグラフィ工程で発生する異物起因のパターン欠陥を検出し、半導体素子の製造工程へフィードバックすることは非常に重要であるから、過去から種々の検出方法が提案されている。

例えば、図２（ａ）〜（ｆ）に従来の欠陥検出方法の一例を示す。
まず、図２（ａ）に示すように、Ｐ型基板１上にＳｉＯ₂膜２、Ｐｏｌｙ−Ｓｉ膜３、ＳｉＯ₂膜４を形成する。
次に、図２（ｂ）に示すように、ＳｉＯ₂膜４上に、Ｐｏｌｙ−ＳｉＯ₂膜５を形成する。

次に、図２（ｃ）に示すように、レジストを塗布し、次いでフォトリソグラフィ工程を経ることでレジストパターン６を形成する。図２（ｃ）中、８は異物を意味する。
次に、図２（ｄ）に示すように、Ｐｏｌｙ−Ｓｉ／ＳｉＯ₂膜（３〜５）を順次エッチングする。この際、異物８下のＰｏｌｙ−Ｓｉ／ＳｉＯ₂膜（３〜５）はエッチングされずに残存する。

次に、図２（ｅ）及びその平面図である図２（ｆ）に示すように、レジストパターン６を剥離する。この際、異物８に由来するパターン欠陥９が欠陥検出装置で検出される。
近年、半導体素子の微細化に伴い、検査対象の異物が小さくなっていることから、より精度の高い欠陥検査方法が望まれている。

そのような方法として、特開２００１−９３９５１号公報（特許文献１）に記載された方法が知られている。例えば、図６はこの公報に記載された欠陥検査用基板５０の断面図である。図６では、半導体基板５２に下地膜５１が設けられ、下地膜５１は、レジスト形成部５３の膜面と非形成部５４との検査光に対するコントラストを、半導体基板５２表面とレジスト形成部５３の膜面とのコントラストより大きくすることにより、異物を検出しやすくするものである。

しかし、半導体素子の更なる微細化に伴い、配線の間隔が狭くなるため、レジストパターンも微細化している。従って、電気的に不良につながる欠陥も微小となっている。そのため、上記公報に記載の方法を利用した現有の欠陥検査装置では異物の検出が困難となっている。
具体的には、更に欠陥が微小になると、検出感度を上げる必要がある。その場合、上記公報の手法ではレジスト形成部５３や下地膜５１の凹凸を欠陥として検出してしまうので、検出感度を上げることができない。

その結果、図２(ｄ)に示すような異物８に由来する微小な欠陥を検出できないという問題が生じていた。つまり、検出の必要な異物の大きさが、レジスト形成部５３や下地膜５１の凹凸の影響が避けられない大きさになった場合、上記方法では、欠陥検出を有効に行うことが困難であった。
また、全てのフォトリソグラフィが終了した後に異物による欠陥を検査するのではなく、工程内、例えば図２（ｅ）のゲート電極形成工程におけるフォトリソグラフィ、エッチング、洗浄を行った状態で欠陥検査装置による検出を本発明の発明者は試みた。

しかし、レジスト形成部や下地膜の凹凸を欠陥として検出してしまい、ノイズを生じるので、検査感度を上げることができなかった。そのため、図２（ｄ）の異物８に由来する欠陥を検出できないという問題が生じていた。
他の微小な欠陥を検出する方法としては、電子顕微鏡の原理を用いた、ＳＥＭ式欠陥検査装置を使用する方法がある。この装置は、可視光やＵＶ光でなく、電子を用いるため、膜表面の凹凸の反射波の影響が低減できる。その結果、図２（ｄ）の異物８に由来する欠陥の検出が可能となる。
特開２００１−９３９５１号公報

上記のようにフォトリソグラフィ工程で発生する異物起因の欠陥検出感度は、下地膜を設けて、形成膜と下地とのコントラストより大きくすること等により若干向上する。しかし、微細化が進み、検出必要な異物の大きさが、形成されたレジスト形成部５３や下地膜５１の凹凸の影響が避けられない大きさになった場合、欠陥検出はＳＥＭ式欠陥検査装置を用いる以外、有効な手法は無かった。

ところで、ＳＥＭ式欠陥検査装置を用いた検査方法では、検査時間がウェハ全面では８時間以上の長時間必要である。そのため、この検査方法によるフォトリソグラフィ工程の管理は、量産を考慮した場合、困難であった。
本発明が解決しようとする課題は、既存検査装置の機能や構成を実質的に変えることなく、またＳＥＭ式欠陥検査装置のような新たな検査装置を使用しないで、欠陥の検出感度を高め、より微小の異物検出の精度を向上させることにある。

また、車載用等で、更なる高品質が求められる用途の半導体素子を生産する場合、生産された半導体素子がどの程度フォトリソグラフィ時の欠陥の影響を受けたか、出来映え（信頼性リスク）を欠陥量から評価できる機能を、製造する半導体基板（ウェハ）や素子個々に具備させることにある。

かくして本発明によれば、基板上に直接形成された所定パターンを有する膜を用いて前記基板をエッチングすることにより、前記所定パターンを前記基板に転写し、次いで前記膜を除去した後、前記所定パターンと転写されたパターンの形状を比較することで欠陥の有無を検査することを特徴とする転写パターンの欠陥検査方法が提供される。

更に、本発明によれば、上記転写パターンの欠陥検査方法に使用する欠陥検査用基板であって、前記欠陥検査用基板が、前記所定パターンに対応する前記転写パターンを備えたことを特徴とする転写パターンの欠陥検査用基板が提供される。

本発明を利用することにより、歩留りや信頼性に影響する所定パターン転写工程（特に、フォトリソグラフィ工程）時の欠陥の検出精度を高めることが可能となる。そのため、本発明を利用した場合、ショートループ（例えば、フォトリソグラフィ工程単独）で欠陥の検出感度を高めることが可能となる。よって、半導体素子生産で歩留りが低下する前に、工程を改善することが可能となり、歩留りを安定化する効果が期待できる。

また、半導体素子の生産時の基板の一部領域（モニターチップ）へ欠陥検出方法を使用した場合、生産された素子自身への所定パターン転写工程の影響を直接把握できる。そのため、半導体基板（ウェハ）個々つまり枚葉の影響、又はチップ個々つまり基板（ウェハ）面内の影響を評価できる。よって、出荷前に、品質リスクの高い基板（ウェハ）や素子をスクリーニングすることが可能となる。その結果、出荷品質を高める効果が期待できる。

本発明は、欠陥の検出に、基板上に形成される層より、基板の方が、表面凹凸が少ないことを利用することを特徴の１つとしている。例えば、シリコン基板のような凹凸が少ない（鏡面の）基板、又は半導体素子が形成される基板の一部領域（モニターチップ）に、所定パターンを有する膜を形成する。所定パターンがレジストパターンの場合は、フォトリソグラフィ（レジスト塗布、露光、現像）工程により形成する。この後、所定パターンを有する膜をマスクとして基板をエッチングして所定パターンを基板に転写し、次いで洗浄処理を行う。パターン転写時に異物が存在する場合、異物に由来するパターン（欠陥）も、基板又はモニターチップへ転写される。欠陥を含む基板又はモニターチップ上のパターンを通常の欠陥検査装置で検査すれば、これら基板に存在する欠陥の形状、個数等の情報を入手できる。

本発明では、表面凹凸の少ない基板を用いるため、従来基板上の層に形成されたパターンを検査する場合より、異物に由来する欠陥検出感度／能力を高めることができる。従って、得られた検査結果から、半導体素子の管理精度を高めることが可能となる。
以下、本発明を具体的に説明する。

本発明を適用できる基板は、特に限定されず、公知の基板をいずれも使用できる。例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。

また、基板の表面の凹凸はできるだけ小さいことが好ましく、例えば、１５０ｎｍ以下であることが好ましい。この数値は、基板上に形成される層の上面の凹凸が１５００ｎｍ以上であることと比べると、小さい値である。このことから、本発明では、より微細な異物に由来する欠陥を検出することができる。
特に、本発明では最大径が１００ｎｍ以下（例えば、１０〜２００ｎｍ）の異物に由来する欠陥を検出できるという利点を有している。

所定パターンを有する膜は、特に限定されず、下層に所定パターンを転写することを望む膜であれば、どのような膜でも使用できる。膜の材質は、例えば、レジストや、酸化シリコン、窒化シリコン等の絶縁材、シリコン、金属等の導電材が挙げられる。この内、レジストが一般的である。
本発明に使用できるレジストは、特に限定されず、公知のレジストいずれも使用できる。また、フォトリソグラフィ法も公知の技術をそのまま使用できる。

所定パターンの膜の形成方法は、膜の材質により公知の方法から適宜選択できる。例えば、レジストの場合、フォトリソグラフィ法により基板に所定パターンを形成できる。所定パターンの形状は、特に限定されず、製造を意図する素子に応じて適宜設計できる。

次いで、所定パターンを有する膜をマスクとして基板がエッチングされ、その結果、所定パターンが基板に転写される。エッチング方法は、基板を構成する材料に応じて、適宜設定できる。また、等方性でも、異方性でもよく、ウェットでも、ドライでもよい。例えば、基板がシリコン基板である場合は、酸化膜エッチング装置で、基板をエッチングできる。エッチングにより基板に転写されるパターンは、その深さが０．４〜０．６μｍであることが好ましい。幅及び長さは、所定パターンの幅及び長さに通常対応している。

基板に転写されたパターンの形状と所定パターンの形状とを比較することで、前記基板に形成された転写パターンに異物に由来する欠陥が含まれるか否かを検査することができる。この欠陥の計測は、公知の欠陥検査装置で行うことができる。
また、基板は、半導体素子が形成される基板を兼ねていてもよく、半導体素子を形成せず、かつ欠陥検査用の役割を果たす基板であってもよい。
前者の場合、欠陥の検出に使用される領域をモニターチップと称する。また、前者の場合、基板上に形成できる素子数は減少するが、素子の処理状態を直接観測できるという利点がある。

一方、後者の場合、素子の処理状態を直接観測できないが、基板上に形成できる素子数を減少させることなく、かつ欠陥検査装置の性能限界までの大きさパターン中の欠陥が検出可能となるという利点がある。更に、後者の場合、半導体素子が形成される基板と、欠陥検査用の役割を果たす基板とに、同一装置内で、所定パターンを形成する工程と、所定パターンを転写する工程を行ってもよい。更に、予め欠陥検査方法を適用することで、異物に起因する欠陥の頻度を検査した装置内で、半導体素子を形成してもよい。
なお、半導体素子は、特に限定されず、公知の素子が含まれる。例えば、フラッシュメモリ、キャパシタ、配線、層間絶縁膜等の種々の素子が挙げられる。

実施の形態１
図１（ａ）〜（ｅ）は半導体素子のゲート電極形成工程の概略断面図である。
図１（ａ）は、Ｐ型基板１上にＳｉＯ₂膜２、Ｐｏｌｙ−Ｓｉ膜３、ＳｉＯ₂膜４が形成されている構造の概略断面図である。
次に、図１（ｂ）は、ＳｉＯ₂膜４上に、Ｐｏｌｙ−ＳｉＯ₂膜５が形成されている構造の概略断面図である。

次に、図１（ｃ）は、レジストを塗布し、次いでフォトリソグラフィ工程を経ることで形成されたレジストパターン６を備えた構造の概略断面図である。
次に、図１（ｄ）に示すように、Ｐｏｌｙ−Ｓｉ／ＳｉＯ₂膜（３〜５）を順次エッチングする。

次に、図１（ｅ）に示すように、レジストパターン６を剥離する。これにより、所定パターンのゲート電極が形成できる。
上記工程によりゲート電極が形成できる。ここで、フォトリソグラフィ工程の欠陥検査を行う場合、２種類の方法がある。ひとつは素子の形成されていないシリコン基板（ウェハ）を用いる場合であり、２つ目は前記Ｐ型基板１のモニターチップのシリコン表面を用いる場合である。
以下の方法は、前者の方法の一例である。この欠陥検査方法を図３（ａ）〜（ｃ）を用いて説明する。

図１（ａ）及び（ｂ）の工程を実施せずに、図３（ａ）のシリコンウェハ７上にレジスト塗布し、パターンニングしてレジストパターン６を得る（図３（ｂ））。次いで、レジストパターン６を用いて、シリコンウェハ７をエッチングして、シリコンパターン１０を得る（図３（ｃ））。シリコンウェハ７のエッチング量は、幅を０．１５〜０．２５μｍ、長さを１００〜３００μｍ、深さを０．４〜０．７μｍ程度にできる。シリコンウェハ７上に形成されるシリコンパターン１０による段差は、数ヶ〜２００ヶ程度とすることが可能である。この図３（ａ）〜（ｃ）は、異物が存在しない場合の例である。

次に、異物が存在する場合の例を図４（ａ）〜（ｅ）を用いて説明する。
図３（ａ）の場合と同様に、シリコンウェハ７上にレジスト塗布し、パターンニングしてレジストパターン６を得る（図４（ｂ））。図中、８は異物である。次いで、レジストパターン６を用いて、シリコンウェハ７をエッチングして、シリコンパターン１０を得る（図４（ｃ））。図４（ｃ）に示すように、レジストパターン６近傍に存在した異物８のため、異物８直下のシリコンウェハ７はエッチングされない。

次に、レジストパターン６を除去すると、図４（ｄ）の断面図、及びその平面図である図４（ｅ）に示すように、異物８に由来するパターン欠陥９が発生し、結果的にシリコンウェハ７段差の幅が太く形成されることになる。
次に、欠陥検査装置でシリコンウェハ７の欠陥検査を実施すれば、パターン欠陥９のような欠陥の数をカウントすることができる。

実施の形態２
次に、半導体素子が形成された基板（ウェハ）内に、欠陥検査用として、モニターチップを設けた例を示す。モニターチップは、ウェハ上に、例えば、十字状に５〜１０個程度設けることができる。又は、中央付近で直線状に３〜１０個設けてもよい。

この場合の欠陥検査方法を図５（ａ）〜（ｈ）に示す。
まず、図５（ａ）は、Ｐ型基板１にＳｉＯ₂膜２、Ｐｏｌｙ−Ｓｉ膜３、ＳｉＯ₂膜４を順次形成した構造の概略断面図である。
次に、図５（ｂ）は、ＳｉＯ₂膜４上にＰｏｌｙ−ＳｉＯ₂膜５を形成した構造の概略断面図である。
更に、図５（ｃ）は、モニターチップの形成部分のＰｏｌｙ−Ｓｉ膜３、ＳｉＯ₂膜４、Ｐｏｌｙ−ＳｉＯ₂膜５を除去するためのレジストパターン６１が形成されている概略断面図である。

次に、図５（ｄ）は、Ｐｏｌｙ−Ｓｉ膜３、ＳｉＯ₂膜４、Ｐｏｌｙ−ＳｉＯ₂膜５のエッチング後の構造の概略断面図である。
次に、図５（ｅ）は、レジストパターン６１を剥離した後の構造の概略断面図である。
次に、図５（ｆ）に示すように、半導体素子のゲート電極形成用のレジストパターン６を形成する。この形成と同時に、隣接するモニターチップ形成部のシリコン表面部にフォトリソグラフィ工程の欠陥検査を行うためのシリコン段差を形成するレジストパターン６を形成する。段差は、半導体素子のゲート電極形成のためのエッチングと同時に形成される。

図５（ｇ）は、エッチング後の構造の概略断面図である。
次に、図５（ｈ）は、レジストパターン６剥離後の構造の概略断面図である。
このようにして、形成された段差の幅は０．１５〜０．２５μｍ、長さは１００〜３００μｍ、深さは０．４〜０．７μｍ程度にできる。段差の数は、数ヶ〜２００ヶ程度とすることができる。
次に、欠陥検査装置でモニター部の欠陥検査を実施し、欠陥数をカウントすることができる。
以下、実施例により本発明をより具体的に説明するが、実施例により本発明は限定されるものではない。

実施例１
図３（ａ）〜（ｃ）は実施例１の欠陥検査方法の概略説明図である。
図３（ａ）はシリコン基板（シリコンウェハ）７の概略断面図であり、図３（ｂ）はレジストパターン６を形成した後の断面図で、図３（ｃ）はシリコン基板７のエッチング及びレジストパターン６の剥離後の概略断面図である。

半導体素子（フラッシュメモリ）のゲート電極の形成条件できまるが、シリコンパターン１０の幅は０．１５〜０．２５μｍ、長さは１００〜３００μｍ、深さ（高さ）は０．４〜０．７μｍである。
図４（ｄ）は、欠陥検査用半導体基板に欠陥を有するレジストパターンを形成した状態を説明するための概略断面図である。図中、９は異物８の形状が基板に転写されたパターン欠陥、１０はシリコンパターン、７はシリコン基板である。

図２（ｅ）は比較例であり、９は異物を転写したパターン欠陥であり、５はＰｏｌｙ−ＳｉＯ₂膜である。
欠陥検査装置で欠陥検査を行うと、比較例では、５のＰｏｌｙ−ＳｉＯ₂膜自体の凹凸が検出される。そのため、検出欠陥総数は６５０００個以上のオーバーフローとなり、本来検出したい欠陥は何個あるかわからなかった。

一方、実施例１では、Ｐｏｌｙ−ＳｉＯ₂膜より、表面の凹凸がないシリコン基板を用いて欠陥を検出している。そのため、表面の凹凸の影響を受けずに欠陥検査することが可能となる。実施例１の検出欠陥総数は５００個であり、パターン欠陥は１０個検出できた。
よって、欠陥検査装置の性能限界までの大きさの欠陥が検出可能となる。
なお、実施例１における基板の凹凸は１５０ｎｍであり、比較例１のＰｏｌｙ−ＳｉＯ₂膜５の凹凸は１５００ｎｍであった。

実施例２
半導体素子（フラッシュメモリ）が形成される基板（ウェハ）内に、欠陥検査用モニターチップも設置した欠陥検出方法を図５（ａ）〜（ｈ）に示す。この方法は、生産する素子のチップサイズに合わせ、一部のチップ領域を、欠陥検査モニターチップとすること以外は、実施例１及び実施の形態２と同様の手法で欠陥検査用パターン形成する方法である。

本方法ではウェハに搭載される素子数は減少するが、素子の処理状態を直接観測できる。そのため、完成した素子への欠陥ダメージを推測できることから、電気的検査では評価できない信頼性に拘わる素子出来映えを判断することが可能になる。
欠陥検査用モニターチップＡは、図７や図８に示すように特定の数箇所に設置する場合だけでなく、1ライン毎に設置する、格子状に設置する等が考えられる。

半導体素子のゲート電極形成工程の概略断面図である。 ゲート電極形成工程で微小異物起因がパターン欠陥になる工程フロー断面図である。 実施の形態１及び実施例１の欠陥検査方法の概略説明図である。 実施の形態１及び実施例１の欠陥検査方法の概略説明図である。 実施の形態２及び実施例２の欠陥検査方法の概略説明図である。 従来のレジストパターンを形成した半導体基板の概略断面図である。 モニターチップの配置例を示す概略平面図である。 モニターチップの配置例を示す概略平面図である。

符号の説明

１ Ｐ型基板
２、４ ＳｉＯ₂膜
３ Ｐｏｌｙ−Ｓｉ膜
５ Ｐｏｌｙ−ＳｉＯ₂膜
６、６１ レジストパターン
７ シリコンウェハ（シリコン基板）
８ 異物
９ パターン欠陥
１０ シリコンパターン
５０ 欠陥検査用基板
５１ 下地膜
５２ 半導体基板
５３ レジスト形成部
５４ 非形成部
Ａ 欠陥検査用モニターチップ

Claims (5)

1. 基板上に直接形成された所定パターンを有する膜を用いて前記基板をエッチングすることにより、前記所定パターンを前記基板に転写し、次いで前記膜を除去した後、前記所定パターンと転写されたパターンの形状を比較することで欠陥の有無を検査することを特徴とする転写パターンの欠陥検査方法。
2. 前記基板がウェハであり、前記所定パターンの前記基板への転写が前記ウェハの一部の領域で行われ、他の領域で半導体素子が形成される請求項１に記載の転写パターンの欠陥検査方法。
3. 所定パターンが、レジストパターンであり、該レジストパターンが、半導体素子を構成する部材を形成するためのレジストパターンを兼ねる請求項２に記載の転写パターンの欠陥検査方法。
4. 前記欠陥が、前記所定パターンの前記基板への転写時までに、前記所定パターン及び前記基板のいずれかに付着した異物に起因し、該異物が、前記所定パターンの最小幅より小さく、前記基板の表面の凹凸より大きい最大長を有する請求項１〜３のいずれか１つに記載の転写パターンの欠陥検査方法。
5. 請求項１に記載の転写パターンの欠陥検査方法に使用する欠陥検査用基板であって、前記欠陥検査用基板が、前記所定パターンに対応する前記転写パターンを備えたことを特徴とする転写パターンの欠陥検査用基板。

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