KR100402248B1 - 반도체 장치의 콘택 오픈 테스트 방법 - Google Patents

반도체 장치의 콘택 오픈 테스트 방법 Download PDF

Info

Publication number
KR100402248B1
KR100402248B1 KR10-2001-0088703A KR20010088703A KR100402248B1 KR 100402248 B1 KR100402248 B1 KR 100402248B1 KR 20010088703 A KR20010088703 A KR 20010088703A KR 100402248 B1 KR100402248 B1 KR 100402248B1
Authority
KR
South Korea
Prior art keywords
contact
test
semiconductor device
open
forming
Prior art date
Application number
KR10-2001-0088703A
Other languages
English (en)
Other versions
KR20030058288A (ko
Inventor
이성권
김상익
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0088703A priority Critical patent/KR100402248B1/ko
Publication of KR20030058288A publication Critical patent/KR20030058288A/ko
Application granted granted Critical
Publication of KR100402248B1 publication Critical patent/KR100402248B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 양산성을 확보하면서 콘택 오픈 결함을 효과적으로 테스트할 수 있는 반도체 장치의 콘택 오픈 테스트 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 반도체 장치의 콘택 오픈 테스트 방법에 있어서, 콘택 형성를 위한 리소그라피 공정을 실시하는 단계; 적어도 하나의 웨이퍼를 샘플링하여 콘택 식각 및 선택적에피택셜 성장을 통해 콘택 오픈 결함을 테스트하는 단계; 및 상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계를 포함하는 반도체 장치의 콘택 오픈 테스트 방법을 제공한다.

Description

반도체 장치의 콘택 오픈 테스트 방법{Method for test of contact opening of semiconductor device}
본 발명은 반도체 장치에 관한 것으로 특히, 반도체 장치의 콘택 오픈 테스트 방법에 관한 것이다.
일반적으로, 반도체 소자의 콘택홀 또는 콘택 오픈 공정은 소자의 내부구성 요소 또는 전도층 간의 전기적 콘택을 위해 예정된 절연막 영역을 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 등을 이용하여 식각한 후, 금속또는 폴리실리콘 등을 전술한 콘택 영역에 연결시키는 공정이다.
도 1은 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트이다.
도 1을 참조하면, 먼저, 전 공정을 실시한 후, 기판 상의 미리 정의된 영역에 콘택홀 등의 형성을 위한 콘택 포토리소그라피(Photoliyhography) 공정을 실시한다.
구체적으로, 미리 정의된 영역인 절연막 상에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 포코레지스트 패턴을 형성하여, 콘택홀 등이 형성된 절연막 상부 표면을 노출시킨다.
이어서, 콘택 식각 공정을 실시하는 바(11), 포토레지스트 패턴을 마스크로 하여 절연막 등을 선택적으로 식각하여 하부 층을 노출시키는 콘택홀을 형성한다.
이어서, 전술한 콘택홀을 매립하도록 전도층 물질을 증착한 다음(13) 포토리소그라피 및 식각 공정(14)을 실시하여 전도층 패턴을 형성한다.
이어서, 도면에 도시되지는 않았지만 보호막 형성 공정(Passivation)과 금속배선(Metal wire) 형성 공정 등을 실시하게 되면 반도체 소자 제조 공정이 완료된다.
전술한 완성된 하나의 집적회로(IC)는 전기적 특성 테스트 예컨대, EDS(Electrical Die Sorting) 테스트를 통해 각 칩의 전기적 특성을 테스트 하게 된다.
한편, 콘택홀이 정확하게 형성되지 않았을 때 칩은 표준 이하(Substandard)로 간주되는 바, 콘택 결함은 반도체 소자 오동작의 주원인 중 하나이며, 이러한콘택 결함은 바로 전 단계에서 고정될 수 없는 갓이므로 그 칩은 버려지게 되고, 그에 따른 비효율성과 제조 비용의 증가를 피할 수 없게 된다.
콘택 결함은 다양한 원인에 의해 발생한다. 예컨대, 포토리소그라피 공정(11)에서 콘택홀 내의 포토레지스트가 완전하게 제거되지 않거나, 콘택 식각 공정(12)에서 콘택홀 내의 절연막 등이 완벽하게 제거되지 않았을 때 발생한다.
포토리소그라피 공정과 콘택 식각 공정에서의 장비와 공정 조건은 전기적 특성 테스트(15)를 통해 체크 및 조절(Modified)됨으로써 집적회로의 수율을 향상시키는 결과를 가져왔으나, 전술한 EDS 테스트 등은 2 ∼ 3개월 정도의 시간이 소요되므로 이러한 긴 시간 소요로 인하여 제조 수율과 공정 상의 비효율성이 상당히 커지게 된다.
따라서, 전술한 종래의 문제점을 극복하기 위해 많은 연구가 진행되어 왔는 바, 도 2는 개선된 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트이다.
도 2를 참조하면, 콘택 포토리소그라피 공정(21)과 콘택 식각 공정(22)과 전도층 증착(23) 및 전도층 포토리소그라피 및 식각 공정(24) 등의 일련의 공정은 전술한 종래와 동일하게 실시하고, 전자주사현미경(Scanning Electron Microscopy; 이하 SEM이라 함)을 통한 공정 단꼐를 추가하였다.
구체적으로, 콘택 포토리소그라피 공정(21)과 콘택 식각 공정(22) 및 전도층 포토리소그라피 및 식각 공정(24) 후 각각 샘플링을 통한 콘택 오픈 테스트(25, 26, 27)를 실시하는 바, 이 때 샘플링을 통한 임계치수(Critical Dimension; 이하 CD라 함)의 SEM 상에서 콘트라스트(Contrast) 이미지 차이를 분석하여 콘택 이상유무를 확인한다.
하지만, 이 경우에는 각각의 단계마다 샘플링 및 테스트를 실시하여야 하므로, 실제 공정에 적용하는 것에는 한계가 있고, 특히, 전도층과 기판의 계면에서의 불량 현상에 기인한 콘택 결함을 정확히 확안할 수 없다는 단점이 있다.
한편, 콘택 플러그 공정으로 실리콘의 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)을 이용하여 콘택 오픈 여부를 확인하는 방법도 생각할 수 있으나, SEG에 의한 플러그 형성 공정 자체의 한계 즉, 실리콘 기판 외에서도 비정상적인 실리콘 성장으로 인한 선택성을 확보하기가 어렵고, 이 때 발생된 실리콘 덩어리들이 후속 공정 진행시 완전히 제거되지 않고 결함 소스(Defect source)로 발전하여 비트라인 등의 소자 불량을 유발하는 등 많은 문제점을 초래하는 바, SEG 공정 자체를 플러그 형성 공정으로 이용하여 콘택 오픈 여부를 확인하는 방식은 양산성이 떨어지는 문제점이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 양산성을 확보하면서 콘택 오픈 결함을 효과적으로 테스트할 수 있는 반도체 장치의 콘택 오픈 테스트 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트,
도 2는 개선된 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트,
도 3은 본 발명에 따른 콘택 오픈 공정을 도시한 플로우 챠트,
도 4a 내지 도 4b는 본 발명에 따른 SEG의 성장을 이용한 콘택 오픈 결함을 확인한 SEM 사진.
상기와 같은 문제점을 해결하기 위해 본 발명은, 반도체 장치의 콘택 오픈테스트 방법에 있어서, 콘택 형성를 위한 리소그라피 공정을 실시하는 단계; 적어도 하나의 웨이퍼를 샘플링하여 콘택 식각 및 선택적에피택셜 성장을 통해 콘택 오픈 결함을 테스트하는 단계; 및 상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계를 포함하는 반도체 장치의 콘택 오픈 테스트 방법을 제공한다.
본 발명은, SAC 등의 콘택 형성을 위한 포토리소그라피 공정을 실시한 후에 적어도 하나의 웨이퍼를 샘플링한 다음에 SAC 식각 공정을 실시한 후, 충분히 높은 고온 열공정을 통해 순수한 콘택홀의 오픈 여부를 확인하여 SEG 공정 자체를 콘택홀 오픈 여부를 확인하기 위한 수단으로 사용하는 것으로, 충분히 높은 온도 예컨대, 900℃ ∼ 1200℃의 온도에서 SEG 성장시 비전상적인 실리콘 덩어리 성장의 억제가 가능한 것을 이용하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 3은 본 발명에 따른 콘택 오픈 공정을 도시한 플로우 챠트이며, 도 4a 내지 도 4b는 본 발명에 따른 SEG의 성장을 이용한 콘택 오픈 결함을 확인한 SEM 사진으로서, 이를 참조하여 상세히 후술한다.
도 3을 참조하여 본 발명에 따른 반도체 장치의 콘택 오픈 테스트 공정을 살펴본다.
먼저, 반도체 소자를 이루기 위한 일련의 전 공정을 실시한 다음, 콘택 형성를 위한 리소그라피 공정을 실시한다(31). 이어서, 적어도 하나의 웨이퍼를 샘플링하여 전술한 리소그라피 공정에 의해 형성된 포토레지스트 패턴(도시하지 않음)을 식각마스크로 하여 하부 구조 통상적으로, 절연막을 식각하여 하부의 전도층을 오픈시킨다.
이어서, 전술한 샘플링된 웨이퍼의 콘택 오픈 결함을 테스트하는 바, 고온의 SEG 공정을 통해 실시한다. 즉, 900℃ ∼ 1200℃의 고온에서는 SEG 성장시 콘택이 제대로 이루어진 하부의 에컨대, 실리콘 기판에서는 단결정의 실리콘막이 성장되고, 완전한 콘택이 이루어지지 않은 곳에서는 SEG에 의한 당결정 실리콘이 성장되지 않는 것을 이용하는 바, 이 때 CD-SEM, BROKEN-SEM 또는 집속이온빔(Focused Ion Beam; 이하 FIB라 함) 등을 이용하여 인라인(In-line)으로 콘택 오픈 결함을 테스트한다(35).
이어서, 전술한 샘플링 웨이퍼의 결과에 따라 메인 로트의 콘택 식각 공정을 실시한 다음, SEG 등을 이용하여 식각된 콘택 영역 상에 전도층을 형성하는 바, 예컨대, 게이트전극 사이의 SEG에 의한 플러그를 형성하는 경우, 게이트 하드마스크의 두께에 비해 1.5배 정도가 되도록 하는 것이 바람직하다. 이어서, 전도층을 식각하여 패턴을 형성한다(33).
이 때, 필요할 경우 콘택 오픈 테스트를 추가로 실시할 수도 있다(36).
계속해서, EDS 등의 전기적인 특성 테스트를 실시한 다음(34), 후속 공정을 실시하거나, 콘택 오픈 테스트한다(37).
한편, 전술한 콘택 오픈 테스트는 해당 웨이퍼의 손실이 발생된다는 단점이 있는 바, 매 로트마다 실시하지 않고 주요 스플릿(Split), 공정 방식의 변경 또는 주기적인 공정 모니터링이 필요한 경우에 실시함으로써, 웨이퍼의 손실을 초소화함으로써 양산성을 높일 수 있다.
도 4a의 도시된 '가'는 콘택 오픈 결함이 발생한 것으로 SEG 성장이 이루어지지 않은 것을 나타내며, 도 4b에 도시된 '나'는 SEG 성장이 이루어져 콘택 오픈 결함이 발생하지 않음을 알 수 있다.
전술한 본 발명은 고온의 SEG를 이용하여 콘택 오픈 결함을 테스트할 수 있어, 콘택 오픈 결함을 조기에 발견할 수 있고, 양산성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 반도체 장치의 오동작의 주 요인 중의 하나인 콘택 오픈 결함을 조기에 발견하여 양산성을 향상시킬 수 있어, 궁극적으로 반도체 장치의 구율 및 생산성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (8)

  1. 반도체 장치의 콘택 오픈 테스트 방법에 있어서,
    콘택 형성를 위한 리소그라피 공정을 실시하는 단계;
    적어도 하나의 웨이퍼를 샘플링하여 콘택 식각 및 선택적에피택셜 성장을 통해 콘택 오픈 결함을 테스트하는 단계; 및
    상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계
    를 포함하는 반도체 장치의 콘택 오픈 테스트 방법.
  2. 제 1 항에 있어서,
    상기 선택적에피택셜 성장을 900℃ 내지 1200℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  3. 제 2 항에 있어서,
    상기 선택적에피택셜 성장시 상기 900℃ 내지 1200℃의 온도의 열공정에서 콘택 오픈이 이루어진 부분에만 단결정 실리콘이 성장하는 것을 이용하여 콘택 오픈 결함을 판단하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  4. 제 1 항에 있어서,
    상기 콘택 오픈 테스트는 전자주사현미경 또는 집속이온빔을 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  5. 제 1 항에 있어서,
    상기 메인 로트의 콘택 식각 공정을 실시하는 단계 후,
    상기 식각된 콘택 영역 상에 전도층을 형성한 후, 전기적인 테스트하는 단계와, 콘택 오픈 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  6. 제 5 항에 있어서,
    상기 전도층을 형성한 후, 필요에 따라 콘택 오픈 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  7. 제 5 항에 있어서,
    상기 전도층을 형성하는 단계에서 선택적에피택셜 성장을 이용하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼를 샘플링하여 콘택 오픈 테스트 하는 것을 매 로트마다 실시하지 않고 주요 스플릿(Split), 공정 방식의 변경 또는 주기적인 공정 모니터링이 필요한 경우에 실시하는 것을 특징으로 하는 반도체 장치의 콘택 오픈 테스트 방법.
KR10-2001-0088703A 2001-12-31 2001-12-31 반도체 장치의 콘택 오픈 테스트 방법 KR100402248B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0088703A KR100402248B1 (ko) 2001-12-31 2001-12-31 반도체 장치의 콘택 오픈 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0088703A KR100402248B1 (ko) 2001-12-31 2001-12-31 반도체 장치의 콘택 오픈 테스트 방법

Publications (2)

Publication Number Publication Date
KR20030058288A KR20030058288A (ko) 2003-07-07
KR100402248B1 true KR100402248B1 (ko) 2003-10-17

Family

ID=32216200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0088703A KR100402248B1 (ko) 2001-12-31 2001-12-31 반도체 장치의 콘택 오픈 테스트 방법

Country Status (1)

Country Link
KR (1) KR100402248B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953579A (en) * 1996-07-30 1999-09-14 Samsung Electronics Co., Ltd. In-line test of contact opening of semiconductor device
KR20000012913A (ko) * 1998-08-03 2000-03-06 윤종용 반도체장치의 비트라인 컨택 검사방법
JP2000114330A (ja) * 1998-10-05 2000-04-21 Nec Corp 半導体装置におけるコンタクト開口検査方法及びその装置
KR20010065639A (ko) * 1999-12-30 2001-07-11 박종섭 반도체 소자의 콘택/비아 결함 검사방법
KR20010073412A (ko) * 2000-01-14 2001-08-01 윤종용 반도체 장치의 콘택홀 검사 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953579A (en) * 1996-07-30 1999-09-14 Samsung Electronics Co., Ltd. In-line test of contact opening of semiconductor device
KR20000012913A (ko) * 1998-08-03 2000-03-06 윤종용 반도체장치의 비트라인 컨택 검사방법
JP2000114330A (ja) * 1998-10-05 2000-04-21 Nec Corp 半導体装置におけるコンタクト開口検査方法及びその装置
KR20010065639A (ko) * 1999-12-30 2001-07-11 박종섭 반도체 소자의 콘택/비아 결함 검사방법
KR20010073412A (ko) * 2000-01-14 2001-08-01 윤종용 반도체 장치의 콘택홀 검사 방법

Also Published As

Publication number Publication date
KR20030058288A (ko) 2003-07-07

Similar Documents

Publication Publication Date Title
US6294397B1 (en) Drop-in test structure and abbreviated integrated circuit process flow for characterizing production integrated circuit process flow, topography, and equipment
JP7424141B2 (ja) 炭化珪素半導体装置及びその製造方法
US6646259B2 (en) Method of sample preparation for transmission electron microscope analysis
KR100402248B1 (ko) 반도체 장치의 콘택 오픈 테스트 방법
US6825119B1 (en) Method of piping defect detection
JP5276926B2 (ja) コンタクトホール側壁の抵抗値測定方法
US20080153294A1 (en) Method for forming self aligned contacts for integrated circuit devices
US6429452B1 (en) Test structure and methodology for characterizing ion implantation in an integrated circuit fabrication process
KR100709579B1 (ko) 반도체 소자의 콘택 오픈 테스트 방법
US6150185A (en) Methods of manufacturing and testing integrated circuit field effect transistors using scanning electron microscope to detect undesired conductive material
US6294396B1 (en) Monitoring barrier metal deposition for metal interconnect
WO2021243482A1 (zh) 基于氮化镓芯片、芯片制备方法及氮化镓功率器件、电路
KR100778860B1 (ko) 반도체 소자의 불량분석 방법
US6632692B1 (en) Automated method of controlling critical dimensions of features by controlling stepper exposure dose, and system for accomplishing same
JP2007242862A (ja) 転写パターンの欠陥検査用基板及び転写パターンの欠陥検査方法
CN110164819A (zh) 半导体检测结构及其形成方法、插塞缺陷的检测方法
JPH0697288A (ja) 半導体装置の製造方法
US12027576B2 (en) Method for manufacturing silicon carbide semiconductor device
US20230408902A1 (en) Method for manufacturing a set of electronic components on the front of a semiconductor substrate
US6947805B1 (en) Dynamic metrology sampling techniques for identified lots, and system for performing same
US6677608B2 (en) Semiconductor device for detecting gate defects
US20230378085A1 (en) Method for producing an electronic component assembly on the front face of a semi-conductor wafer
KR100663005B1 (ko) 반도체 소자의 콘택홀 검사 방법
JP2009111060A (ja) 半導体装置の製造方法
KR100268803B1 (ko) 반도체 소자의 도전층 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee