KR100709579B1 - 반도체 소자의 콘택 오픈 테스트 방법 - Google Patents

Abstract

본 발명은 양산성을 확보하면서 콘택 오픈 결함을 효과적으로 인라인에서 테스트할 수 있는 반도체 소자의 콘택 오픈 테스트 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 콘택 형성를 위한 포토 리소그라피 공정을 실시하는 단계; 적어도 하나의 웨이퍼를 샘플링한 후, 콘택 식각 공정을 실시하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 웨이퍼의 전면에 도전층을 증착하는 단계; 상기 도전층이 상기 콘택홀 내부에 매립되도록 아이솔레이션시키는 단계; 상기 도전층과 그 하부 사이의 계면에 잔막이 존재하는지의 유무를 판단하기 위한 콘택 오픈 계면 테스트를 실시하는 단계; 및 상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 오픈 테스트 방법을 제공한다.

CD-SEM, BROKEN-SEM, FIB, SAC, SEG, 콘택 오픈 테스트, 플러그, 아이솔레이션, 콘택 오픈 계면 테스트.

Description

반도체 소자의 콘택 오픈 테스트 방법{TESTING METHOD OF CONTACT OPENING IN SEMICONDUCTOR DEVICE}

도 1은 제1 종래기술에 따른 콘택 오픈 및 테스트 공정을 도시한 플로우 챠트.

도 2는 제1 종래기술의 문제점을 극복하기 위한 제2 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트.

도 3은 제2 종래기술을 적용한 경우에 발생하는 문제점을 도시한 SEM 사진.

도 4은 제3 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트.

도 5a 및 도 5b는 제3 종래기술에 따른 SEG의 성장을 이용한 콘택 오픈 결함을 확인한 SEM 사진.

도 6은 본 발명에 따른 콘택 오픈 및 테스트 공정을 도시한 플로우 챠트.

도 7은 콘택 오픈 계면 테스트를 위한 반도체 소자의 평면을 도시한 사진.

본 발명은 반도체 소자에 관한 것으로 특히, 반도체 소자의 콘택 오픈 테스트 방법에 관한 것이다.

일반적으로, 반도체 소자의 콘택홀 형성 공정 즉, 콘택 오픈 공정은 소자의 내부 구성 요소 또는 도전층 간의 전기적 콘택을 위해 예정된 절연막 영역을 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 등의 식각 방식을 이용하여 식각한 후, 금속 또는 폴리실리콘 등을 도전성 물질을 매개로 하여 콘택 영역에 전기적으로 연결시키는 공정이다.

이하에서는, 각 종래기술에 따른 콘택 오픈 공정과 콘택 오픈 테스트 과정에 대해 살펴 본다.

<제1 종래기술>

도 1은 제1 종래기술에 따른 콘택 오픈 및 테스트 공정을 도시한 플로우 챠트이며, 이를 참조하여 제1 종래기술에 따른 콘택 오픈 및 테스트 공정을 살펴 본다.

먼저, 기판 상에 웰, 소자분리 또는 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소를 형성하는 전 공정을 실시한다.

이어서, 기판 상의 미리 정의된 영역에 콘택홀 등의 오픈부 형성을 위한 콘택 포토리소그라피(Photoliyhography) 공정을 실시한다(S101).

구체적으로, 절연막 상에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성한다. 이어서, 콘택 식각 공정을 실시하는 바(S102), 포토레지스트 패턴을 식각마스크로 하여 절연막 등의 피식각층을 선택적으로 식각하여 콘택이 이루어질 절연막 하부를 노출시키는 콘택홀을 형성한다.

이어서, 콘택홀을 매립하도록 도전층 물질을 증착한 다음(S103), 포토리소그라피 및 식각 공정(S104)을 실시하여 도전층 패턴을 형성한다.

이어서, 도면에 도시되지는 않았지만 보호막 형성 공정(Passivation)과 금속배선(Metal wire) 형성 공정 등을 실시하게 되면 반도체 소자 제조 공정이 완료된다.

상기와 같이 완성된 하나의 집적회로(IC)는 전기적 특성 테스트 예컨대, EDS(Electrical Die Sorting) 테스트를 통해 각 칩의 전기적 특성을 테스트 하게 된다(S105).

한편, 콘택홀이 정확하게 형성되지 않았을 때 그 칩은 표준 이하(Substandard)로 간주된다.

콘택 결함은 다양한 원인에 의해 발생한다. 예컨대, 포토 리소그라피 공정에서 콘택홀 내의 포토레지스트가 완전하게 제거되지 않거나, 콘택 식각 공정에서 콘택홀 내의 절연막 등이 완벽하게 제거되지 않았을 때 발생한다.

포토 리소그라피 공정과 콘택 식각 공정에서의 장비와 공정 조건은 전기적 특성 테스트를 통해 체크 및 조절(Modified)됨으로써 집적회로의 수율을 향상시키는 결과를 가져왔으나, 전술한 EDS 테스트는 2 ∼ 3개월 정도의 시간이 소요되므로 이러한 긴 시간 소요로 인하여 제조 수율과 공정 상의 비효율성이 상당히 커지게 된다.

따라서, 전술한 제1 종래기술의 경우 제조 수율에 대한 조기 예측이 어려워 공정 상의 비효율성이 상당히 커지는 문제점이 발생한다.

<제2 종래기술>

따라서, 전술한 종래의 문제점을 극복하기 위해 많은 연구가 진행되어 왔는 바, 도 2는 제1 종래기술의 문제점을 극복하기 위한 제2 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트이다.

도 2를 참조하면, 제2 종래기술은 제1 종래기술에 콘택 포토 리소그라피 공정(S201)과 콘택 식각 공정(S202)과 도전층 증착(23)과 도전층 포토 리소그라피 및 식각 공정(S204) 등의 일련의 공정은 전술한 종래와 동일하게 실시하고, 전자주사현미경(Scanning Electron Microscopy; 이하 SEM이라 함)을 통한 테스트 단계(S205 ∼ S207)를 각 단계 이후에 추가하였다.

구체적으로, 콘택 포토 리소그라피 공정(S201)과 콘택 식각 공정(S202) 및 전도층 포토리소그라피 및 식각 공정(S204) 후 각각 샘플링을 통한 콘택 오픈 테스트(S205 ∼ S207)를 실시하는 바, 이 때 샘플링을 통한 임계치수(Critical Dimension; 이하 CD라 함)의 SEM 상에서 콘트라스트(Contrast)에 대한 이미지 차이를 분석하여 콘택 이상 유무를 확인한다.

하지만, 이 경우에는 각각의 단계마다 샘플링 및 테스트를 실시하여야 하므로 실제 공정에 적용하기에는 무리가 있다. 도 3은 제2 종래기술을 적용한 경우에 발생하는 문제점을 도시한 SEM 사진인 바, 도 3에 도시된 'X'와 같이 도전층과 기 판의 계면에서의 불량 현상에 기인한 콘택 결함을 정확히 확인할 수 없다는 단점이 있다.

한편, 콘택 플러그 공정으로 실리콘의 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)을 이용하여 콘택 오픈 여부를 확인하는 방법도 생각할 수 있다.

<제3 종래기술>

도 4은 제3 종래기술에 따른 콘택 오픈 공정을 도시한 플로우 챠트이며, 도 5a 및 도 5b는 제3 종래기술에 따른 SEG의 성장을 이용한 콘택 오픈 결함을 확인한 SEM 사진이다.

도 4를 참조하여 제3 종래기술에 따른 반도체 소자의 콘택 오픈 테스트 공정을 살펴본다.

먼저, 반도체 소자를 이루기 위한 일련의 전 공정을 실시한 다음, 콘택 형성를 위한 포토 리소그라피 공정을 실시한다(S401). 이어서, 적어도 하나의 웨이퍼를 샘플링하여 'S401' 단계에서 형성된 포토레지스트 패턴(도시하지 않음)을 식각마스크로 하여 절연막 등의 피식각층을 식각하여 하부를 오픈시킨다.

이어서, 전술한 샘플링된 웨이퍼의 콘택 오픈 결함을 테스트하는 바, 고온의 SEG 공정을 통해 실시한다. 즉, 900℃ ∼ 1200℃의 고온에서는 SEG 성장시 콘택이 제대로 이루어진 하부의 예컨대, 실리콘 기판에서는 단결정의 실리콘막이 성장되고, 완전한 콘택이 이루어지지 않은 곳에서는 SEG에 의한 당결정 실리콘이 성장되 지 않는 것을 이용하는 바, 이 때 CD-SEM, BROKEN-SEM 또는 집속이온빔(Focused Ion Beam; 이하 FIB라 함) 등을 이용하여 인라인(In-line)으로 콘택 오픈 결함을 확인하여(S402), 콘택 오픈 결함을 테스트한다(S405).

이어서, 전술한 샘플링 웨이퍼의 결과에 따라 메인 로트의 콘택 식각 공정을 실시한 다음, SEG 등을 이용하여 식각된 콘택 영역 상에 도전층을 형성한다(S403).

이 때, 예컨대 게이트전극 사이의 기판 활성 영역에 SEG에 의한 플러그를 형성하는 경우, 게이트 하드마스크의 두께에 비해 1.5배 정도가 되도록 하는 것이 바람직하다. 이어서, 도전층을 식각하여 패턴을 형성한다.

이 때, 필요할 경우 콘택 오픈 테스트를 추가로 실시할 수도 있다(S406).

계속해서, EDS 등의 전기적인 특성 테스트를 실시한 다음(S404), 후속 공정을 실시하거나, 추가의 콘택 오픈 테스트를 실시한다(S407).

도 5a의 도시된 'A'는 콘택 오픈 결함이 발생한 것으로 SEG 성장이 이루어지지 않은 것을 나타내며, 도 5b에 도시된 'B'는 SEG 성장이 이루어져 콘택 오픈 결함이 발생하지 않은 것을 나타내는 바, 이를 통해 콘택 오픈 결함을 확인할 수 있다.

한편, 전술한 제3 종래기술의 경우 플러그 형성시 SEG 방식을 적용하지 않는 경우에는 응용할 수 없는 단점이 있다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 양산 성을 확보하면서 콘택 오픈 결함을 효과적으로 인라인에서 실시하는 테스트할 수 있는 반도체 소자의 콘택 오픈 테스트 방법을 제공하는데 그 목적이 있다.

상기와 같은 문제점을 해결하기 위해 본 발명은, 콘택 형성를 위한 포토 리소그라피 공정을 실시하는 단계; 적어도 하나의 웨이퍼를 샘플링한 후, 콘택 식각 공정을 실시하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 웨이퍼의 전면에 도전층을 증착하는 단계; 상기 도전층이 상기 콘택홀 내부에 매립되도록 아이솔레이션시키는 단계; 상기 도전층과 그 하부 사이의 계면에 잔막이 존재하는지의 유무를 판단하기 위한 콘택 오픈 계면 테스트를 실시하는 단계; 및 상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 오픈 테스트 방법을 제공한다.

본 발명은, SAC 등의 콘택 형성을 위한 포토리소그라피 공정을 실시한 후에 적어도 하나의 웨이퍼를 샘플링한 다음에 SAC 식각 공정을 실시한 후, 도전층을 증착하고 에치백 등을 통해 도전층의 아이솔레이션 공정을 실시한다. 아이솔에이션 공정 후 SEm 관찰을 통해 도전층과 하부 예컨대, 기판 사이의 계면에서 미량 두게의 잔막이 존재할 경우 CD SEM 이미지 상에 검은 점(Black spot) 형태가 관찰됨을 통해 확인할 수 있다.

이는, 콘택홀이 오픈되지 않은 경우에 잔막, 즉 절연막 등의 피식각층에 SEM 상의 이차 전자가 트랩되어 나타나는 가상의 이미지로 판단된다. 이를 통해 본 발명은 조기에 콘택 오픈 결함을 발견할 수 있어 양산성을 향상시킬 수 있도록 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 6은 본 발명에 따른 콘택 오픈 및 테스트 공정을 도시한 플로우 챠트이며, 도 7은 콘택 오픈 계면 테스트를 위한 반도체 소자의 평면을 도시한 사진이다.

도 6을 참조하여 본 발명에 따른 반도체 장치의 콘택 오픈 테스트 공정을 살펴본다.

먼저, 웨이퍼 상에 웰, 소자분리 또는 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소를 형성하는 전 공정을 실시한다.

이어서, 웨이퍼 상의 미리 정의된 영역에 콘택홀 등의 오픈부 형성을 위한 콘택 포토리소그라피 공정을 실시한다(S601).

구체적으로, 기판 또는 전도성 물질층 상에 절연막을 형성하고, 절연막 상에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성한다.

이어서, 콘택 식각 공정을 실시하는 바(S602), 적어도 하나의 웨이퍼를 샘플링하여 전술한 리소그라피 공정에 의해 형성된 포토레지스트 패턴(도시하지 않음)을 식각마스크로 하여 피식각층인 절연막을 선택적으로 식각하여 콘택이 이루어질 절연막 하부를 노출시키는 콘택홀을 형성한다.

이 때, 샘플링된 웨이퍼의 식각 프로파일이 양호한 지에 대한 콘택 오픈 구조 테스트를 실시하며(S603), 테스트 결과 불량할 경우 식각 레시피를 재조정하여 실시한 후 반복하여 실시한다.

테스트 결과 양호할 경우 상기 샘플링된 웨이퍼의 콘택 오픈 계면 테스트를 위해 콘택홀이 형성된 전면에 도전층을 증착한다(S604).

도전층은 폴리실리콘, 텅스텐, TiN 또는, Ti 등을 포함하는 도전성 물질층을 이용하며, 일반적인 증착(Deposition) 방식이나 SEG 방식을 이용할 수 있다.

이어서, 콘택홀 내부에 도전층이 매립되도록 평탄화 공정을 실시하는 즉, 이웃하는 도전층과 아이솔레이션(Isolation)시키는 공정을 실시한다. 아이솔레이션 공정은 에치백(Etchback)이나 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 이용한다(S605).

이어서, 도전층과 그 하부 사이의 계면에 잔막이 존재하는지의 유무를 판단하기 위해 콘택 오픈 계면 테스트를 실시한다(S606).

콘택 오픈 계면 테스트는 SEM이나 FIB를 이용한다. SEM이나 FIB를 이용한 사진 관찰시 도전층과 하부(기판 또는 도전성 물질층) 사이의 계면에 미량 두께의 잔막이 있을 경우 이미지 상에 검은 점 형태가 나타나며, 이의 관찰을 통해 콘택 오픈 계면 테스트를 실시한다. 검은 점은 콘택홀이 오픈되지 않은 경우에 잔막, 즉 절연막 등의 피식각층에 SEM 또는 FIB에서의 이차 전자가 트랩되어 나타나는 가상의 이미지이다.

이렇듯, 콘택 오픈 계면 테스트는 CD-SEM, BROKEN-SEM 또는 FIB 등을 이용하여 인라인으로 이루어진다.

이어서, 전술한 샘플링 웨이퍼의 결과 콘택 오픈 계면 결함이 존재하지 않을 경우, 샘플링된 웨이퍼에 적용했던 것과 같이 메인 로트의 콘택 식각 공정을 실시한 다음, 도전층을 증착하고 아이솔레이션 공정을 실시한다(S607).

한편, 전술한 샘플링 웨이퍼의 결과 콘택 오픈 계면 결함이 존재할 경우 잔막 제거를 위한 별도의 식각 또는 세정 공정을 실시할 수 있다.

이 때, 필요에 따라 추가의 콘택 오픈 계면 테스트를 실시할 수 있다(S608).

계속해서, EDS 등의 전기적인 특성 테스트를 실시한 다음(S609), 후속 공정을 실시한다.

이 때, 최종적인 콘택 오픈 테스트를 실시할 수 있다(S610).

한편, 전술한 콘택 오픈 테스트는 해당 웨이퍼의 손실이 발생된다는 단점이 있는 바, 매 로트마다 실시하지 않고 주요 스플릿(Split), 공정 방식의 변경 또는 주기적인 공정 모니터링이 필요한 경우에 실시한다., 웨이퍼의 손실을 최소화함으로써 양산성을 높일 수 있다.

도 7에 도시된 'Y'는 콘택 오픈 계면 테스트시 사진 SEM 상에 나타난 검은 점을 나타낸다.

전술한 본 발명은 도전층의 증착과 아이솔레이션을 이용하여 콘택 오픈 계면 테스트를 실시함으로써, 콘택 오픈 결함을 조기에 발견할 수 있고, 양산성을 향상 시킬 수 있음을 실시예를 통해 알아 보았다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은, 반도체 소자의 오동작의 주 요인 중의 하나인 콘택 오픈 결함을 조기에 발견하여 양산성을 향상시킬 수 있어, 반도체 소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.

Claims (8)

1. 복수의 웨이퍼에 대해 콘택 형성을 위한 포토 리소그라피 공정을 실시하여 포토레지스트 패턴을 형성하는 단계;

   상기 복수의 웨이퍼 중 적어도 어느 하나의 웨이퍼를 샘플링하는 단계;

   샘플링된 웨이퍼에 대해 콘택 식각 공정을 실시하여 콘택홀을 형성하는 단계;

   상기 콘택홀이 매립되도록 상기 샘플링된 웨이퍼의 전면에 도전층을 증착하는 단계;

   상기 도전층이 상기 콘택홀 내부에 잔류되도록 화학기계적연마 또는 에치백 공정 실시하여 아이솔레이션시키는 단계;

   상기 도전층과 그 하부 사이의 계면에 잔막이 존재하는지의 유무를 판단하기 위한 콘택 오픈 계면 테스트를 실시하는 단계; 및

   상기 테스트 결과에 따라 메인 로트의 콘택 식각 공정을 실시하는 단계

   를 포함하는 반도체 소자의 콘택 오픈 테스트 방법.
2. 제 1 항에 있어서,

   상기 콘택 오픈 계면 테스트는 전자주사현미경 또는 집속이온빔을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
3. 제 2 항에 있어서,

   상기 콘택 오픈 계면 테스트 시, 사진 상에 검은 점이 존재할 경우 이는 상 기 도전층과 그 하부 사이에 존재하는 잔막에 의한 이미지로 판단하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
4. 제 1 항에 있어서,

   상기 메인 로트의 콘택 식각 공정을 실시하는 단계 후,

   상기 식각된 콘택 영역 상에 도전층을 형성하고 아이솔레이션을 실시한 후, 전기적인 테스트를 실시하는 단계와, 콘택 오픈 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
5. 제 4 항에 있어서,

   상기 메인 로트에 대한 아이솔레이션을 실시한 후, 필요에 따라 콘택 오픈 계면 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
6. 제 1 항에 있어서,

   상기 웨이퍼를 샘플링하여 콘택 오픈 테스트 하는 것을 매 로트마다 실시하지 않고 주요 스플릿(Split), 공정 방식의 변경 또는 주기적인 공정 모니터링이 필 요한 경우에 실시하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
7. 제 1 항에 있어서,

   상기 콘택홀을 형성하는 단계 후, 적어도 하나의 웨이퍼를 샘플링하여 콘택 오픈 구조 테스트를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 오픈 테스트 방법.
8. 삭제

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