DE102007063229B4 - Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten - Google Patents

Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten Download PDF

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Abstract

Verfahren mit: Bilden erster Vertiefungen in einem Transistorbereich einer Halbleiterschicht; Bilden von Testvertiefungen in einem Testgebiet der Halbleiterschicht, wobei die ersten Vertiefungen und die Testvertiefungen in einem gemeinsamen Prozess hergestellt werden; Füllen der ersten Vertiefungen mit einem Halbleitermaterial, während eine erste und eine zweite der Testvertiefungen maskiert sind; und Erhalten elektrischer Messdaten aus dem Testgebiet durch Erzeugen eines Stromflusses durch einen ersten Bereich der Halbleiterschicht, der die erste und die zweite Testvertiefung aufweist, nach dem Füllen der ersten Vertiefungen mit einem Halbleitermaterial, um den gemeinsamen Prozess zu bewerten.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Source/Drain-Gebieten von Transistoren durch Verwenden eingebetteter verformungsinduzierender Halbleitermaterialien, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu verbessern.
  • Beschreibung des Stands der Technik
  • In integrierten Schaltungen wird eine große Anzahl an Schaltungselementen in und über einer geeigneten Halbleiterschicht gebildet, wobei für den größten Teil der Halbleiterbauelemente aktuell Silizium auf Grund der nahezu unbeschränkten Verfügbarkeit und der langjährigen Erfahrung, die über die letzten Jahrzehnte im Hinblick auf die Bearbeitung von Silizium und damit in Verbindung stehenden Materialien gewonnen wurde, aufgebaut ist. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell die vielversprechendste Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem leicht dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Damit wird im Hinblick auf eine erhöhte Integrationsdichte und eine Leistungssteigerung einzelner Feldeffekttransistoren die ständige Verringerung der Kanallänge ein wesentliches Kriterium zum Entwerfen integrierter Schaltungen.
  • Die ständige Abnahme der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stete Verringern der Kanallänge von MOS-Transistoren gewonnen wurden. U. a. ist die Entwicklung oder die anspruchsvolle Anpassung von modernen Photolithographietechniken, Implantationsprozessen, Abscheidetechniken, Ätzprozessen und vielen anderen Prozessen mit dem Fortschreiten zu dem neuen Technologiestandard erforderlich. Des weiteren kann das Reduzieren der Kanallänge der Transistoren auch eine Verringerung der Dicke der Gateisolationsschicht erforderlich machen, um damit eine ausreichende Steuerbarkeit des Kanalgebiets während des Betriebs des Bauelements zu gewährleisten. Für anspruchsvolle Transistorarchitekturen hat die Dicke der Gateisolationsschichten auf der Grundlage von Siliziumdioxidmaterialien nunmehr 2 Nanometer (nm) oder weniger erreicht, wodurch eine weitere Reduzierung der siliziumdioxidbasierten Gatedielektrika ein wenig attraktive Strategie für künftige Bauteilgenerationen auf Grund der deutlichen Zunahme von Gateleckströmen ist.
  • Daher wurde auch vorgeschlagen, die Kanalsteuerbarkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem siliziumbasierten Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem anspruchsvolleren Technologiestandard, wobei viele der obigen Prozessentwicklungen und Anpassungen, die mit der Bauteilskalierung verknüpft sind, vermieden oder zumindest zeitlich verschoben werden können. Ein effizienter Mechanismus zur Erhöhung der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur des Siliziums im Kanalgebiet, indem beispielsweise für eine entsprechende Verformung in dem Kanalgebiet gesorgt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung im Kanalgebiet von siliziumbasierten Transistorbauelementen, die in einer Siliziumschicht mit standardmäßiger Kristallorientierung aufgebaut sind, die Beweglichkeit von Elektronen, was sich direkt in einem entsprechenden Zuwachs der Leitfähigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen von Verspannungs- oder Verformungstechnologien in den Herstellungsablauf für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue Art” an Halbleitermaterial betrachtet werden kann, was die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien und Fertigungstechniken erforderlich sind.
  • In einem häufig eingesetzten Lösungsweg wird die Löcherbeweglichkeit von PMOS-Transistoren verbessert, indem eine eingebettete verformte gemischte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren vorgesehen wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Beim Einbau der Silizium/Germaniumlegierung in Drain- und Sourcegebiete der PMOS-Transistoren werden diese Gebiete selektiv ausgespart bzw. abgesenkt, um eine Vertiefung mit einer spezifizierten Tiefe zu bilden, während die NMOS-Transistoren maskiert sind. Nachfolgend wird die Silizium/Germaniumschicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Obwohl diese Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung der PMOS-Transistoren und somit des gesamten CMOS-Bauelements ergibt, ist der entsprechende Prozessablauf zur Herstellung der Vertiefungen und zum Wiederbefüllen der Vertiefungen durch das gewünschte Halbleiterlegierungsmaterial von einer Reihe komplexer Prozessschritte begleitet, wie dies ausführlicher mit Bezug zu den 1a bis 1d erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem p-Kanaltransistor 150p und einem n-Kanaltransistor 150n, die über einem Substrat 101 in geeigneten Substratbereichen gebildet sind. In dieser Fertigungsphase weisen die Transistoren 150p, 150n jeweils eine Gateelektrode 105 auf, die über einer Halbleiterschicht 102 ausgebildet und davon durch eine Gateisolationsschicht 104 getrennt ist. Des weiteren sind die entsprechenden Gateelektroden von einer Deckschicht 109 bedeckt, die typischerweise aus Siliziumnitrid aufgebaut ist. Wie zuvor erläutert ist, repräsentieren die Transistoren 150p, 150n Feldeffekttransistoren von Halbleiterbauelementen mit geringen Abmessungen, wobei eine Gatelänge, d. h. die horizontale Ausdehnung der Gateelektroden 105 in 1a, ungefähr 100 nm und deutlich weniger beträgt. Um folglich ein verbessertes Leistungsverhalten für den p-Kanaltransistor 150p für eine gegebene Gatelänge zu erreichen, wird eine Verformung in dem entsprechenden Kanalgebiet 103 auf der Grundlage eines eingebetteten verformten Halbleitermaterials erzeugt, das benachbart zu der Gateelektrode 105 des p-Kanaltransistors 150 zu bilden ist, wie dies nachfolgend beschrieben ist.
  • Typischerweise wird das in 1a gezeigte Halbleiterbauelement 100 gemäß den folgenden Prozessen hergestellt. Nach dem Bilden eines dielektrischen Materials für die Gateisolationsschichten 104 durch Oxidation und/oder Abscheidung und nach dem Abscheiden eines geeigneten Gateelektrodenmaterials, etwa Polysilizium, wird ein anspruchsvoller Strukturierungsprozess auf der Grundlage von Photolithographie und anisotropen Ätztechniken ausgeführt, um die Gateelektroden 105 in der gezeigten Form zu erhalten. Um eine zuverlässige Einkapselung der Gateelektroden 105 während der weiteren Bearbeitung zu erreichen wird eine geeignete Deckschicht für gewöhnlich vor dem Strukturieren der Gateelektroden 105 abgeschieden, wobei eine Dicke der entsprechenden Deckschicht so ausgewählt ist, dass geeignete Prozessspielräume für die nachfolgende Bearbeitung gegeben sind, d. h. für das nachfolgende Ätzen und den epitaktischen Wachstumsprozess. Folglich werden die Deckschichten 109 auf der Oberseite der Gateelektroden 105 mit einer Dicke vorgesehen, die den Prozesserfordernissen entspricht, wobei jedoch die Dicke der Deckschicht 109 auch entsprechend den Erfordernissen des vorhergehenden Strukturierungsprozesses ausgewählt wird, wodurch ebenfalls der verfügbare Bereich der Dicke für die Deckschichten 109 beschränkt wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Ein Abstandsschichtstapel mit einer Siliziumdioxidbeschichtung 107 und einer Siliziumnitridabstandsschicht 106 ist konform über dem ersten und dem zweiten Transistor 150p, 150n gebildet. Des weiteren ist eine Lackmaske 108 über dem n-Kanaltransistor 150n gebildet, während der p-Kanaltransistor 150p frei bleibt.
  • Die Beschichtung 107 und die Abstandsschicht 106 können auf der Grundlage gut etablierter Techniken hergestellt werden, etwa plasmaunterstützter CVD (chemische Dampfabscheidung) oder CVD bei geringem Druck, und dergleichen. Während der Herstellung der Beschichtung 107, die als eine Ätzstoppschicht während eines anisotropen Ätzprozesses 110 zum Strukturieren der Abstandshalterschicht 106 dient, wird eine geeignete Dicke der Schicht 107 im Hinblick auf einen zuverlässigen Schutz der Deckschichten 109 und der Halbleiterschicht 102 während einer entsprechend ausgedehnten Nachätzzeiten des Prozesses 110 ausgewählt, die auf Grund der musterabhängigen Ätzungleichmäßigkeiten erforderlich ist, was auch als Mikroladeeffekte bezeichnet wird. Folglich wird die anfängliche Dicke der Siliziumdioxidbeschichtung 107 in einem Bereich von ungefähr 10 bis 20 nm gewählt, um für einen erforderlichen Schutz für die darunter liegenden Materialien während des anisotropen Ätzprozesses 110 zu sorgen. Danach wird die Abstandsschicht 106, die aus Siliziumnitrid aufgebaut ist, auf Grundlage von CVD unter geringem Druck und dergleichen abgeschieden, wobei eine Dicke für das zuverlässige Einkapseln des zweiten Transistors 150n während eines nachfolgenden selektiven epitaktischen Wachstumsprozesses und ferner zum Definieren eines spezifizierten Abstands für einen Ätzprozess für die Vertiefung in dem p-Kanaltransistor 150n vorgesehen wird. Danach wird die Lackschicht 108 auf Grundlage gut etablierter Photolithographietechniken hergestellt. Danach wird das Bauelement 100 dem anisotropen Ätzprozess 110 unterzogen, um die entsprechenden Seitenwandabstandshalter an der Gateelektrode 105 des p-Kanaltransistors 150p bereitzustellen, um damit die erforderliche Einkapselung für den nachfolgenden selektiven epitaktischen Wachstumsprozess zu erreichen. Während des Ätzprozesses 110 werden geeignete Prozessparameter für ein sehr anisotropes Verhalten des Ätzprozesses 110 beispielsweise auf der Grundlage von fluorenthaltenden reaktiven Komponenten in Verbindung mit einer speziellen Plasmaatmosphäre erreicht, wobei gleichzeitig eine hohe Ätzselektivität in Bezug auf das Material der Beschichtung 107 erreicht wird. Die ausgeprägte Selektivität des Ätzprozesses 110 ist jedoch mit einem gewissen Maß an Ungleichmäßigkeit und Empfindlichkeit für die Strukturmusterdichte in Schaltungselementen, die über dem gesamten Substrat 101 ausgebildet sind, verknüpft, woraus sich ein moderat ungleichmäßiges Ätzergebnis ergibt. Folglich ist ein gewisses Maß an Nachätzzeit in dem Prozess 110 anzuwenden, um in zuverlässiger Weise die Beschichtung 107 über das gesamte Substrat 101 hinweg freizulegen. Gleichzeitig ist das Freilegen der Halbleiterschicht 102 und/oder der Deckschichten 109 möglichst gering zu halten, um nicht in unerwünschter Weise die Gleichmäßigkeit des nachfolgenden Prozesses zur Bildung einer Vertiefung zu beeinflussen. Somit wird eine mehr oder weniger ausgeprägte Gleichmäßigkeit der Oxidbeschichtung 107 nahe am Ende des Ätzprozesses 110 ggf. zur Beeinflussung des schließlich erreichten Ätzergebnisses in dem nachfolgenden Ätzprozess für die Vertiefung führen. Des weiteren können auch die Eigenschaften der jeweiligen Abstandshalter, die während des anisotropen Ätzprozesses 110 hergestellt werden, d. h. ihre schließlich erreichte Breite sowie das Maß an Abdeckung der Seitenwände der Gateelektrode 105, durch die erforderliche Nachätzzeit beeinflusst werden, und somit kann die Dicke der Abstandshalterschicht 106 und auch die der Deckschichten 109 nicht unabhängig voneinander gewählt werden, sondern diese müssen auf der Grundlage der Erfordernisse für einen effizienten Schutz während der nachfolgenden Bearbeitung ausgewählt werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach dem Ende der zuvor beschriebenen Prozesssequenz und nach einem weiteren Lackabtragungsätzprozess auf Plasmabasis zum Entfernen der Lackmaske 108. Somit umfasst das Bauelement 100 entsprechende Abstandshalterelemente 106a einschließlich der Beschichtung 107, die an Seitenwänden der Gateelektrode des p-Kanaltransistors 150p gebildet sind, während der n-Kanaltransistor 150n weiterhin von der Beschichtung 107 und der Abstandsschicht 106 bedeckt ist. Wie zuvor erläutert ist, hängen eine entsprechende Abstandshalterbreite 106w sowie eine restliche Dicke 107t der Beschichtung 107 nach dem Ätzprozess 110 von den Eigenschaften des Ätzprozesses ab und diese können sich auf Grund der oben erläuterten Ätzungleichmäßigkeiten ändern. Danach wird das Bauelement 100 einem weiteren Ätzprozess unterzogen, um freigelegte Bereiche der Reste der Beschichtung 107 zu entfernen, die eine deutlich geringere Dicke aufweisen können, d. h. die Dicke 107t im Vergleich zur anfänglichen Dicke, was auf der Grundlage von Techniken mittels Hochfrequenzplasma bewerkstelligt werden kann. Anschließend wird das Bauelement 100 einem Reinigungsprozess auf der Grundlage einer geeigneten nasschemischen Zusammensetzung für das effiziente Entfernen von Kontaminationsstoffen, die sich aus den vorhergehenden Prozessschritten ergeben, unterzogen. Kontaminationsstoffe oder Oberflächenunregelmäßigkeiten, die durch die vorhergehenden Ätzprozesse geschaffen wurden, können ansonsten den nachfolgenden Ätzprozess zur Bildung der Vertiefung deutlich beeinflussen, woraus sich Ungleichmäßigkeiten ergeben, die sich dann ebenfalls in entsprechenden Ungleichmäßigkeiten während eines nachfolgenden epitaktischen Wachstumsprozesses ausdrücken.
  • 1d zeigt schematisch das Bauelement 100 nach dem Ende der zuvor beschriebenen Prozesssequenz, wobei hier das Bauelement 100 einem weiteren Ätzprozess 112 zum Bilden einer entsprechenden Vertiefung oder Kavität 111 benachbart zu der Gateelektrode 105 auf der Grundlage der Seitenwandabstandshalter 106a unterzogen wird. Der Ätzprozess 112 ist als ein isotroper Ätzprozess, als ein anisotroper Ätzprozess oder als eine Mischung davon, abhängig von der gewünschten Größe und der Form der Vertiefung 111. Auf Grund von Prozessungleichmäßigkeiten, insbesondere während des Ätzprozesses 110 zum Strukturieren der Seitenwandabstandshalter 106a, kann der Ätzprozess 112 zu entsprechenden Ätzungleichmäßigkeiten führen, d. h. die Tiefe der Vertiefung 111 sowie die resultierende Oberflächenrauhigkeit kann über das Substrat 101 hinweg variieren. Da der Ätzprozess 112 und damit die schließlich erreichte Tiefe und Form der Vertiefung 111 für ein gegebenes Ätzrezept nur auf der Grundlage der Ätzzeit gesteuert werden können, können zuvor erzeugte Ungleichmäßigkeiten die schließlich erreichte Gleichmäßigkeit über das Substrat hinweg zusätzlich zu möglichen weiteren Prozessungleichmäßigkeiten des Ätzprozesses 112 für die Vertiefung selbst wesentlich beeinflussen.
  • Nach dem Ätzprozess 112 und nach möglichen Reinigungsprozessen zum Entfernen von Kontaminationsstoffen von freigelegten Bereichen der Halbleiterschicht 101 wird ein entsprechender selektiver epitaktischer Wachstumsprozess ausgeführt, um ein verformtes Halbleitermaterial in der Vertiefung 111 zu bilden, beispielsweise eine Silizium/Germanium-Schicht, wodurch ein gewünschtes Maß an Verformung in dem benachbarten Kanalgebiet 103 hervorgerufen wird. Der selektive epitaktische Wachstumsprozess ist selbst ein sehr komplexer Prozess, dessen Ergebnis von einer Vielzahl miteinander zusammenhängender Prozessparameter abhängt, etwa Durchflussraten, Druck, Temperatur, Dotierstoffgattung und dergleichen. Somit kann zusätzlich zu Ungleichmäßigkeiten der jeweiligen Vertiefungen 111 die durch das epitaktisch aufgewachsene Material hervorgerufene Verformung, sowie weitere Eigenschaften, durch eine Vielzahl von Prozessparametern des Prozessablaufs beeinflusst sein. Als Folge davon können sich entsprechende Ungleichmäßigkeiten der Transistoreigenschaften ergeben. Aus diesen Gründen wurden anspruchsvolle Messverfahren entwickelt, die danach streben, Prozessschwankungen beispielsweise im Hinblick auf den komplexen Ätzprozess für die Vertiefung und/oder den selektiven epitaktischen Wachstumsprozess zu erkennen. Zu diesem Zweck werden konventioneller Weise optische Inspektionsverfahren mit anspruchsvollen und zeitaufwendigen Bewertungsverfahren eingesetzt. Auf Grund der hohen Komplexität dieser Überwachungstechniken ist die Menge der gewonnenen Messdaten begrenzt, da ansonsten ein deutlicher Durchsatzverlust auftreten würde.
  • Die DE 10 2006 015 087 A1 offenbart ein Verfahren zur Herstellung eingebetteter Source/Drain-Gebiete auf der Grundlage eines Prozesses zum kombinierten Ätzen von Abstandshaltern und einer Vertiefung.
  • Die US 6 342 401 B1 offenbart Teststrukturen für geätzte Siliziumstrukturen für Tintenstrahldruckerköpfe. Die Teststrukturen umfassen gegenüberliegende Kontaktpaare zwischen denen geätzte Vertiefungen angeordnet sein können. Zur Normierung werden auch Teststrukturen ohne Vertiefungen eingesetzt. Die ermittelten Messdaten beruhen auf elektrischen Widerstandsmessungen, die eine Aussage über die Tiefe der geätzten Vertiefungen ermöglichen. Die Teststrukturen werden mit Kontaktflächen versehen, die es ermöglichen, die Teststrukturen direkt zu kontaktieren.
  • Die KR 100752188 B1 bezieht sich auf Teststrukturen zum Überprüfen der Höhe von Flachgrabenisolationsstrukturen. In einer Ausführungsform werden mehrere nebeneinander angeordnete STI-Strukturen mit einem Gateoxidmaterial und einem Polysiliziummaterial überdeckt.
  • Die DE 10 2004 036 971 A1 offenbart eine Teststruktur zum Bewerten lokaler elektrischer Eigenschaften, wie z. B. der richtungsabhängigen Leitfähigkeit einer unstrukturierten Halbleiterschicht.
  • Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Verfahren und Bauelemente zum Gewinnen von Messdaten mit erhöhter Effizienz bereitzustellen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert wird.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand Teststrukturen und Verfahren zur Herstellung und zum Betreiben derselben, um damit die Überwachung und die Bewertung von Materialien und Prozesseigenschaften in komplexen Fertigungsschemata zur Herstellung von Halbleitermaterialien in einem anfänglichen aktiven Gebiet von Transistorelementen, z. B. in Form von verformten Halbleiterlegierungen und dergleichen, zu verbessern. Zu diesem Zweck ermöglichen die hierin offenbarten Prinzipien, elektrische Messdaten beispielsweise auf der Grundlage von Widerstandswerten und dergleichen zu gewinnen, wodurch ein effizientes Mittel zum Bewerten der Materialien und Prozessstrategien mit hoher statistischer Relevanz bereitsteht, wobei auch deutlich die Gesamtdurchlaufzeiten zum Ermitteln der Messdaten im Vergleich zu konventionellen Strategien, wie sie zuvor erläutert sind, verringert werden. Auf Grund der sehr effizienten Technik des Ermittelns elektrischer Messdaten, beispielsweise auf der Grundlage gut etablierter automatisierter elektrischer Testanlagen, können eine Vielzahl von Messstellen über das gesamte Substrat hinweg vorgesehen werden, wobei spezielle Parameter, etwa die Abmessung der Teststrukturelemente und deren Einfluss auf die Gesamtprozesseigenschaft effizient bewertet werden kann, ohne dass im Wesentlichen zu einer Zunahme der Messzeiten, zumindest im Vergleich zu konventionellen Strategien, beigetragen wird, wobei auch ein gewünschtes hohes Maß an Abdeckung über das gesamte Substrat hinweg erreicht werden kann, um damit das Erkennen von Ungleichmäßigkeiten über das Substrat hinweg für den betrachteten Prozessablauf zu ermöglichen. Zu diesem Zweck wird ein Testgebiet an einer spezifizierten Teststelle vorgesehen, etwa der Schneidelinie der Halbleitersubstrate, in welchem zumindest ein Teil des Gesamtprozessablaufs zur Herstellung eines eingebetteten Halbleitermaterials, etwa Halbleiterlegierungen, auf das Testgebiet einwirkt, wobei in effizienter Weise andere Prozesse „abgeschirmt” werden, die ansonsten einen wesentlichen Einfluss auf die gesamtelektrischen Eigenschaften des Testgebiets ausüben würden. Ferner wird eine geeignete Kontaktstruktur in dem Testgebiet hergestellt, um damit Zugriff durch eine externe Messanlage während einer beliebigen geeigneten Fertigungsphase zu ermöglichen, wobei die Kontaktstruktur so gestaltet ist, dass sie elektrische Messdaten bereitstellt, die mit mindestens einer elektrischen Eigenschaft, etwa dem Widerstand eines spezifizierten Bereichs des Testgebiets in Beziehung stehen, das den interessierenden Teil der Fertigungssequenz, beispielsweise die Herstellung von Vertiefungen, deren Volumen, d. h. deren laterale Größe und/oder Tiefe, einen Einfluss auf das gesamte elektrische Verhalten in dem Testgebiet ausübt, erfahren hat, wobei das Testgebiet dann effizient bestimmt und im Hinblick auf die interessierenden Parameter bewertet werden kann. In einigen anschaulichen Aspekten wird ein Referenzgebiet vorgesehen, das so gestaltet ist, dass es im Wesentlichen fertigungsbezogene Schwankungen von Prozessschritten kompensiert, die nicht von Interesse sind, etwa die Herstellung der Kontaktstrukturen und dergleichen.
  • Die Aufgabe der vorliegenden Erfindung wird durch die unabhängigen Ansprüche gelöst.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung von Kavitäten bzw. Vertiefungen zur Aufnahme eines verformten Silizium/Germanium-Materials gemäß konventioneller Prozesstechniken zeigen;
  • 2a bis 2i schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung einer Teststruktur, einer Referenzstruktur und Transistoren mit einem verformten Halbleiterlegierungsmaterial gemäß anschaulicher Ausführungsformen zeigen, wobei die Bewertung eines Strukturierungsprozessablaufs auf Grundlage elektrischer Messdaten erreicht wird;
  • 2j schematisch eine Abhängigkeit des Volumens der Vertiefung auf den gemessenen elektrischen Widerstand gemäß anschaulicher Ausführungsformen zeigt;
  • 2k schematisch eine Querschnittsansicht eines Testgebiets mit mehreren Teststrukturelementen zeigt, um einen „mittleren” Wert gemäß anschaulicher Ausführungsformen zu erhalten;
  • 2l bis 2n schematisch Querschnittsansichten einer Teststruktur mit unterschiedlichen Testgebieten und einem Referenzgebiet zum Bewerten eines Strukturierungsprozesses und eines epitaktischen Wachstumsprozesses gemäß weiterer anschaulicher Ausführungsformen zeigen;
  • 3a bis 3i schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung einer Teststruktur, einer Referenzstruktur und eines Transistors zeigen, um eine Bewertung von Materialeigenschaften und/oder Prozesseigenschaften eines epitaktischen Wachstumsprozesses gemäß noch weiteren anschaulichen Ausführungsformen zeigen;
  • 3j schematisch die dielektrischen Bedingungen in dem Testgebiet und dem Referenzgebiet zum Gewinnen elektrischer Messdaten zeigt; und
  • 3k schematisch eine Abhängigkeit zwischen elektrischen Messdaten und mindestens einer Materialeigenschaft, etwa die Dicke eines verformten Halbleitermaterials, gemäß weiterer anschaulicher Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand Teststrukturen und Verfahren zur Herstellung dieser Teststrukturen, die zum Bewerten einer oder mehrer Prozessablaufsequenzen bei der Herstellung eines eingebetteten Halbleitermaterials in Drain/Source-Bereichen von anspruchsvollen Transistorelementen verwendet werden. Im Gegensatz zu konventionellen Strategien treffen die hierin offenbarten Prinzipien das Bereitstellen geeigneter Teststrukturen, die einen Zugriff mittels einer elektrischen Testanlage ermöglichen, um damit elektrische Messdaten zu gewinnen, die wiederum zum Bewerten von Materialeigenschaften und/oder Prozessablaufeigenschaften während des Strukturierens von Vertiefungen in Transistorbereichen und/oder während des Abscheidens eines Halbleitermaterials, etwa einer Silizium/Germanium-Legierung, Silizium/Kohlenstoff-Legierung, und dergleichen ermöglichen, wie dies in modernsten Halbleiterbauelementen erforderlich sein kann. In einigen anschaulichen hierin offenbarten Aspekten wird die Teststruktur auf der Grundlage eines Prozessablaufs hergestellt, der ein hohes Maß an Kompatibilität mit gut etablierten Halbleitertechniken besitzt, wodurch eine zusätzliche Prozesskomplexität verringert wird. Folglich kann die Gesamtdurchlaufzeit entsprechender Halbleiterbauelemente verringert werden im Vergleich zu konventionellen Strategien, in denen zeitaufwendige optische Analyseverfahren, Querschnittsanalysen und dergleichen auszuführen sind. Ferner kann eine verbesserte Abdeckung des Halbleitersubstrats und eine verbesserte statistische Relevanz erreicht werden, wobei die elektrische Prüfung der Teststrukturen ebenfalls die Möglichkeit bietet, die Halbleitersubstrate mit vielen Strukturen mit unterschiedlicher Geometrie und Entwurfsregeln zu bevölkern, um damit die Auswirkungen vieler Prozessempfindlichkeiten, etwa die Mikroaufladung und Ätzeffekte zu studieren, ohne wesentlich zur Gesamtprüfzeit für das betrachtete Produkt beizutragen. Folglich wird ein hohes Maß an Sichtbarkeit im Hinblick auf den Gesamtstrukturierungsprozess zur Herstellung von Vertiefungen und zum Wiederbefüllen der Vertiefungen mittels eines epitaktischen Wachstumsprozesses erreicht, ohne dass zeitaufwendige linieninterne optische Messungen oder sogar Querschnittsanalysen durch Rasterelektronenmikroskopie und dergleichen erforderlich sind. Ferner werden in einigen anschaulichen Aspekten geeignet gestaltete Referenzstrukturen bereitgestellt, wodurch ein hohes Maß an Robustheit im Hinblick auf Gesamtprozessänderungen und gewisse Prozessschwankungen erreicht wird, die die Teststruktur und die Referenzstruktur im Wesentlichen in der gleichen Weise beeinflussen. Somit kann eine sehr robuste Technik zum Bewerten von materialspezifischen Eigenschaften und prozessablaufspezifischen Eigenschaften bereitgestellt werden.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 über welchem eine Halbleiterschicht 202 gebildet ist. Das Substrat 201 in Verbindung mit der Halbleiterschicht 202 definiert eine SOI-Konfiguration, d. h. die Halbleiterschicht 202 ist auf einem isolierenden Material (nicht gezeigt) hergestellt, während in anderen Fällen eine Vollsubstratkonfiguration gebildet wird, d. h. die Halbleiterschicht 202 repräsentiert einen oberen Bereich eines im Wesentlichen kristallinen Halbleitermaterials des Substrats 201. Des weiteren gelten für das Substrat 201 und die Halbleiterschicht 202 ähnliche Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Das Halbleiterbauelement 200 umfasst ferner ein Bauteilgebiet 250d, in welchem Schaltungselemente ausgebildet sind, etwa ein Transistor 250p und ein Transistor 250n, die Transistoren repräsentieren, die eine unterschiedliche Art an Behandlung im Hinblick auf das Bereitstellen eines eingebetteten Halbleitermaterials in den jeweiligen transistoraktiven Gebieten 203 erhalten. Beispielsweise kann man annehmen, dass der Transistor 250p ein eingebettetes Halbleitermaterial erhalten soll, wobei das Material, ein Teil der Fertigungssequenz oder die vollständige Fertigungssequenz zur Herstellung überwacht oder bewertet werden soll auf der Grundlage elektrischer Messdaten, wobei der Transistor 250n ein Schaltungselement repräsentiert, das kein eingebettetes Halbleitermaterial erhalten soll, oder ein entsprechendes Material wird gemäß anderer Fertigungsstrategien hergestellt, die separat bewertet werden sollen. Die Transistoren 250p, 250n umfassen in dieser Fertigungsphase eine Gateelektrodenstruktur 205 mit einer Gateisolationsschicht 204 und einer Deckschicht 20d9 ähnlich, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. Des weiteren sind die aktiven Gebiete 203 durch entsprechende Isolationsstrukturen gebildet, die der Einfachheit halber nur in dem Transistor 250p gezeigt sind.
  • Das Halbleiterbauelement 200 umfasst ferner einen Testbereich 250s, der an einer beliebigen geeigneten Position auf dem Substrat 201 angeordnet ist. Beispielsweise ist der Bereich 250s innerhalb einer Schneidelinie des Substrats 201 angeordnet, um nicht in unerwünschter Weise wertvolle Halbleiterfläche in eigentlichen Bauteilgebieten zu verbrauchen. In der gezeigten Ausführungsform repräsentiert der Bereich 250s eine Teststruktur, die ein Testgebiet 250t enthält, das ebenfalls die Gateelektrodenstruktur 205 wie in dem Bauteilgebiet 250d enthält. In einigen anschaulichen Ausführungsformen ist auch ein Referenzgebiet 250r vorgesehen, das auch die Gateelektrodenstruktur 205 aufweist.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Es sollte jedoch beachtet werden, dass jeweilige Änderungen in den Photolithographiemasken durchzuführen sind, um das Testgebiet 250t und das Referenzgebiet 250r zu definieren. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen das Referenzgebiet 250r ohne die Gateelektrodenstruktur 205 ausgebildet ist, wenn dies für den weiteren Fertigungsprozess als geeignet erachtet wird. Nach dem Bilden der Gateelektrodenstrukturen 205 wird ein Abstandshaltermaterial abgeschieden, wie dies zuvor erläutert ist, möglicherweise in Verbindung mit einer Ätzstoppbeschichtung, und es wird eine geeignete Ätzsequenz ausgeführt, um geeignete Abstandselemente für die Gateelektrodenstruktur 205 des Transistors 250p zu bilden, wobei der Transistor 250n abgedeckt ist, wie dies zuvor unter Bezugnahme auf das Bauelement 100 erläutert ist. Des weiteren sind entsprechende Abstandshalterelemente auch in dem Testgebiet 250t und dem Referenzgebiet 250r gebildet.
  • 2b zeigt schematisch das Halbleiterbauelement 200 am Ende der zuvor beschriebenen Prozesssequenz. D. h., eine Abstandsschicht 206 ist über dem Transistor 250n vorgesehen, wobei entsprechende Abstandshalterelemente 206a in den verbleibenden Bauteilgebieten gebildet sein können. Es sollte beachtet werden, dass bei Bedarf ein geeignetes Ätzstoppbeschichtungsmaterial, etwa die Beschichtung 107, wie sie zuvor beschrieben ist, vorgesehen werden kann.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einer weiteren Fertigungsphase, in der eine Ätzmaske 208, etwa eine Lackmaske, vorgesehen ist, um das Bauelement 250n abzudecken, während der Transistor 250p frei liegt. Des weiteren ist die Ätzmaske 208 ausgebildet, das Referenzgebiet 250r abzudecken, während ein Teil des Testgebiets 250t frei liegt. D. h. eine Öffnung 208a der Maske 208 ist so dimensioniert, das ein gewünschter Bereich des aktiven Gebiets 203, d. h. die Halbleiterschicht 202 in dem Testgebiet 250t für eine Ätzumgebung 212 frei liegt, die gestaltet ist, um selektiv das Material der Halbleiterschicht 202 zu ätzen. In einigen anschaulichen Ausführungsformen besitzt die Öffnung 208a eine laterale Größe, die im Wesentlichen der lateralen Größe des Transistors 250p entspricht, d. h. die Größe der Öffnung 208a entspricht im Wesentlichen der Länge des Transistors 250p. In diesem Falle treten ähnliche Ätzbedingungen in dem Testgebiet 250t und dem Transistor 250p auf. In anderen Fällen ist die laterale Abmessung der Öffnung 208a weniger kritisch, da die Eigenschaften des Ätzprozesses 212 auf Grundlage des Ätzergebnisses in dem Testgebiet 250t bewertet werden können, wobei eine enge Korrelation zwischen dem Ätzprozess in dem Testgebiet 250t und dem Transistor 250p angenommen wird. Selbst wenn somit die Ätzergebnisse sich in diesen Gebieten unterscheiden, wenn wesentlich unterschiedliche laterale Größen eingesetzt werden, kann dennoch eine effiziente Charakterisierung des Ätzprozesses 212 erfolgen. Somit kann die Ätzmaske 208 mittels der Öffnung 208a ein Gebiet definieren, auf das der Ätzprozess 212 einwirkt, wobei dennoch ausreichend Halbleitermaterial 203 benachbart zu dem freigelegten Bereich der Schicht 202 beibehalten wird, wodurch die Herstellung einer Kontaktstruktur in zuverlässiger Weise möglich ist, wie dies nachfolgend detaillierter erläutert ist. Folglich kann die Ätzumgebung 212 zu einem Materialabtrag freigelegter Bereich der Halbleiterschicht 202 führen, wodurch entsprechende Kavitäten bzw. Vertiefungen 211 gebildet werden, wie dies auch mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Es sollte beachtet werden, dass die Größe der jeweiligen Vertiefungen 211, d. h. die laterale Abmessung und die Tiefe der Vertiefungen durch die Seitenwandabstandshalter 206a und somit durch den entsprechenden Strukturierungsprozess, wie dies zuvor erläutert ist, und auch durch die Eigenschaften des Ätzprozesses 212 bestimmt sind. D. h., abhängig von dem angewendeten Ätzrezept wird ein mehr oder weniger isotropes Verhalten erreicht, wodurch die Form der Vertiefungen 211 und damit die Vertiefungen 211 in dem Testgebiet 250t „codiert” die Eigenschaften des zuvor ausgeführten Strukturierungsprozesses zur Herstellung der Abstandshalter 206a und des Ätzprozesses 212 enthalten. Es sollte beachtet werden, dass ein gewisses Maß an Unterätzung der Ätzmaske 208 in dem Testgebiet 250t dennoch eine zuverlässige Bewertung der Gesamtprozesssequenz zum Strukturieren der Vertiefungen 211 ermöglicht, selbst wenn ein entsprechendes Unterätzen in dem Bauteilgebiet 250p auf Grund der Anwesenheit der Isolationsstrukturen nicht auftritt.
  • 2d zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der Ätzmaske 208. Ferner ist eine Schutzschicht 221, beispielsweise aus Siliziumdioxid oder einem anderen geeigneten Material, vorgesehen, die das Bauelement 200 abdeckt.
  • 2e zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 222, der als ein sehr selektiver Ätzprozess gestaltet ist, beispielsweise als ein nasschemischer Prozess, ein plasmabasierter Prozess, und dergleichen ausgeführt wird, um in selektiver Weise die Schutzschicht 221 von oberhalb der Bauelemente 250p, 250n zu entfernen, während der Testbereich 250s von einer Ätzmaske 223, etwa einer Lackmaske, bedeckt ist. Es sollte beachtet werden, dass die entsprechenden selektiven Ätzrezepte im Stand der Technik verfügbar sind, beispielsweise für Materialien, etwa Siliziumdioxid, Siliziumnitrid, und Silizium. Folglich kann das Material der Schutzschicht 221 effizient von den Vertiefungen 211 des Bauelements 250p entfernt werden, ohne wesentlich die Gesamteigenschaften des Halbleitermaterials 203 zu beeinflussen.
  • 2f zeigt schematisch das Halbleiterbauelement 200 während eines epitaktischen Wachstumsprozesses 224, der gestaltet ist, selektiv ein gewünschtes Halbleitermaterial auf freigelegten Oberflächenbereichen der Halbleiterschicht 202 abzuscheiden, wobei ein merkliches Materialabscheiden auf freiliegenden dielektrischen Bereichen, etwa der Schicht 206, den Seitenwandabstandshaltern 206a, den Deckschichten 209 und der Schutzschicht 221 im Wesentlichen vermieden wird. Beispielsweise führt der epitaktische Wachstumsprozess 224 zur Abscheidung eines Halbleitermaterials mit einer unterschiedlichen natürlichen Gitterkonstante im Vergleich zu dem Material der Halbleiterschicht 202, woraus sich ein verformtes Aufwachsen des abgeschiedenen Halbleitermaterials ergibt, wie dies durch das Bezugszeichen 225 angezeigt ist. Wie beispielsweise zuvor erläutert ist, kann Silizium/Germanium-Material häufig eingesetzt werden, um ein kompressiv verformtes Füllmaterial 225 zu erhalten, das dann auf das Halbleitermaterial unterhalb der Gateelektrodenstruktur 205 einwirkt, um eine gewünschte Verformung darin zu erreichen. In anderen Fällen besitzt das Halbleitermaterial 225 eine andere geeignete Zusammensetzung, beispielsweise beinhaltet diese Zinn in Verbindung mit oder alternativ zu Germanium, oder dieses enthält Kohlenstoff, der zu zugverformtem Material führt. Durch Vorsehen der Schutzschicht 221 kann eine merkliche Abscheidung von Material 225 in dem Testgebiet 250t vermieden werden, wodurch die Bewertung der Strukturierungssequenz zur Herstellung der Vertiefungen 211 auf Grundlage elektrischer Messungen möglich ist, wie dies nachfolgend detaillierter beschrieben ist. In anderen anschaulichen Ausführungsformen, wie sie nachfolgend beschrieben sind, wird ein weiteres Testgebiet vorgesehen, im welchem das Material 225 auch in entsprechenden Vertiefungen abgeschieden wird, um damit die Bewertung des Prozesses 224 und/oder der Eigenschaften des Materials 225 zu ermöglichen.
  • 2g zeigt schematisch das Bauelement 200 nach einem weiteren Ätzprozess zum selektiven Entfernen der Abstandshalter 206a und der Schicht 206 in dem Bauteilgebiet 250d. Zu diesem Zweck wird eine geeignete Ätzchemie eingesetzt, wie dies im Stand der Technik gut etabliert ist. Beispielsweise kann Phosphorsäure für das selektive Entfernen von Siliziumnitrid im Hinblick auf Siliziumdioxid und Silizium und siliziumenthaltende Halbleiterlegierungen, etwa Silizium/Germanium, Silizium/Kohlenstoff und dergleichen verwendet werden.
  • 2h zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, sind die Transistorstrukturen in dem Bauteilgebiet 250d fertiggestellt. D. h., die Transistoren 250n, 250p besitzen Drain- und Sourcegebiete 230 in einer geeigneten Konfiguration, wie dies durch die spezielle Art des Transistors, etwa ein n-Kanaltransistor, ein p-Kanaltransistor und dergleichen, erforderlich ist. Ferner können entsprechende Metallsilizidgebiete 231 in den Drain- und Sourcegebieten 230 und auf der Oberseite der Gateelektrodenstrukturen 205 vorgesehen sein. Abhängig von der Gesamtprozessstrategie sind entsprechende Abstandshalterstrukturen 232 an Seitenwänden der Gateelektrodenstrukturen 205 ausgebildet.
  • Die Transistoren 250p, 250n können auf der Grundlage gut etablierter Prozessstrategien hergestellt werden, etwa dem Bilden der Drain- und Sourcegebiete 230 auf der Grundlage von Ionenimplantation unter Anwendung der Abstandshalterstruktur 232 während einer geeigneten Fertigungsphase als effiziente Implantationsmaske. Es sollte ferner beachtet werden, dass die entsprechenden Maskierungsschemata zur Bereitstellung der gewünschten Art an Dotierstoffsorten in dem Bauteilgebiet 250d mittels einer geeigneten Maskierung der Testschicht 250s verknüpft ist, wodurch im Wesentlichen der Einbau von Dotierstoffsorten vermieden wird, die ansonsten die gesamten elektrischen Eigenschaften der Halbleiterschicht 202 in dem Testbereich 250s beeinflussen könnten. In ähnlicher Weise wird die Herstellung der Metallsilizidgebiete 231 auf das Bauteilgebiet 250d beschränkt, wodurch ebenfalls ein Einfluss auf elektrische Eigenschaften innerhalb des Testbereichs 250s im Wesentlichen vermieden wird. Folglich sind die elektrischen Eigenschaften der Halbleiterschicht 202 in dem Testbereich 250s im Wesentlichen durch Prozesse bestimmt, die vor und während des Strukturierens zur Herstellung der Vertiefungen 211 ausgeführt werden. Mit Ausnahme des Strukturierungsprozesses 211 wurden alle vorhergehenden und nachfolgenden Behandlungen für das Testgebiet 250t und das Referenzgebiet 250r in ähnlicher Weise ausgeführt, wobei ein hohes Maß an Ähnlichkeit erreicht wird, indem diese Gebiete physikalisch in unmittelbarer Nähe zueinander angeordnet werden. Nach der Fertigstellung der Transistorstrukturen in dem Bauteilgebiet 250d wird ein dielektrisches Zwischenschichtmaterial 233 gemäß konventioneller Prozessstrategien hergestellt. Es sollte beachtet werden, dass das dielektrische Zwischenschichtmaterial 233 eine beliebige geeignete Konfiguration aufweisen kann, d. h., es kann mehrere unterschiedliche Materialschichten besitzen, wie dies bei konventionellen Fertigungsstrategien erforderlich ist. Wenn beispielsweise ein verspanntes dielektrisches Material in der Schicht 233 eingebaut werden soll, können geeignete verspannungsrelaxierende Techniken selektiv in dem Testbereich 250s ausgeführt werden, wenn eine entsprechende Verspannung für die elektrischen Eigenschaften des Halbleitermaterials 202 in dem Bauteilbereich 250s als ungeeignet erachtet wird. Als nächstes werden Kontaktelemente in dem dielektrischen Zwischenschichtmaterial 233 gemäß gut etablierter Prozesstechniken hergestellt, wobei das entsprechende Strukturierungsschema in geeigneter Weise so angepasst wird, dass auch die Kontakte zu dem Testgebiet und dem Referenzgebiet 250t, 250r gebildet werden. D. h., in einigen anschaulichen Ausführungsformen (nicht gezeigt), wird die Schicht 221 von dem Testbereich 250s entfernt, beispielsweise durch einen geeigneten Maskierungsschritt und einen selektiven Ätzprozess, wie dies zuvor beschrieben ist. Danach wird das dielektrische Zwischenschichtmaterial auf die gleiche Weise wie in dem Bauteilgebiet 250d gebildet. In anderen anschaulichen Ausführungsformen wird die abschließende Phase des Ätzprozesses zur Herstellung der jeweiligen Kontaktöffnungen so angepasst, dass das Vorhandensein der Schicht 221 berücksichtigt wird. Beispielsweise wird eine Kontaktätzstoppschicht, die etwa aus Siliziumnitrid aufgebaut ist (nicht gezeigt), typischerweise vorgesehen, woran sich Siliziumdioxidmaterial anschließt. In diesem Falle kann nach dem Strukturieren des Siliziumdioxidmaterials die Kontaktätzstoppschicht geöffnet werden, wobei die Metallsilizidgebiete 231 als ein effizientes Ätzstoppmaterial dienen, während im Testbereich 250s das Material 221 als ein Ätzstoppmaterial dient, das dann auf der Grundlage einer geeigneten Ätzchemie geöffnet werden kann.
  • 2i zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium nach dem Bilden eines entsprechenden Kontakts, wobei der Einfachheit halber lediglich das Testgebiet 250t und das Referenzgebiet 250r dargestellt sind. Wie gezeigt, umfasst das Testgebiet 250t eine Kontaktstruktur 240t, die mindestens ein erstes Kontaktelement 241t und ein zweites Kontaktelement 242t aufweist, wovon jede mit dem Halbleitermaterial der Schicht 202 benachbart zu den Vertiefungen 211 verbunden ist, die durch das dielektrische Zwischenschichtmaterial gefüllt sind. Die Kontaktelemente 241t, 242t sind so gestaltet, dass die Kontakte zuverlässig außerhalb der Vertiefungen 211 angeordnet werden können, um damit einen lateralen Abstand 243 zu definieren. Daher repräsentiert das verbleibende Halbleitermaterial, das zwischen den Kontaktelementen 241t, 242t vorgesehen ist, einen Widerstand, dessen Widerstandswert von der grundlegenden Konfiguration des Halbleitermaterials der Schicht 202 und der Größe der Vertiefungen 211 abhängt, d. h. der Menge des Halbleitermaterials, das während des Strukturierungsprozesses zur Herstellung der Vertiefungen 211 entfernt wurde. Ein entsprechender Widerstandswert ist schematisch als ein Widerstand 244t gezeigt. In einigen anschaulichen Ausführungsformen umfasst die Kontaktstruktur 240t ein Kontaktelement 245, das mit der Gateelektrodenstruktur 205 verbunden ist. Auch in diesem Falle sind entsprechende Widerstandswerte zwischen dem Kontaktelement 245t und den Elementen 241t, 242t definiert, wie dies durch die Widerstände 246t und 247t angegeben ist. Es sollte beachtet werden, dass in der gezeigten Fertigungsphase die Gateisolationsschicht 204 ebenfalls in den Widerständen 246t, 247 eingebaut sein kann und sogar den Hauptanteil des gesamten Widerstandswerts repräsentieren kann. Bei Bedarf kann jedoch die Gateisolationsschicht 204 absichtlich geschädigt werden in reproduzierbarer Weise, beispielsweise durch Anlegen einer hohen Spannung in einer späteren Fertigungsphase oder während der Testprozedur. In diesem Falle sind die entsprechenden Widerstände 246t, 247t im Wesentlichen durch das verbleibende Material der Halbleiterschicht 202, das unter den Vertiefungen 211 angeordnet ist, bestimmt.
  • In ähnlicher Weise ist eine Kontaktstruktur 240r in den Referenzgebiet 250r vorgesehen. Die Referenzkontaktstruktur 240r umfasst ein erstes Kontaktelement 241r und ein zweites Kontaktelement 242r, die so gebildet sind, dass ein spezifizierter lateraler Abstand dazwischen gebildet ist, der eine vordefinierte Korrelation zu dem Abstand 243 der Kontaktstruktur 240t besitzt. In einer anschaulichen Ausführungsform beruht der laterale Abstand der Kontakte 241r, 242r auf dem gleichen Entwurfswert, der dem Abstand 243 entspricht. Da die Kontaktstrukturen 240t, 240r auf der Grundlage der gleichen Prozesse und mit den gleichen Entwurfswerten im Hinblick auf die Größe und den Abstand hergestellt wurden sind folglich die elektrischen Eigenschaften der Kontaktstrukturen 240t, 240r sehr ähnlich. Somit kann ein Widerstandswert, der als 244r angegeben ist, in der Referenzstruktur 250r definiert werden, der von Eigenschaften der Kontaktstruktur 240r und den Eigenschaften des Halbleitermaterials der Schicht 202 abhängt. Bei Bedarf kann ein weiterer Kontakt 245 vorgesehen werden, um eine Verbindung der Gateelektrode 205 herzustellen, wodurch ebenfalls entsprechende Widerstandswerte 246r, 247r definiert werden. Im Hinblick auf die Gateisolationsschicht 204 gelten die gleichen Kriterien, wie sie zuvor erläutert sind.
  • Es sollte beachtet werden, dass geeignete Kontaktelemente ähnlich zu den Kontaktelementen 241t, 245t, 242t und dergleichen auch in dem Bauteilgebiet 250d vorgesehen werden können. Nach dem Herstellen der Kontaktstrukturen 240t, 240r und entsprechender Kontakte in dem Bauteilgebiet 250d wird die weitere Bearbeitung auf der Grundlage gut etablierter Prozessschemata zur Herstellung von Metallisierungsschichten ein geeignetes Verbinden der jeweiligen Schaltungselemente entsprechend der Schaltungsanordnung fortgesetzt. Während der Herstellung der Metallisierungsstruktur werden auch geeignete Verbindungen zu den Kontaktstrukturen 240t, 240r erzeugt, die schließlich mit entsprechenden Kontaktflächen (nicht gezeigt) verbunden sind, die eine geeignete Größe aufweisen, so dass auf diese durch externe elektrische Testanlagen zugegriffen werden kann, wie dies im Stand der Technik bekannt ist.
  • Somit können in einer beliebigen geeigneten Fertigungsphase, in der jeweilige Kontaktflächen verfügbar sind und von einer elektrischen Testanlage kontaktiert werden können, elektrische Messdaten von einem Testgebiet 250t und dem Referenzgebiet 250r gewonnen werden, indem beispielsweise ein Stromfluss hervorgerufen wird, um damit die entsprechenden Widerstandswerte in diesen Gebieten zu bestimmen. Z. B. können die Widerstandswerte der Widerstände 244t und 244r beispielsweise durch Anlegen einer spezifizierten Spannung und Messen des resultierenden Stromflusses bestimmt werden, oder durch Erzeugen eines spezifizierten Stromflusses und Bestimmen der erforderlichen Spannung bestimmt werden. Aus den entsprechenden elektrischen Messdaten kann der Anteil der Vertiefungen 211 bestimmt werden, indem entsprechende Messwerte in einer geeigneten Weise „subtrahiert” werden, wodurch der Beitrag der jeweiligen Kontaktstrukturen im Wesentlichen eliminiert wird. Die resultierende Differenz zeigt im Wesentlichen einen Einfluss der Vertiefungen 211 auf die elektrischen Eigenschaften, etwa auf den Gesamtwiderstandswert, wodurch es möglich ist, eine Korrelation zwischen den elektrischen Messdaten und der Größe oder dem Volumen der Vertiefungen 211 zu ermitteln, da die Größe der Vertiefungen 211 in dem Testgebiet 250t im Wesentlichen durch die jeweiligen Fertigungsprozesse zur Herstellung der Abstandshalter 206a einschließlich des Ätzprozesses 212 bestimmt sind. Wie zuvor erläutert ist, ermöglichen somit die elektrischen Messdaten eine effiziente und zuverlässige Bewertung der entsprechenden Prozesssequenz.
  • 2j zeigt schematisch in einer vereinfachten Weise eine entsprechende Abhängigkeit zwischen dem Volumen der Vertiefung, das auf der vertikalen Achse aufgezeichnet ist, und eines repräsentativen Widerstandswert, der auf der Grundlage der Struktur 250t und 250r in geeigneter Weise erhalten wird. D. h., aus den mehreren Widerstandswerten 244t, 246t, 247t und 244r, 246r, 247r können geeignete Mittelwerte und dergleichen berechnet werden und können als Maß für das Volumen der Vertiefung und damit als ein Maß für den Status der entsprechenden Fertigungssequenz verwendet werden.
  • Es sollte beachtet werden, dass eine Bewertung der Fertigungssequenz auch erreicht werden kann, indem nur die Teststruktur 250t vorgesehen wird, ohne dass das Referenzgebiet 250r vorgesehen wird, wenn entsprechenden Schwankungen bei der Herstellung der Kontaktstruktur 240t als vernachlässigbar erachtet werden. In einigen anschaulichen Ausführungsformen enthält das Bewerten der Fertigungssequenz zur Herstellung der Vertiefungen 211 auch eine „Kalibrierung” der elektrischen Messdaten, die durch die Gebiete 250t, 250r gewonnen werden, indem optische Messungen und/oder Querschnittsanalysetechniken ausgeführt werden, um „Absolutwerte”, beispielsweise für die Tiefe der Vertiefungen und dergleichen zu erhalten, wobei die entsprechenden Messungen lediglich einmal auszuführen sind, oder mit einer deutlich geringeren Häufigkeit im Vergleich zu konventionellen Strategien. In anderen Fällen ist jedoch eine Kalibrierung der elektrischen Messdaten nicht erforderlich und die elektrischen Messdaten dienen als ein direktes Maß für die Bewertung von prozessspezifischen Eigenschaften der betrachteten Fertigungssequenz.
  • 2k zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die Teststruktur 250t mehrere Gateelektrodenstrukturen 205 in Verbindung mit benachbarten Vertiefungen 211 aufweist, wodurch ein „Mittelwert” über mehrere Widerstandswerte ermöglicht wird, was zu einer geringeren Streuung der elektrischen Messdaten beiträgt, die von der Struktur 250t erhalten werden, und/oder wodurch zu einer erhöhten Messempfindlichkeit beigetragen wird. Es sollte beachtet werden, dass die entsprechende Referenzstruktur daher einen geeigneten dimensionierten lateralen Abstand 243 zwischen den entsprechenden Kontaktelementen besitzt.
  • Mit Bezug zu den 2l bis 2n werden weitere anschauliche Ausführungsformen nunmehr beschriebenen, in denen ein zusätzliches Testgebiet vorgesehen ist, das geeignet ist, den epitaktischen Wachstumsprozess und/oder das darin erzeugte Material zu bewerten.
  • 2l zeigt schematisch das Halbleiterbauelement 200, wobei der Einfachheit halber lediglich der Testbereich 250s gezeigt ist. Wie gezeigt, werden das Testgebiet 250t und das Referenzgebiet 250r in einer frühen Fertigungsphase bereitgestellt, wobei auch ein zusätzliches Testgebiet 250e vorgesehen ist, um damit eine Bewertung des epitaktischen Wachstumsprozesses zu ermöglichen. Zu diesem Zweck wird die Abstandsschicht 206 auf Grundlage der Ätzmaske 208 strukturiert, so dass entsprechende Seitenwandabstandshalter 206a in den Gebieten 250t, 250e gebildet werden. Des weiteren wird die Schicht 206 in einer Weise gebildet, die für die Herstellung der Vertiefung benachbart zu den Gateelektrodenstrukturen 205t in den Testgebieten 250t, 250e geeignet ist. Danach wird der Ätzprozess für die Vertiefung ausgeführt, wie dies zuvor beschrieben ist.
  • 2m zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Vertiefungen 211 in den Gebieten 250t, 250e hergestellt sind, und die Schutzschicht 221 ist in dem Gebiet 250t innerhalb der Vertiefungen 211 ausgebildet, während die jeweiligen Vertiefungen 211 in dem Gebiet 250e frei liegen. Zu diesem Zweck wird die Schicht 221 abgeschieden, wie dies zuvor beschrieben ist, und wird nachfolgend selektiv entfernt, indem eine Lackmaske vorgesehen und gut etablierte Ätzrezepte angewendet werden.
  • 2n zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der Halbleiterfüllmaterial 225 in den Vertiefungen 211 des Gebiets 250e und auch in den entsprechenden Bauteilgebieten, etwa dem Gebiet 250p gebildet ist, wie dies zuvor erläutert ist. Während des entsprechenden selektiven epitaktischen Wachstumsprozesses vermeiden die Schicht 206 und die Schutzschicht 221 im Wesentlichen ein unerwünschtes Materialabscheiden in den Gebieten 250t und 250r. Danach wird in einigen anschaulichen Ausführungsformen die Schutzschicht 221 entfernt und es wird ein weiteres Material auf Siliziumnitridbasis über dem Testbereich 250s gebildet, wie dies durch die gestrichtelte Linie gezeigt ist. In anderen anschaulichen Ausführungsformen werden die Schicht 206 und möglicherweise eine zusätzliche Schutzschicht in dem Testbereich 250s beibehalten, während die Schicht 206 und die jeweiligen Abstandshalter 206a in dem Bauteilgebiet 250d entfernt werden, wie dies zuvor erläutert ist. In anderen Fällen werden die Schicht 206 in Verbindung mit den Abstandshaltern 206a zumindest in dem Gebiet 250e ebenfalls zusammen mit entsprechenden Komponenten in dem Bauteilgebiet 250e entfernt. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist, d. h. entsprechende Schaltungselemente werden in dem Bauteilgebiet 250d fertiggestellt, während der Testbereich 250s im Wesentlichen während dieser Prozesse abgeschirmt wird, wie dies zuvor erläutert ist.
  • Folglich werden beim Herstellen entsprechender Kontaktstrukturen, wie dies zuvor beschrieben ist, elektrische Messdaten erhalten, die die Eigenschaften des Prozesses zur Herstellung der Vertiefungen 211 repräsentieren, wie dies zuvor erläutert ist, wobei zusätzlich ein entsprechender Widerstandswert 244e die Eigenschaften des Materials 225 und damit des entsprechenden epitaktischen Wachstumsprozesses repräsentiert. Beispielsweise repräsentiert ein Unterschied zwischen den Widerstandswerten 244e, 244t im Wesentlichen den Beitrag, der durch den epitaktischen Wachstumsprozess geschaffen wird, wodurch eine Bewertung der Eigenschaften des Materials 225, beispielsweise einer Höhe davon in der Vertiefung 221 für eine gegebene Zusammensetzung und einen gegebenen Dotierpegel des Materials 225 möglich ist. Anderseits können die Eigenschaften der Vertiefungen 211 bewertet werden, wie dies zuvor erläutert ist. Folglich kann eine effiziente Gesamtbewertung der Prozesssequenz zur Herstellung eines eingebetteten Halbleitermaterials in Drain- und Sourcegebieten von Transistorelementen erreicht werden, etwa von verformten Halbleiterlegierungen und dergleichen, wobei dies auf der Grundlage elektrischer Messdaten erfolgt, indem die Teststruktur 250t und 250e möglicherweise in Verbindung mit der Referenzstruktur 250r verwendet werden.
  • Mit Bezug zu den 3a bis 3k werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen der epitaktische Wachstumsprozess auf der Grundlage einer entsprechend gestalteten Teststruktur mit einem Testgebiet und einem Referenzgebiet bewertet wird.
  • 3a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 300 mit einem Substrat 301 und einer Halbleiterschicht 302. Das Bauelement 300 umfasst ein Testgebiet 350t, ein Referenzgebiet 350r und ein Bauteilgebiet 350d. In der gezeigten Fertigungsphase ist eine Gateelektrodenstruktur 305 mit einer Gateisolationsschicht möglicherweise in Verbindung mit einer Deckschicht über der Halbleiterschicht 302 in dem Bauteilgebiet 350d ausgebildet. Im Hinblick auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben sind.
  • 3b zeigt schematisch das Halbleiterbauelement 300 mit einer Abstandsschicht 306, die den entsprechenden Prozesstechniken hergestellt werden kann, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 beschrieben sind. Es sollte beachtet werden, dass bei Bedarf die Schicht 306 eine Ätzstoppschicht aufweisen kann, wie dies zuvor erläutert ist.
  • 3c zeigt schematisch das Bauelement 300 nach dem Strukturieren der Abstandsschicht 306, um einen Abstandshalter 306a in dem Bauteilgebiet 350d zu bilden, wobei die Schicht 306 in den Gebieten 350t, 350r vollständig entfernt wird. Es sollte beachtet werden, dass das Bauteilgebiet 350d auch Transistorelemente umfasst, die noch vollständig von der Abstandsschicht 306 bedeckt sind, wie dies zuvor mit Bezug zu den Bauelementen 100 und 200 beschrieben ist.
  • 3d zeigt schematisch das Bauelement 300 während eines Ätzprozesses 312 für die Vertiefungen, der auf der Grundlage eines geeigneten Ätzrezepts ausgeführt wird, wie dies zuvor erläutert ist, wobei entsprechende Vertiefungen 311 in dem Bauteilgebiet 350d benachbart zu der Gateelektrodenstruktur 305, die die Abstandshalterstruktur 306a beinhaltet, gebildet werden. In ähnlicher Weise werden entsprechende Vertiefungen 311r in den Gebieten 350t und 350r gebildet. Es sollte beachtet werden, dass die Vertiefungen 311r mit einer Größe gebildet werden, die geeignet ist für die weitere Bearbeitung, beispielsweise zur Herstellung von Kontaktstrukturen in einer späteren Fertigungsphase. Die lateralen Abmessungen der Vertiefungen 311r sind deutlich größer als die entsprechende Größe der Vertiefungen 311 und sind nicht relevant zum Bewerten eines epitaktischen Wachstumsprozesses, unabhängig davon, ob der Ätzschritt zur Herstellung der Vertiefungen 311 und der Vertiefungen 311r zu unterschiedlichen Prozessergebnissen führte.
  • 3e zeigt schematisch das Bauelement 300 mit einer Schutzschicht 321, beispielsweise einer Siliziumdioxidschicht oder einem anderen geeigneten Material, das auf den Gebieten 350t, 350r und 350d gebildet ist.
  • 3f zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 323 so vorgesehen ist, dass das Gebiet 350r abgedeckt wird, während die Gebiete 350t und 350d für eine Ätzumgebung 322 zum selektiven Entfernen freiliegender Bereiche der Schutzschicht 321 frei bleiben. Auch in diesem Falle können gut etablierte selektive Ätzrezepte, beispielsweise nasschemische Rezepte, plasmaunterstützte Rezepte und dergleichen eingesetzt werden, wie dies zuvor erläutert ist.
  • 3g zeigt schematisch das Bauelement 300 während eines selektiven epitaktischen Aufwachsprozesses 324, wobei die Schutzschicht 321 als eine effiziente Abscheidemaske dient, wobei auch die Reste der Schicht 306 (nicht gezeigt) in anderen Bereichen des Bauteilgebiets 350d entsprechende Transistorelemente beschützen, die während des Prozesses 324 aufgewachsenes Halbleitermaterial nicht benötigen. Somit können die Vertiefungen 311 sowie die Vertiefung 311r in dem Testgebiet 350t mit dem betrachteten Halbleitermaterial gefüllt werden gemäß den Eigenschaften des epitaktischen Wachstumsprozesses 324, der auf der Grundlage der Strukturen 350t, 350r zu bewerten ist. Somit wird ein Halbleiterfüllmaterial 325 in den Vertiefungen 311 hergestellt, während ein entsprechendes Material 325t in der Vertiefung 311r geschaffen wird. Es sollte beachtet werden, dass eine oder mehrere Eigenschaften der Materialien 325t, 325 sich voneinander unterscheiden können, da die Abscheidebedingungen in den Gebieten 350t, 350d unterschiedlich sind. Dennoch sind die Eigenschaften der Materialien 325t und 325 eng miteinander korreliert, wodurch eine zuverlässige Bewertung des Materials 325 auf der Grundlage des Materials 325t ermöglicht wird.
  • 3h zeigt schematisch das Halbleiterbauelement 300 gemäß anschaulicher Ausführungsformen, in denen eine weitere Schutzschicht 326, die beispielsweise aus Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut ist, selektiv in den Gebieten 350t, 350r gebildet ist. In anderen anschaulichen Ausführungsformen wir die Schutzschicht 326 weggelassen, wenn die weiteren Prozessschritte in dem Bauteilgebiet 350 in geeigneter Weise von den Gebieten 350t, 350r durch eine geeignete Prozessführung abgeschirmt werden. Danach wird die weitere Bearbeitung fortgesetzt, indem die jeweiligen Transistorstrukturen in dem Bauteilgebiet 350d fertiggestellt werden, wie dies beispielsweise mit Bezug zu dem Bauelement 200 beschrieben ist. Wie zuvor erläutert ist, können während der entsprechenden Fertigungssequenzen zur Fertigstellung der Transistorstrukturen die Gebiete 350t, 350r effizient abgeschirmt werden, zumindest während entsprechender Prozesse, die einen deutlichen Beitrag zu einer Änderung der elektrischen Eigenschaften leisten würden, etwa Implantationsprozesse, die Herstellung von Metallsiliziden und dergleichen.
  • 3i zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind entsprechende Kontaktstrukturen 340t, 340r in den Gebieten 350t, 350r ausgebildet. Der Einfachheit halber ist das Bauteilgebiet 350d in 3i nicht gezeigt, wobei zu beachten ist, dass eine ähnliche Kontaktstruktur gemäß den Bauteilerfordernissen ausgebildet sein kann, wie dies auch mit Bezug zu dem Bauelement 200 erläutert ist. D. h., ein geeignetes dielektrisches Zwischenschichtmaterial kann auf der Grundlage gut etablierter Techniken abgeschieden werden und nachfolgend werden entsprechende Öffnungen gebildet, um eine Verbindung zu den interessierenden Kontaktbereichen herzustellen. Wie gezeigt, umfasst die Kontaktstruktur 340t ein erstes Kontaktelement 341t, das für eine Verbindung zu dem epitaktisch gewachsenen Material 325t ausgebildet ist, während ein zweites Kontaktelement 342t eine Verbindung zu dem verbleibenden Bereich der Halbleiterschicht 302 herstellt. Beispielsweise repräsentiert das Kontaktelement 342t einen Kontakt, der von der Rückseite des Substrats 301 ausgebildet ist, während in anderen Fällen die Schicht 302 über einen Vorderseitenkontakt angebunden werden kann, etwa den Kontakt 341t, wobei jedoch eine geeignete Grabenisolation elektrisch den entsprechenden Kontakt von dem Material 325t isoliert. Entsprechende Kontakttechniken beispielsweise auf der Grundlage von Wolfram und dergleichen sind im Stand der Technik gut etabliert und können für diese Zwecke eingesetzt werden.
  • In ähnlicher Weise umfasst die Kontaktstruktur 340r einen ersten Kontakt 341r, der mit der oberen Fläche 302a des verbleibenden Halbleitermaterials der Schicht 302 verbunden ist, während ein zweites Kontaktelement 342r mit einer unteren Fläche 302b der Schicht 302 verbunden ist. Auch in diesem Falle kann der Kontakt 342r als ein Rückseitenkontakt bereitgestellt sein, um einen Stromfluss von dem ersten Kontakt 341r über die Halbleiterschicht 302 zu dem zweiten Kontakt 342r zu ermöglichen.
  • Danach wird die weitere Bearbeitung fortgesetzt, indem entsprechende Metallisierungsschichten hergestellt werden, wie dies zuvor erläutert ist, wobei eine geeignete Gestaltung eingesetzt wird, um sicherzustellen, dass die Kontaktstrukturen 340t, 340r durch externe Messanlagen kontaktiert werden können. Beispielsweise werden geeignete Kontaktflächen auf einer geeigneten Metallisierungsebene geschaffen, um damit eine Kontaktierung durch entsprechende Messsonden zu ermöglichen.
  • 3j zeigt schematisch das Bauelement 300 während einer elektrischen Messprozedur, in der ein Stromfluss durch die Materialien 325t und 302 in dem Testgebiet 350t erzeugt wird, während ein Stromfluss durch die Schicht 302 in dem Referenzgebiet 350r hervorgerufen wird. Mit Ausnahme des Einflusses der Kontaktstrukturen, die für die Gebiete 350t, 350r identisch sind, wird, wie gezeigt ist, ein Gesamtwiderstand 344 in dem Gebiet 350t entsprechend dem Widerstandsverhalten des verbleibenden Teils der Schicht 302 und des epitaktisch aufgewachsenen Materials 325t auftreten. Somit ist der Widerstand 344 durch die Beiträge 347t, der der Halbleiterschicht 302 entspricht, und dem Bereich 346, der dem Material 325t entspricht, zusammengesetzt. In ähnlicher Weise entspricht ein Widerstandswert 347 dem Widerstandsverhalten der Halbleiterschicht 302 in dem Referenzgebiet 350r. Da die Strukturierung der Gebiete 350t, 350r mit der Herstellung der Vertiefungen 311 auf Grundlage sehr ähnlicher Prozessbedingungen ausgeführt wurde, beispielsweise durch Nebeneinanderanordnen der Gebiete 350r, 350r in unmittelbarer Nähe, sind die Widerstandswerte 347r und 347t im Wesentlichen gleich zueinander. Folglich kann eine Differenz, die von den Messwerten des Testgebiets 350t und dem Referenzgebiet 350r erhalten werden, im Wesentlichen die elektrischen Eigenschaften des Materials 325t repräsentieren, d. h. die entsprechenden Messdaten geben den Widerstandswert 346t an. Somit entspricht für eine gegebene Zusammensetzung des Materials 325t, etwa für einen gegebenen Anteil an Germanium, Anteil an Dotierstoffsorten und dergleichen, der Widerstand 346 im Wesentlichen der Schichtdicke des Materials 325t. In dieser Hinsicht sollte beachtet werden, dass das Testgebiet 350t und das Referenzgebiet 350r mit den gleichen lateralen Entwurfsabmessungen vorgesehen werden können, so dass entsprechende elektrische Messdaten direkt miteinander verglichen werden können. In anderen Fällen wird eine vordefinierte Korrelation zwischen den Entwurfsabmessungen angewendet, um ein geeignetes elektrisches Maß für die Materialeigenschaften des Materials 325t zu berechnen.
  • 3k zeigt schematisch eine qualitative Abhängigkeit zwischen dem differenziellen Widerstand, wie dies zuvor beschrieben ist, und einer Materialeigenschaft, etwa der physikalischen Schichtdicke des Materials 325t. Es sollte beachtet werden, dass eine entsprechende Korrelation kalibriert werden kann, indem optische Messtechniken und/oder Querschnittsanalysetechniken eingesetzt werden, wie dies zuvor beschrieben ist. Zu beachten ist, dass mehrere Testgebiete und Referenzgebiete mit unterschiedlichen Abmessungen über das gesamte Substrat verteilt vorgesehen werden können, um damit eine Bewertung des epitaktischen Wachstumsprozesses für unterschiedliche Prozessbedingungen und dergleichen zu ermöglichen.
  • Es gilt also: die hierin offenbarten Prinzipien stellen Teststrukturen und Techniken zur Herstellung dieser Strukturen sowie Strategien zum Bewerten von Materialien und/oder Prozesssequenzen bereit, die zur Herstellung eingebetteter Halbleitermaterialien in Drain- und Source-Gebieten modernster Transistoren verwendet werden. Die Teststrukturen sind so gestaltet, dass ein Zugriff durch eine elektrische Testanlage möglich ist, wodurch eine effiziente und zuverlässige Prozedur zum Erhalten statistisch relevanter Daten mit hoher räumlicher Abdeckung bereitgestellt wird, während die Gesamtzeit zum Ermitteln entsprechender Messdaten im Vergleich zu konventionellen optischen Messtechniken und/oder Querschnittsanalysetechniken reduziert wird. Beispielsweise können die Eigenschaften eines Strukturierungsprozesses zur Herstellung entsprechender Vertiefungen in Transistorbereichen überwacht und bewertet werden, beispielsweise auf der Grundlage elektrischer Widerstandsmessungen, während in anderen Fällen Materialeigenschaften des epitaktisch aufgewachsenen Halbleitermaterials bewertet werden, wodurch auch eine Bewertung des epitaktischen Wachstumsprozesses möglich ist, wobei die Verwendung einer elektrisch testbaren Struktur für kürzere Messzeiten und eine zuverlässigere Prozesscharakterisierung sorgt.

Claims (25)

  1. Verfahren mit: Bilden erster Vertiefungen in einem Transistorbereich einer Halbleiterschicht; Bilden von Testvertiefungen in einem Testgebiet der Halbleiterschicht, wobei die ersten Vertiefungen und die Testvertiefungen in einem gemeinsamen Prozess hergestellt werden; Füllen der ersten Vertiefungen mit einem Halbleitermaterial, während eine erste und eine zweite der Testvertiefungen maskiert sind; und Erhalten elektrischer Messdaten aus dem Testgebiet durch Erzeugen eines Stromflusses durch einen ersten Bereich der Halbleiterschicht, der die erste und die zweite Testvertiefung aufweist, nach dem Füllen der ersten Vertiefungen mit einem Halbleitermaterial, um den gemeinsamen Prozess zu bewerten.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines ersten Kontakts und eines zweiten Kontakts zu dem Testgebiet und Bilden von Transistorkontakten zu einem Transistor, der in dem Transistorbereich gebildet ist, bevor der Stromfluss erzeugt wird.
  3. Verfahren nach Anspruch 2, das ferner umfasst: Definieren eines Referenzgebiets in der Halbleiterschicht durch Bilden eines ersten Referenzkontaktes und eines zweiten Referenzkontaktes, um eine Verbindung zu einem nicht vertieften Bereich der Halbleiterschicht herzustellen.
  4. Verfahren nach Anspruch 3, wobei der erste Referenzkontakt und der zweite Referenzkontakt einen lateralen Abstand aufweisen, der im Wesentlichen gleich ist zu einem lateralen Abstand zwischen dem ersten und dem zweiten Kontakt.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Transistors in einem Transistorbereich durch Ausführen mehrerer Prozesse zum Modifizieren einer Leitfähigkeit in dem Transistorbereich, während eine Auswirkung der mehreren Prozesse auf das Testgebiet im Wesentlichen vermieden wird.
  6. Verfahren nach Anspruch 5, wobei Erhalten der elektrischen Messdaten umfasst: Bestimmen eines elektrischen Widerstands in dem Bereich.
  7. Verfahren nach Anspruch 3, wobei Erhalten der elektrischen Messdaten umfasst: Bestimmen eines Unterschieds im elektrischen Widerstand zwischen dem Testgebiet und dem Referenzgebiet.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer dritten und einer vierten Vertiefung in dem Testgebiet und Füllen der dritten und der vierten Testvertiefung und der ersten Vertiefung mit dem Halbleitermaterial in einem gemeinsamen Füllprozess.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Erhalten zweiter elektrischer Messdaten von einem zweiten Bereich der Halbleiterschicht, der die gefüllten dritten und vierten Vertiefungen aufweist.
  10. Verfahren nach Anspruch 1, wobei der gemeinsame Füllprozess ein selektiver epitaktischer Wachstumsprozess ist.
  11. Verfahren nach Anspruch 10, das ferner umfasst: Bewerten des gemeinsamen Füllprozesses und/oder einer Eigenschaft des Halbleitermaterials durch Vergleichen der elektrische Messdaten und der zweiten elektrischen Messdaten.
  12. Verfahren mit: Bilden einer ersten Vertiefung und einer zweiten Vertiefung in einer Halbleiterschicht eines Halbleiterbauelements in einem gemeinsamen Strukturierungsprozess, wobei die erste und die zweite Vertiefung in einem Testgebiet angeordnet sind; Bilden von Vertiefungen in der Halbleiterschicht, die in einem Transistorbereich des Halbleiterbauelements angeordnet sind; Bilden eines Halbleiterfüllmaterials in den Vertiefungen und in der ersten Vertiefung in einem gemeinsamen Füllprozess; Bilden einer ersten Testkontaktstruktur zum Erzeugen eines Stromflusses zwischen dem Halbleiterfüllmaterial und einem Bodenbereich der ersten Vertiefung; und Bilden einer zweiten Testkontaktstruktur zum Erzeugen eines Stromflusses zwischen einer unteren Fläche und einer oberen Fläche einer Halbleiterschicht, die benachbart zu einem Bodenbereich der zweiten Vertiefung angeordnet ist.
  13. Verfahren nach Anspruch 12, das ferner umfasst: Erhalten elektrischer Messdaten über die erste und die zweite Testkontaktstruktur und Bewerten des gemeinsamen Füllprozesses und/oder einer Eigenschaft des Halbleiterfüllmaterials auf der Grundlage der elektrischen Messdaten.
  14. Verfahren nach Anspruch 13, wobei Bewerten des gemeinsamen Füllprozesses und/oder einer Eigenschaft des Halbleiterfüllmaterials Bestimmen eines elektrischen Widerstands in der ersten und der zweiten Vertiefung umfasst.
  15. Verfahren nach Anspruch 12, wobei Bilden der ersten und der zweiten Testkontaktstruktur umfasst: Bilden mindestens eines Kontaktelements von einer Rückseite der Halbleiterschicht.
  16. Verfahren nach Anspruch 12, das ferner umfasst: Bilden mindestens eines Bereichs der ersten und der zweiten Testkontaktstruktur und einer Kontaktstruktur, die mit dem Transistorbereich in Verbindung steht, in einer gemeinsamen Fertigungssequenz.
  17. Verfahren nach Anspruch 12, wobei der gemeinsame Füllprozess einen selektiven epitaktischen Wachstumsprozess umfasst.
  18. Verfahren nach Anspruch 13, wobei Bewerten des gemeinsamen Füllprozesses und/oder einer Eigenschaft des Halbleiterfüllmaterials Erhalten von Referenzdaten, die zumindest einen nicht elektrischen Messdatensatz enthalten, umfasst.
  19. Teststruktur zum Erhalten von elektrischen Messdaten, wobei die Teststruktur umfasst: ein erstes Testgebiet mit: einer Halbleiterschicht, die über einem Substrat gebildet ist; einer ersten Vertiefung, die benachbart zu und beabstandet von einer Gateelektrodenstruktur ausgebildet ist, die über der Halbleiterschicht ausgebildet ist; einer zweiten Vertiefung, die benachbart zu und beabstandet von der Gateelektrodenstruktur auf einer Seite der Gateelektrodenstruktur, die der ersten Vertiefung gegenüberliegt, ausgebildet ist; und einer ersten Kontaktstruktur, die ausgebildet ist, mittels einer elektrischen Testanlage kontaktiert zu werden, wobei die erste Kontaktstruktur ausgebildet ist, einen Stromfluss durch einen Bodenbereich der ersten und der zweiten Vertiefung zu ermöglichen, wobei die erste Kontaktstruktur mindestens ein erstes Kontaktelement und ein zweites Kontaktelement aufweist, die einen vorbestimmten ersten lateralen Abstand dazwischen definieren; wobei die Teststruktur ferner umfasst: ein erstes Referenzgebiet mit: einer Referenzkontaktstruktur, die mit einem nicht vertieften Bereich der Halbleiterschicht verbunden ist, wobei die Referenzkontaktstruktur ausgebildet ist, durch die elektrische Testanlage kontaktiert zu werden, wobei die Referenzkontaktstruktur mindestens ein erstes Referenzkontaktelement und ein zweites Referenzkontaktelement aufweist, die einen zweiten lateralen Abstand dazwischen definieren, wobei der erste und der zweite laterale Abstand eine vordefinierte Korrelation zueinander besitzen.
  20. Teststruktur nach Anspruch 19, wobei das Referenzgebiet eine Gateelektrodenstruktur über dem nicht vertieften Bereich der Halbleiterschicht aufweist.
  21. Teststruktur nach Anspruch 19, die ferner ein zweites Testgebiet mit einer zweiten Kontaktstruktur und einer ersten Vertiefung, die mit einem verformten Halbleiterfüllmaterial gefüllt ist, aufweist, wobei die zweite Kontaktstruktur ausgebildet ist, einen Stromfluss zwischen dem verformten Halbleiterfüllmaterial und der Halbleiterschicht zu ermöglichen.
  22. Teststruktur nach Anspruch 21, wobei die zweite Kontaktstruktur einen Rückseitenkontakt, der zu einem Bodenbereich der Vertiefung eine Verbindung herstellt, aufweist.
  23. Teststruktur nach Anspruch 22, wobei das zweite Testgebiet ferner eine zweite Vertiefung, die mit einem dielektrischen Material gefüllt ist, umfasst.
  24. Teststruktur nach Anspruch 20, die ferner ein weiteres Testgebiet aufweist mit einer weiteren Gateelektrodenstruktur und weiteren Vertiefungen, die an gegenüberliegenden Seiten der weiteren Gateelektrodenstruktur ausgebildet sind, wobei die weiteren Vertiefungen mit einem verformten Halbleitermaterial mit einer Zusammensetzung gefüllt sind, die sich von einer Zusammensetzung der Halbleiterschicht unterscheidet.
  25. Teststruktur nach Anspruch 19, wobei der erste und der zweite laterale Abstand auf der Grundlage des gleichen Entwurfsabstands gebildet sind.
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