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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Offenbarung das Gebiet der
integrierten Schaltungen und betrifft insbesondere die Herstellung
von Feldeffekttransistoren auf der Grundlage verspannter dielektrischer
Schichten, die über
den Transistoren gebildet sind, etwa verspannte Kontaktätzstoppschichten,
die zum Erzeugen einer unterschiedlichen Art an Verformung in Kanalgebieten
unterschiedlicher Transistorarten verwendet werden.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen sind typischerweise aus einer großen Anzahl an Schaltungselementen aufgebaut,
die auf einem vorgegebenen Chipbereich gemäß einem spezifizierten Schaltungsaufbau
angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor
ein wesentliches Schaltungselement repräsentiert. Im Allgemeinen werden
eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe
Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren,
Speicherchips, und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweise
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der
CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren auf einem Substrat hergestellt, das eine
kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor
enthält,
unabhängig
davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet
wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet
angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d.
h. das Durchlassstromvermögen
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der
Dotier stoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung
des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen den Source- und Draingebieten ab, der auch als
Kanallänge bezeichnet
wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden
Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung
an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im
Wesentlichen das Leistungsverhalten von MOS-Transistoren. Somit
ist die Reduzierung der Kanallänge – und damit
verknüpft die
Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit
verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das ständige Verringern der Kanallänge von MOS-Transistoren
gewonnen werden. Ein mit der reduzierten Gatelänge verknüpftes Problem ist das Auftreten
sogenannter Kurzkanaleffekte, die zu einer geringeren Steuerbarkeit
der Kanalleitfähigkeit
führen.
Kurzkanaleffekte können
durch gewisse Entwurfsverfahren reduziert werden, wovon jedoch einige
mit einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch
die durch die Reduzierung kritischer Abmessungen erreichten Vorteile
teilweise aufgehoben werden.
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Angesichts
dieser Situation wurde vorgeschlagen, das Leistungsverhalten der
Transistorelemente nicht nur durch Reduzieren der Transistorabmessungen
zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine gegebene Kanallänge,
um damit den Durchlassstrom und somit auch das Transistorleistungsverhalten
zu steigern. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet
durch beispielsweise Erzeugen einer Zugverformung oder einer Druckverformung
darin modifiziert werden, was zu einer modifizierten Beweglichkeit
für Elektronen
bzw. Löcher
führt.
Beispielsweise kann das Erzeugen einer Zugverformung in dem Kanalgebiet
einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration
die Beweglichkeit von Elektronen erhöhen, was sich wiederum direkt
in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren
ausdrückt. Andererseits
erhöht
eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die
Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Eine effiziente
Lösungsmöglichkeit
in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter
Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher
Transistorelemente ermöglicht,
indem die Verspannungseigen schalten eines dielektrischen Schichtstapels
eingestellt werden, der über
der Transistorbasisstruktur gebildet ist. Der dielektrische Schichtstapel
umfasst typischerweise eine dielektrische Schicht, die nahe an dem
Transistor angeordnet ist und die auch verwendet wird, um einen
entsprechenden Ätzprozess
zu steuern, um damit Kontaktöffnungen
zu dem Gate und den Drain- und Source-Anschlüssen zu bilden. Somit kann
eine effiziente Steuerung der mechanischen Verspannung in den Kanalgebieten,
d. h. eine effiziente Verspannungstechnologie erreicht werden, indem
die interne Verspannung dieser Schicht, die auch als Kontaktätzstoppschichten
bezeichnet werden, individuell eingestellt werden und indem eine
Kontaktätzstoppschicht mit
einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine
Kontaktätzstoppschicht
mit einer inneren Zugverformung über
einem n-Kanaltransistor angeordnet wird, wodurch eine Druckverformung
und eine Zugverformung in den jeweiligen Kanalgebieten erzeugt wird.
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Typischerweise
wird die Kontaktätzstoppschicht
durch plasmaunterstützte
chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet,
d. h. über
der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise
Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug zu
Siliziumdioxid eingesetzt wird, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial
ist. Des weiteren kann PECVD-Siliziumnitrid mit hoher innerer Verspannung,
beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher mit
kompressiver Spannung oder bis zu einem GPa und deutlich höher an Zugverspannung
abgeschieden werden, wobei die Art und die Größe der inneren Verspannung
in effizienter Wiese eingestellt werden kann, indem geeignete Abscheideparameter
ausgewählt
werden. Z. B. repräsentieren
der Ionenbeschuss, der Abscheidedruck, die Substarttemperatur, die
Gasdurchflussraten und dergleichen entsprechende Parameter, die zum
Erreichen der gewünschten
inneren Verspannung verwendet werden können.
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Während der
Herstellung der zwei Arten von verspannten Schichten weisen konventionelle
Verfahren jedoch eine geringe Effizienz auf, wenn Bauteilabmessungen
zunehmend reduziert werden, beispielsweise unter Anwendung der 50
nm Technologie und in noch weiter fortgeschrittenen Technologien, auf
Grund der begrenzten konformen Abscheidefähigkeiten des beteiligten Abscheideprozesses,
was zu entsprechenden Prozessungleichmäßigkeiten während nachfolgender Prozessschritte
zum Strukturieren der verspannten Schicht und zum Bilden von Kontaktöffnungen
führen
kann, wie dies detaillierter mit Bezug zu den 1a bis 1c beschrieben
ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in
einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden
Schichten über
einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b.
Der erste und der zweite Bauteilbereich 120a, 120b,
die typischerweise entsprechende Transistorelemente repräsentieren,
sind über
einem Substrat 101 ausgebildet, das eine Halbleiterschicht 102 aufweist,
etwa eine siliziumbasierte Schicht, die von dem Substrat 101 durch
eine geeignete vergrabene isolierende Schicht getrennt sein kann,
wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird.
In dem gezeigten Beispiel umfassen das erste und das zweite Bauteilgebiet 120a, 120b mehrere
Transistorelemente mit einem lateralen Abstand gemäß den Entwurfsregeln
der betrachteten Technologie. Die Transistoren in dem ersten und
dem zweiten Bauteilgebiet 120a, 120b enthalten
jeweils eine Gateelektrode 121, die auf entsprechenden Gateisolationsschichten 123 gebildet
sind, die wiederum die Gateelektrode 121 von einem entsprechenden
Kanalgebiet 124 trennen, das seitlich zwischen entsprechenden
Drain/Source-Gebieten 125 angeordnet ist. Des weiteren
ist eine Seitenwandabstandshalterstrukur 122 an Seitenwänden der
Gateelektrode 121 gebildet. Typischerweise sind Metallsilizidgebiete
(nicht gezeigt) in den Drain- und Sourcegebieten 125 und
den Gateelektroden 121 vorgesehen, um damit die Leitfähigkeit
dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert
ein modernes Bauelement, in welchem kritische Abmessungen, etwa
die Gatelänge,
d. h. in 1 die horizontale Ausdehnung
der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger
betragen kann. Somit kann ein Abstand zwischen jeweiligen Transistorelementen,
d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 von
eng beieinanderliegenden Transistorelementen etwa 100 nm oder weniger
betragen, wobei unabhängig
von der Bauteilkonfiguration in dichten Bauteilbereichen mehrere
dicht aneinanderliegende Schaltungselemente vorgesehen sind.
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Es
sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 120a, 120b durch
eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt
sind. Ferner ist in der in 1a gezeigten
Fertigungsphase eine Siliziumnitridschicht 130 mit einer
hohen inneren Verspannung über
dem ersten und dem zweiten Bauteilgebiet 120a, 120b ausgebildet,
woran sich eine Ätzindikatorschicht 131 anschließt, die
aus Siliziumdioxid aufgebaut ist. Es sollte beachtet werden, dass
bei Bedarf eine Ätzstoppschicht,
etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte
zwischen der Siliziumnitridschicht 130 und den je weiligen
Transistorelementen in dem ersten und dem zweiten Bauteilgebiet 120a, 120b vorgesehen
sein kann.
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Wie
aus 1a ersichtlich ist, bildet auf Grund des geringen
Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 eine
entsprechende Oberflächentopographie,
in der sich verjüngende
Vertiefungen, die auch als Säume 132 bezeichnet
sind, zwischen dicht beieinanderliegenden Transistorelementen gebildet
sind, da der Abstand zwischen den Transistorelementen in der Größenordnung
der zweifachen Schichtdicke der Siliziumnitridschicht 130 liegen
kann, was in Verbindung mit dem begrenzten konformen Füllverhalten sogar
zu entsprechenden Defekten, etwa Hohlräumen 122a, und dergleichen
führen
kann. Auf Grund der ausgeprägten
Oberflächentopographie
an den Säumen 132 kann
die Siliziumdioxidschicht 131 eine deutlich erhöhte Dicke
in diesem Bereich auf Grund der lokal unterschiedlichen Abscheidebedingungen im
Vergleich zu anderen Bereichen aufweisen, was weiter zu Ätzungleichmäßigkeiten
während
des nachfolgenden Strukturierens der Schicht 130 führen kann.
Ferner kann in dieser Fertigungsphase das Halbleiterbauelement 100 eine
Lackmaske 103 aufweisen, die das erste Bauteilgebiet 120a freilegt, während das
zweite Bauteilgebiet 120b abgedeckt ist. In diesem Falle
kann man annehmen, dass die innere Verspannung der Siliziumnitridschicht 120 in
geeigneter Weise so gewählt
ist, dass das Transistorverhalten in dem ersten Bauteilgebiet 120b verbessert
wird.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, umfasst die
folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 werden
gebildet und strukturiert auf der Grundlage gut etablierter Prozessverfahren,
zu denen moderne Photolithographie-, Abscheide-, Oxidations- und Ätztechniken
gehören.
Danach werden die Drain- und Sourcegebiete 125 in Verbindung
mit den Seitenwandabstandshalterstrukturen 122 auf Grundlage gut
etablierter Abscheide-, anisotrope Ätzprozesse und Implantationssequenzen
hergestellt, um damit das gewünschte
vertikale und laterale Dotierstoffprofil zu erzeugen. Anschließend werden
entsprechende Silizidgebiete bei Bedarf auf der Grundlage gut etablierter
Techniken hergestellt. Als nächstes
wird bei Bedarf eine entsprechende Siliziumdioxidätzstoppschicht
gebildet, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des
Abscheidens des Siliziumnitridmaterials können jeweilige Prozessparameter,
etwa die Zusammensetzung von Trägergasen
und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck
und insbesondere der Ionenbeschuss während des Abscheidens deutlich
die schließlich
erhaltene innere Verspannung des Materials nach dem Abscheiden in
Bezug auf die darunter liegenden Materialien beeinflussen. Somit
kann durch Auswählen
geeigneter Parameterwerte eine hohe innere Verspannung, etwa bis
zu 2 Gigapascal (GPa) und höher
an kompressiver Verspannung oder bis zu einem Gigapascal oder deutlich
höher an
Zugverspannung geschaffen werden, um damit das Leistungsverhalten
des Transistors in dem ersten Bauteilgebiet 120a zu verbessern.
Auf Grund des weniger ausgeprägten
konformen Verhaltens des Siliziumnitridabscheideprozesses oberhalb
einer gewissen Schichtdicke und bei größeren Aspektverhältnissen, wie
sie in stark größenreduzierten
Bauelementen auf Grund des geringeren Abstands zwischen benachbarten
Transistorelementen bei moderat ausgeprägten Gatehöhen in dicht gepackten Bauteilbereichen auftreten
können,
wie dies gezeigt ist, kann sich das Siliziumnitridmaterial in der
lateralen Wachstumsrichtung zwischen den dicht beieinanderliegenden
Transistorelementen verbinden, wodurch die entsprechenden Säume 131 oder
jeweilige Überhänge gebildet
werden, und sich daraus der Hohlraum 132a ergibt. Folglich
können
in der nachfolgenden Abscheidung der Siliziumdioxidschicht 132 die
lokalen Abscheidebedingungen in den Saum 131 zu einer Ungleichmäßigkeit
der Schichtdicke führen,
wodurch eine lokal deutlich größere Siliziumdicke
geschaffen wird, die sich sogar bis zu einer Dicke des dreifachen oder
vierfachen der Dicke in Bereichen, die von dem Saum 131 entfernt
sind, belaufen kann. Andererseits kann der Hohlraum 132a zu
entsprechenden Ätzungleichmäßigkeiten
in einem Kontaktätzprozess
führen,
der in einer späteren
Phase durchzuführen
ist.
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Nach
dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf
der Grundlage gut etablierter Photolithographietechniken hergestellt.
Als nächstes
wird ein geeigneter gestalteter Ätzprozess
ausgeführt,
um einen Teil der Schichten 130 und 131 von dem
zweiten Bauteilgebiet 120b zu entfernen. Während des
entsprechenden Ätzprozesses
wird das Siliziumdioxidmaterial der Schicht 131 zunächst entfernt,
woran sich ein selektiver Ätzprozess
zum Entfernen des Materials der Siliziumnitridschicht 130 anschließt, wobei
der entsprechende Ätzprozess
auf der Grundlage einer Ätzstoppschicht bei
Bedarf gesteuert wird. Auf Grund der deutlich erhöhten Schichtdicke
der Siliziumdioxidschicht 131 an dem Saum 132 kann
das Material während
des Ätzprozesses
nicht vollständig
entfernt werden, wenn die Schicht 131 entfernt wird, wodurch
die selektive Ätzchemie
während
des nachfolgenden Ätzprozesses
zum Entfernen des freiliegenden Bereichs der Siliziumnitridschicht 130 blockiert
wird.
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Folglich
verbleiben entsprechende Materialreste zwischen den Transistoren
in dem ersten Bauteilgebiet 120a, die zu entsprechenden
Unregelmäßigkeiten
während
der weiteren Bearbeitung, beispielsweise während des Abscheidens einer
weiteren dielektrischen Schicht mit hoher innerer Verspannung, die
zum Verbessern des Transistorleistungsverhaltens der Transistoren
in dem ersten Bauteilgebiet 120a gestaltet ist, führen können.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist eine zweite
dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilgebiet 120a, 120b ausgebildet
wobei ein entsprechender Materialrest, der auch als 132 bezeichnet
ist und aus Material der Schichten 131 und 130 aufgebaut
ist, vorhanden ist, während
die jeweiligen Defekte, d. h. ein Hohlraum 132a, weiterhin
in dem zweiten Bauteilgebiet 120b vorhanden sein kann.
Auf Grund des Materialrests 132, der aus unterschiedlichen
Materialien aufgebaut ist und eine andere Art an innerer Verspannung
im Vergleich zu dem umgebenden Material der Schicht 140 aufweist,
wie dies zuvor erläutert
ist, kann folglich der entsprechende Verspannungsübertragungsmechanismus
beeinträchtigt
werden, während
zusätzlich
der Rest 132 für entsprechende Ätzungleichmäßigkeiten
in der nachfolgenden Strukturierungssequenz zur Herstellung entsprechender
Kontaktöffnungen
sorgen kann. In ähnlicher
Weise kann der Hohlraum 132a in dem zweiten Bauteilgebiet 120b zu
einem geringeren Verspannungsübertragungsmechanismus
führen, und
kann auch eine beeinträchtigte Ätzgleichmäßigkeit
während
der nachfolgenden Bearbeitung hervorrufen. Ferner ist in der in 1 b gezeigten Fertigungsphase eine entsprechende
Lackmaske 104 zum Schützen
der dielektrischen Schicht 140 während eines entsprechenden Ätzprozesses 105 für das Entfernen
des freiliegenden Bereichs der Schicht 140 in dem zweiten
Bauteilgebiet 120b vorgesehen.
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Im
Hinblick auf die Herstellung der zweiten dielektrischen Schicht 140 gelten
im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug
zu der Schicht 130 erläutert
sind. Somit werden während des
Abscheidens der Schicht 140 die jeweiligen Prozessparameter
in einer geeigneten Weise so eingestellt, dass eine gewünschte hohe
innere Verspannung erreicht wird. In anspruchsvollen Anwendungen,
d. h. für
Halbleiterbauelemente mit Strukturgrößen von ungefähr 50 nm
und weniger, können
auch die Spaltfüllfähigkeiten
des Abscheideprozesses für die
Herstellung der Schicht 140 eine wichtige Rolle während des Ätzprozesses 105 spielen,
da in Verbindung mit der während
des Abscheidens der Schicht 130 gebildeten Oberflächentopographie
ein im Wesentlichen vollständiges
Entfernen des freiliegenden Bereichs der Schicht 140 von
den Abscheidefähigkeiten
des nachfolgenden Abscheideprozesses für eine vorgegebene Bauteilgeometrie
abhängen
kann. Somit ist die Dicke der Schicht 140 innerhalb spezieller
Grenzen zu halten, um damit die Schicht 140 im Wesentlichen
vollständig
von dem zweiten Bauteilgebiet 120b zu entfernen, ohne dass
der gesamte Verspannungsübertragungsmechanismus
unnötig beeinflusst
wird. Somit ist ein hohes Maß an
Konformität
für das
Abscheiden der Schicht 140 erforderlich, um damit in effizienter
Weise den freiliegenden Bereich davon durch den Prozess 105 abzutragen, was
auf der Grundlage der Ätzindikatorschicht 131 gesteuert
werden kann, wodurch eine moderat gleichmäßige Schichtdicke für das im
Wesentlichen vollständige
Entfernen des Materials der Schicht 140 erforderlich ist,
ohne in unerwünschterweise
das Material der Schicht 130 abzutragen.
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1c zeigt
schematisch das Bauelement 100 in einem weiter fortgeschrittenen
Herstellungsstadium, wobei ein entsprechendes Zwischenschichtdielektrikumsmaterial 150,
das beispielsweise aus Siliziumdioxid aufgebaut ist, über der
ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist.
Das dielektrische Material 150 kann auf der Grundlage gut
etablierter Techniken hergestellt werden, etwa subatomosphärische Abscheideprozesse auf
der Grundlage von TEOS und dergleichen, woran sich ein entsprechender
Einebnungsprozess bei Bedarf anschließt. Danach werden entsprechende
Kontaktöffnungen
gebildet, die in einigen Fällen,
beispielsweise in dichten RAM-Gebieten, eine Verbindung zu der Bauteilschicht
in Bereichen herstellen, die zwischen entsprechenden dicht beieinanderliegenden
Transistoren angeordnet sind. Somit können die entsprechenden Unregelmäßigkeiten 132, 132a auch
den entsprechenden Prozess beeinflussen, woraus weniger zuverlässige Kontakte
oder auch ein vollständiger
Ausfall der Kontakte resultieren können.
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Folglich
kann bei der weiteren Reduzierung der Abmessungen von Bauelementen
die entsprechende Beschränkung
der Abscheideprozesse für
dielektrische Materialien mit hoher innerer Verspannung eine Verringerung
der Schichtdicke notwendig machen, um damit den größeren Aspektverhältnissen,
die in modernen Bauteilgeometrien angetroffen werden Rechnung zu
tragen. Jedoch wird in diesem Falle die entsprechende Verformung,
die durch die verspannten dielektrischen Materialien hervorgerufen
wird, ebenfalls deutlich verringert, wodurch auch das Transistorleistungsverhalten
beeinträchtigt
wird. Es ist daher ein wichtiges Entwurfskriterium, die Arbeitsgeschwindigkeit
der Transistoren in Logikbereichen zu erhöhen, trotz der ständigen Verringerung der
Bauteilabmessungen, wodurch die oben beschriebene Anpassung des
Technologieansatzes mit doppelten Verspannungsschichten in Bezug
auf die Reduzierung des Materials erforderlich ist, um damit den
geringeren Abstand zwischen benachbarten Bauelementen Rechnung zu
tragen.
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Die
vorliegende Offenbarung betrifft diverse Verfahren und Bauelemente,
die einige oder alle der zuvor genannten Probleme lösen oder
zumindest verringern können.
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Überblick über die Erfindung
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand die Problematik
einer geringeren Effizienz des verformungsinduzierenden Mechanismus
in stark größenreduzierten
Halbleiterbauelementen durch Vorsehen eines verbesserten Verspannungsschichtentechnologieansatzes
zum Erhöhen
der Geschwindigkeit von n-Kanaltransistoren, wodurch auch die Gesamtgeschwindigkeit
von CMOS-Logikbauelementen verbessert wird. Dazu wird die Strukturierungssequenz
zum Herstellen unterschiedlich verspannter dielektrischer Schichten über jeweiligen Transistorbauelementen
so gestaltet, dass diese den geringeren Bauteilabmessungen Rechnung
tragen, während
gleichzeitig das Transistorleistungsverhalten der n-Kanaltransistoren
verbessert wird. D. h., die Strukturierungssequenz zum Bereitstellen
zweier unterschiedlich verspannter dielektrischer Schichten wird
auf der Grundlage von Prozessparametern ausgeführt, die eine sehr effiziente
Abscheidung beider dielektrischer Materialien ermöglichen,
wobei nach dem Entfernen von unerwünschten Bereichen dieser Schichten
mindestens ein weiteres dielektrisches Material, etwa ein Ätzstoppmaterial
mit einem deutlich geringeren inneren Verspannungspegel im Vergleich
zu dem zuvor gebildeten Ätzstoppmaterialien innerhalb
der entsprechenden Prozessbereiche gebildet wird, wodurch die durch
das Strukturieren hervorgerufenen Ungleichmäßigkeiten während der weiteren Bearbeitung
reduziert werden, wobei gleichzeitig der verformungsinduzierende
Mechanismus für den
n-Transistor deutlich verbessert wird. Folglich kann die entsprechende
Prozesssequenz in effizienter Weise für weiter größenskalierte Bauelemente angepasst
werden, sobald ein geeignetes Strukturierungsschema für unterschiedlich
verspannte dielektrische Schichten entwickelt ist.
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Ein
hierin offenbartes anschauliches Verfahren umfasst das Bilden einer
ersten verspannungsinduzierenden Schicht über einem ersten Transistor, der über einem
Substrat ausge bildet ist, wobei die erste verspannungsinduzierende
Schicht eine erste Art an Verspannung erzeugt. Das Verfahren umfasst ferner
das Bilden einer zweiten verspannungsinduzierenden Schicht über einem
zweiten Transistor, wobei die zweite verspannungsinduzierende Schicht eine
zweite Art an Verspannung erzeugt, die ungleich der ersten Art an
Verspannung ist. Des weiteren wird eine dritte dielektrische Schicht über dem
ersten und dem zweiten Transistor gebildet, wobei die dritte dielektrische
Schicht einen inneren Verspannungspegel über den ersten Transistor aufweist,
der geringer ist als jener der ersten und der zweiten verspannungsinduzierenden
Schicht. Ferner wird ein Zwischenschichtdielektrikumsmaterial über dem
ersten und dem zweiten Transistor gebildet und es werden Kontaktöffnungen,
die eine Verbindung zum ersten und dem zweiten Transistor herstellen,
gebildet, indem die erste und zweite verspannungsinduzierende Schicht
und die dritte dielektrische Schicht als ein Ätzstoppmaterial verwendet werden.
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Ein
noch weiteres hierin offenbartes anschauliches Verfahren umfasst
das Bilden einer ersten dielektrischen Schicht über einem p-Kanaltransistor,
wobei die erste dielektrische Schicht eine kompressive Verformung
in einem Kanalgebiet des p-Kanaltransistors erzeugt. Das Verfahren
umfasst ferner das Bilden einer zweiten dielektrischen Schicht über einem
n-Kanaltransistor,
wobei die zweite dielektrische Schicht eine Zugverformung in einem
Kanalgebiet des n-Kanaltransistors erzeugt. Ferner umfasst das Verfahren
das Bilden einer dritten dielektrischen Schicht über dem p-Kanaltransistor und
dem n-Kanaltransistor, wobei die dritte dielektrische Schicht einen
inneren Verspannungspegel aufweist, der kleiner ist als ein innerer
Verspannungspegel der ersten und der zweiten dielektrischen Schicht.
Zusätzlich
wird ein Zwischenschichtdielektrikumsmaterial über der dritten dielektrischen
Schicht abgeschieden.
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Ein
hierin offenbartes anschauliches Halbleiterbauelement umfasst eine
erste dielektrische Schicht, die über einem ersten Transistor
gebildet ist, wobei die erste dielektrische Schicht eine erste Art
an Verspannung erzeugt. Das Bauteil umfasst ferner eine zweite dielektrische
Schicht, die über
einem zweiten Transistor gebildet ist, wobei die zweite dielektrische
Schicht eine zweite Art an Verspannung, die ungleich der ersten
Art an Verspannung ist, erzeugt. Ferner umfasst das Halbleiterbauelement
eine dritte dielektrische Schicht, die auf der ersten und der zweiten
dielektrischen Schicht gebildet ist, wobei die dritte dielektrische
Schicht einen inneren Verspannungspegel aufweist, der kleiner ist
als ein innerer Verspannungspegel der ersten und der zweiten dielektrischen
Schicht. Das Halbleiterbauelement umfasst des weiteren ein Zwischenschichtdielektrikumsmaterial,
das über
der dritten dielektrischen Schicht gebildet ist, wobei eine Dicke
des Zwischenschichtdielektrikumsmaterials größer ist als eine kombinierte Dicke
der ersten und der zweiten dielektrischen Schicht.
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Kurze Beschreibung der Zeichnungen
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Weitere
anschauliche Ausführungsformen der
vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1c schematisch
Querschnittsansichten während
diverser Fertigungsphasen bei der Herstellung unterschiedlich verspannter
Kontaktätzstoppschichten
in einem Halbleiterbauelement mit dicht gepackten Transistorelementen
gemäß einem
konventionellen Verfahren zeigen;
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2a und 2b schematisch
Querschnittsansichten von Bauteilgebieten mit einem n-Transistor und einem
p-Transistor während
diverser Fertigungsphasen zeigen, um verspannte dielektrische Schichten
mit unterschiedlicher innerer Verspannung über den Transistoren zu bilden,
woran sich eine Pufferschicht mit reduzierter Verspannung oder mit
einem im Wesentlichen neutralen Verspannungsverhalten gemäß anschaulicher
Ausführungsformen
anschließt;
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2c schematisch
eine Querschnittsansicht des Halbleiterbauelements zeigt, wobei
die zusätzliche
dielektrische Materialschicht nach dem Abscheiden so behandelt wird,
dass die Materialeigenschaften der zusätzlichen dielektrischen Schicht
entsprechend eingestellt werden, beispielsweise deren innerer Verspannungspegel
gemäß anschaulicher Ausführungsformen
eingestellt wird;
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2d schematisch
eine Querschnittsansicht des Halbleiterbauelements während einer
Behandlung durch Ionenbeschuss zum selektiven Einstellen der inneren
Verspannungspegel der zusätzlichen
dielektrischen Schicht über
dem n-Kanaltransistor gemäß noch weiterer
anschaulicher Ausführungsformen
zeigt; und
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2e schematisch
eine Querschnittsansicht des Halbleiterbauelements mit einem Zwischenschichtdielektrikumsmaterial
zeigt, das so strukturiert wird, um Kontaktöffnungen auf der Grundlage
der verspannten dielektrischen Schichten und der zusätzlichen
dielektrischen Schicht mit dem geringeren inneren Spannungspegel
gemäß weiterer anschaulicher
Ausführungsformen
zu bilden.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen
offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft der hierin offenbarte Gegenstand eine verbesserte
Prozesstechnik zur Herstellung von verspannungsinduzierenden Schichten über Bauteilgebieten,
die dicht gepackte Transistorelemente enthalten, auf der Grundlage
einer Doppelverspannungsschichttechnologie mit verbesserter Skalierbarkeit.
Ein Doppelverspannungsschichttechnologieansatz kann als eine Sequenz
verstanden werden, um eine erste verspannungsinduzierende Materialschicht
mit einer ersten Art innerer Verspannung abzuscheiden, das erste
Material zu strukturieren, um dieses von unerwünschten Bauteilbereichen zu
entfernen, eine zweite verspannungsinduzierende Materialschicht
mit einer zweiten Art an Verspannung abzuscheiden und das zweite
Material von überhalb
des ersten Materials zu entfernen. Gemäß hierin offenbarten Aspekten
werden die Eigenschaften bzw. die Fähigkeiten des Abscheideprozesses
möglicherweise
in Verbindung mit den nachfolgenden Strukturierungsschemata zur
Herstellung der stark verspannten dielektrischen Materialien berücksichtigt,
um in deutlicher Weise Ungleichmäßigkeiten während der
Strukturierungssequenz und während nachfolgender
Prozessschritte zur Herstellung einer entsprechenden Kontaktstruktur
zu reduzieren, indem die Doppelverspannungsschichtsequenz erweitert
wird durch Bilden eines zusätzlichen
dielektrischen Materials, das in anschaulichen Ausführungsformen
aus Siliziumnitrid aufgebaut ist, und das über den zuvor gebildeten verspannten
Be schichtungen angeordnet wird, wobei die zusätzliche dielektrische Schicht
eine geringere innere Verspannung im Vergleich zu verspannten Beschichtungen
aufweist, wodurch eine effiziente „Pufferschicht" zum Einschließen der
verspannten Beschichtungen bereitgestellt wird. Das Vorsehen der
zusätzlichen
dielektrischen Schicht, die aus den gleichen oder ähnlichen
Materialzusammensetzungen wie die verspannten Beschichtungen aufgebaut
sein kann, erweist sich als günstig
zum Erzeugen einer deutlich höheren
Zunahme des Leistungsverhaltens von n-Kanaltransistoren, während der
p-Kanaltransistor im Wesentlichen nicht beeinflusst wird. Somit
können
die verspannten Beschichtungen effizient auf der Grundlage von Prozessparametern
hergestellt werden, die mit den Verspannungserfordernissen und Bauteilerfordernissen für hochskalierte
Bauelemente verträglich
sind, d. h., eine konforme Schicht mit stark verspanntem Material
kann vorgesehen werden, während
die entsprechenden Spaltfüllfähigkeiten
des Abscheideprozesses zur Herstellung der verspannten Beschichtungen beachtet
werden, wobei die zusätzliche
Schicht mit dem geringeren Verspannungspegel oder mit einem im Wesentlichen
neutralen Verspannungsverhalten zu einem effizienten Verspannungsübertrag
der Zugverspannung in den n-Kanaltransistor führt. In einigen Aspekten wird
die zusätzliche
dielektrische Schicht selektiv in Schaltungsbereichen vorgesehen, die
Logikschaltungen enthalten, etwa CPU-Kerne, und dergleichen, um
damit die Zugverformung darin zu erhöhen, während in anderen Bereichen,
etwa in RAM-(Speicher mit wahlfreiem Zugriff)Bereichen die zusätzliche
dielektrische Schicht mit einer moderat hohen kompressiven Verspannung
bei Bedarf vorgesehen werden kann. Die zusätzliche dielektrische Schicht
ermöglicht
somit das Ausbilden der eigentlichen Verspannungsschichten mit größerer Gleichmäßigkeit,
wodurch die Gleichmäßigkeit
der nachfolgenden Strukturierung von Kontaktöffnungen in einem entsprechenden
Zwischenschichtdielektrikumsmaterial ebenso verbessert wird, wobei
jedoch die Verspannungsschichten und die zusätzliche dielektrische Schicht
als ein Ätzstopp
dienen. In einigen anschaulichen Ausführungsformen wird eine zusätzliche
Beschichtung vor dem Abscheiden des zusätzlichen dielektrischen Materials
gebildet, wobei die Beschichtung verwendet werden kann, um die Steuerung
des Ätzprozesses
zum Öffnen
des dielektrischen Schichtstapels, der die verspannten Beschichtungen
und die dielektrische Schicht enthält, zu verbessern, wobei die
zusätzliche
Beschichtung im Wesentlichen die Pufferwirkung der zusätzlichen
dielektrischen Schicht nicht beeinflusst.
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In
anderen anschaulichen Ausführungsformen
wird das zusätzliche
verspannte dielektrische Material als ein effizientes Puffermaterial
vorgesehen, während
gleichzeitig eine un terschiedliche optische Reaktion während eines Ätzprozesses
zum Ätzen
durch den dielektrischen Schichtstapel, der die Verspannungsschichten
und die zusätzliche
dielektrische Schicht enthält,
erreicht wird, wodurch gute Ätzstoppeigenschaften
geschaffen werden, wenn die Kontaktöffnungen in dem darüberliegenden Zwischenschichtdielektrikumsmaterial
hergestellt werden, und woraus sich auch ein verbessertes Ätzsteuerungsverhalten
ergibt, wenn durch die zusätzliche
dielektrische Schicht geätzt
wird.
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Mit
Bezug zu den 2a bis 2e werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200.
Das Bauelement umfasst ein erstes Bauteilgebiet 220a und
ein zweites Bauteilgebiet 220b, die in ihrer grundlegenden
Bauteilarchitektur aktiven Gebieten entsprechen, die darin ausgebildet
ein oder mehrere Transistorelemente aufweisen. Somit können die
Bauteilgebiete 220a, 220b auch als Transistoren 220a, 220b bei
Bedarf bezeichnet werden, wobei zu beachten ist, dass jedes der
Gebiete 220a, 220b auch mehrere Transistorelemente
aufweisen kann, die durch Isolationsstrukturen (nicht gezeigt) abgetrennt
sein können oder
auch nicht. Die Transistoren 220a, 200b sind über einem
Substrat 201 angeordnet, das ein beliebiges geeignetes
Trägermaterial
repräsentiert,
etwa ein Halbleitervollsubstrat, das beispielsweise auf Silizium
basiert, oder ein isolierendes Material mit einer darauf ausgebildeten
im Wesentlichen kristallinen Halbleiterschicht 202, wodurch
eine entsprechende SOI-(Halbleiterauf-Isolator-)Konfiguration gebildet wird.
In einer anschaulichen Ausführungsform
repräsentiert
der Transistor 220a, 200b Schaltungselemente einer
Logikschaltung, etwa eines CPU-Kerns. Es sollte beachtet werden,
dass das Halbleiterbauelement 200 andere Bauteilgebiet
aufweisen kann, die entsprechende Transistorelemente enthalten können, die
einen Speicherbereich, etwa einen statischen RAM-Bereich, bilden,
in welchem die jeweiligen Transistoren unterschiedliche Verspannungsbedingungen
im Vergleich zu den Transistoren 220a, 220b erfordern.
Ferner können
diverse Bauteilgebiete des Halbleiterbauelements 200 auf
der Grundlage unterschiedlicher Architekturen ausgebildet sein, etwa
einer Vollsubstratkonfiguration oder einer SOI-Architektur. Die
Transistorelemente 220a, 220b weisen jeweils eine
Gateelektrode 221 auf einer Gateisolationsschicht 223 auf,
die die Gateelektrode 221 von einem entsprechenden Kanalgebiet 224 trennt,
das wiederum durch entsprechende Drain- und Sourcegebiete 225 zeitlich
begrenzt ist. In der in 2a gezeigten
Ausführungsform
weisen die jeweiligen Transistorelemente ferner eine mehr oder weniger komplexe
Seitenwandabstandshalterstruktur 222 in Abhängigkeit
von den Bauteilerfordernissen auf. Ferner ist eine stark verspannte
dielektrische Schicht oder eine Verspannungsbeschichtung 230 mit
einer hohen inneren kompressiven Verspannung über dem Transistor 220b ausgebildet,
wobei angenommen wird, dass der Transistor 220b ein p-Kanaltransistor ist.
Es sollte beachtet werden, dass eine hohe kompressive innere Verspannung
so zu verstehen ist, dass die Schicht 230 auf das darunter
liegende Material so wirkt, dass sich eine kompressive Verformung
in dem Kanalgebiet 224 des Transistors 220b ergibt.
Ein typischer Verspannungspegel kann ungefähr 2 GPa und höher sein.
In ähnlicher
Weise ist eine dielektrische Schicht 240 mit hoher innerer
Zugverspannung, beispielsweise von ungefähr 1 GPa und höher über dem
ersten und dem zweiten Transistor 220a, 220b gebildet,
wenn der Transistor 220a einen n-Kanaltransistor repräsentiert.
Somit kann die Schicht 240 eine Zugverformung in dem Kanalgebiet 224 des
Transistors 220a hervorrufen. In einer anschaulichen Ausführungsform
ist die Schicht 230 aus Siliziumnitrid, kohlenstoffenthaltendem
Siliziumnitrid, Siliziumkarbid, Siliziumdioxid, und dergleichen
mit einer hohen kompressiven Verspannung aufgebaut, die sich auf
drei GPa und sogar höher
belaufen kann, wohin gegen die Schicht 240 aus Siliziumnitrid
und dergleichen mit einer hohen Zugverspannung von ungefähr 1 GPa
und mehr ausgebildet ist.
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Das
Bauelement 200 kann auf der Grundlage ähnlicher Prozesse hergestellt
werden, wie sie mit Bezug zu dem Bauelement 100 beschrieben
sind. D. h., die Transistoren 220a, 220b werden
auf der Grundlage gut etablierter Techniken hergestellt, woran sich
ein geeigneter Doppelverspannungsschichttechnologieansatz anschließt, in welchem
die Schicht 230 auf der Grundlage von Prozessparametern
abgeschieden wird, die mit den gewünschten Verspannungsbedingungen
verträglich
sind und die im Hinblick auf die Bauteilkonfiguration ausgewählt sind,
d. h. kritische Abmessungen, wie dies zuvor beschrieben ist. Danach
wird der Bereich der Schicht 230 von überhalb dem Transistor 220a durch Ätztechniken
entfernt, in denen die Steuerung des Ätzprozesses auf der Grundlage
einer Ätzstoppbeschichtung
(nicht gezeigt) erreicht wird, die vor dem Abscheiden der Schicht 230 gebildet
werden kann. In anderen Fällen
wir die Ätzstoppbeschichtung
weggelassen. Danach wird die Schicht 240 auf der Grundlage
geeignet ausgewählter
Parameter abgeschieden, wobei eine Ätzindikatorschicht (nicht gezeigt) vor
dem Abscheiden der Schicht 240 gebildet wird. Es sollte
beachtet werden, dass in anderen Fällen die Schicht 240 zuerst
hergestellt wird, und danach wird die Schicht 230 abgeschieden,
die dann während
eines nachfolgenden Ätzprozesses 205 zu
entfernen ist.
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Als
nächstes
wird das Bauelement 200 einer Ätzumgebung 205 ausgesetzt,
um die Schicht 240 oberhalb dem zweiten Transistor 220b auf
der Grundlage einer entsprechenden Lackmaske 204 zu entfernen.
Auf Grund der geeigneten Auswahl der Prozessparameter zur Herstellung
der Schichten 230, 240 mit hoher Gleichförmigkeit
und hoher innerer Verspannung kann der freiliegende Bereich der Schicht 240 im
Wesentlichen vollständig
entfernt werden, ohne die Schicht 230 wesentlich negativ
zu beeinflussen. Beispielsweise kann der Ätzprozess 205 auf
der Grundlage eines geeigneten Ätzindikatormaterials
ausgeführt
werden, wie dies beispielsweise mit Bezug zu den 1a bis 1c beschrieben
ist, während
in anderen Fällen
die entsprechende Ätzindiaktorschicht
weggelassen wird und der Ätzprozess 205 auf
der Grundlage anderer Prozessparameter, etwa der Ätzzeit,
und dergleichen gesteuert wird. In einigen anschaulichen Ausführungsformen
hat die Schicht 230 darin eingebaut einen merklichen Anteil
an Kohlenstoff, um damit eine Silizium/Stickstoff/Kohlenstoff-Schicht
zu repräsentieren,
die ebenfalls mit einer inneren kompressiven Verspannung vorgesehen
werden kann, während
zusätzlich
ein unterscheidbares Endpunkterkennungssignal während des Ätzprozesses 205 erzeugt
wird, ohne dass ein Ätzindikatormaterial
vorgesehen wird oder wobei die Möglichkeit
geschaffen wird, die Menge des Ätzindikatormaterials
zu verringern, wodurch ebenfalls zu einer erhöhten Prozessgleichförmigkeit beigetragen
wird. Danach wird die Lackmaske 204 entfernt, wodurch das
Bauelement 200 in einem Zustand erhalten wird, in welchem
die Schicht 240 in dem ersten Bauteilgebiet 220a vorhanden
ist und die Schicht 230 in dem zweiten Bauteilgebiet 220b ausgebildet
ist.
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2b zeigt
schematisch das Halbleiterbauelement 200 mit einer zusätzlichen
dielektrischen Schicht 260, die über dem ersten und dem zweiten Transistor 220a, 220b ausgebildet
ist, wobei die zusätzliche
dielektrische Schicht 260 einen geringeren internen Verspannungspegel
im Vergleich zu den Schichten 230, 240 aufweist.
D. h., die zusätzliche Schicht 260 wirkt
auf Material ein, auf welchem es gebildet ist, wobei eine deutlich
geringere Zugverspannung oder kompressive Verspannung im Vergleich
zu den Schichten 230, 240 hervorgerufen wird, die
wiederum auf das darunter liegende Material mit hoher kompressiver
Verspannung und Zugverspannung einwirken. In einer anschaulichen
Ausführungsform
besitzt die zusätzliche
Schicht einen im Wesentlichen neutralen Verspannungspegel, d. h.,
die Schicht 260 überträgt im Wesentlichen
keine Verspannung in die Schichten 230, 240. In
einer Ausführungsform
wir die Schicht 260 auf den Schichten 230, 240 gebildet,
d. h. die Schicht 260 wird direkt auf den Schichten 230, 240 abgeschieden,
ohne dass ein weiteres Material mit einer unterschiedlichen Zusammensetzung
im Vergleich zu der Schicht 260 vorgesehen wird. In anderen
Fällen
wird eine weitere Beschichtung (nicht gezeigt) zwischen den Schichten 230, 240 und
der zusätzlichen
Schicht 260 vorgesehen, um damit die Steuerbarkeit eines Ätzprozesses zum Ätzen durch
die Schichten 230, 240 und 260 in einer
späteren
Fertigungsphase zu verbessern. In diesem Falle besitzt die weitere
Beschichtung eine andere Materialzusammensetzung, um damit eine hohe Ätzselektivität in Bezug
auf das Material der Schicht 260 zu bieten.
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In
einigen anschaulichen Ausführungsformen
ist die zusätzliche
Schicht 260 mit dem geringen oder neutralen Verspannungspegel
aus einem Material mit hoher mechanischer Integrität, etwa
Siliziumnitrid, aufgebaut, das auf der Grundlage eines geeigneten
Rezepts hergestellt werden kann, sofern der reduzierte oder neutrale
Verspannungspegel erreicht wird. Der Begriff Siliziumnitrid soll
eine Materialzusammensetzung aus silizium- und stickstoffenthaltendem
Material mit einschließen,
wobei der kombinierte Anteil dieser Komponenten ungefähr 80 Atomprozent
des gesamten Materials ausmacht.
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In
anderen Fällen
wird die Schicht 260 in Form einer silizium- und kohlenstoffenthaltenden Schicht
vorgesehen, die in einigen Fällen
auch einen deutlichen Anteil an Stickstoff aufweisen kann.
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Eine
Dicke der zusätzlichen
Schicht 260 kann im Bereich von ungefähr 100 bis einige Nanometer
liegen, wenn ein im Wesentlichen konformes Abscheideverhalten gewünscht ist.
Jedoch kann das Material auch mit einer größeren Dicke vorgesehen werden.
In diesem Falle kann die weitere Ätzstoppbeschichtung, wie sie
zuvor beschrieben ist, vorgesehen werden, um das Ätzverhalten
des gesamten Stapels mit den Schichten 230, 240 und 260 zu
verbessern.
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Es
wurde erkannt, dass durch Vorsehen der zusätzlichen Schicht 260 das
Gesamtverhalten des Transistors 220a, d. h. des n-Kanaltransistors,
verbessert werden kann, obwohl der eigentliche innere Verspannungspegel
in der Schicht geringer oder im Wesentlichen neutral in Bezug auf
die Schicht 230 ist. Ohne die vorliegende Offenbarung auf
die folgende Einklärung
einschränken
zu wollen, so wird angenommen, dass die Schicht 260 als
eine effiziente Pufferschicht dient, die den Gesamtverspannungsübertrag
in den n-Kanaltransistor verbes sert, wobei die Schicht 260 typischerweise
einen geringeren inneren Verspannungspegel im Vergleich zu der kompressiven
Schicht 240 aufweist.
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2c zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen.
Hier ist das Bauelement 200 einer Behandlung 215 unterzogen,
um die zusätzliche Schicht 260 zu
modifizieren oder zumindest deren Oberflächenbereich zu modifizieren.
Beispielsweise umfasst die Behandlung 215 eine thermische
Behandlung, beispielsweise eine oxidierende Umgebung, bei erhöhten Temperaturen,
die mit dem Bauelement 200 in dieser Fertigungsphase verträglich sind.
Die thermische Behandlung kann zu der Herstellung einer verbesserten
Oberflächenschicht
führen,
beispielsweise durch Einbau von Sauerstoff in das Siliziumnitridmaterial,
wodurch die Wechselwirkung mit einem nachfolgenden Abscheideprozess verringert
wir, der in einer späteren
Phase zur Herstellung eines Zwischenschichtdielektrikumsmaterials
auszuführen
ist. Ferner kann der modifizierte Oberflächenbereich der zusätzlichen
Schicht 260 auch eine verbesserte mechanische und chemische Widerstandsfähigkeit
verleihen. In anderen Fällen wird
eine Oberflächenmodifizierung
während
der Behandlung 215 erreicht, indem ein plasmagestützter Prozess
ausgeführt
wird, um damit eine oder mehrere geeignete Sorten, etwa Sauerstoff,
Kohlenstoff, und dergleichen einzubauen. In anderen anschaulichen
Ausführungsformen
umfasst die Behandlung 215 einen Ionenimplantationsprozess,
um den Verspannungspegel in der Schicht 260 zu modifizieren, d.
h. zu verringern. Zu diesem Zweck kann ein anfänglich moderat hoher innerer
Verspannungspegel, der einer Zugverspannung oder einer Druckverspannung
entspricht, reduziert werden, indem eine Relaxationsimplantation
auf der Grundlage geeigneter Sorten, etwa Xenon, und dergleichen
ausgeführt wird.
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2d zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen.
In diesem Falle umfasst das Bauelement 200 eine Maske 206 zum
Abdecken des zweiten Transistors 220b, während der
erste Transistor 220a einer selektiven Oberflächenmodifizierungsbehandlung 207 unterzogen
ist. Der Prozess 207 kann in ähnlicher Weise gestaltet werden,
wie dies mit Bezug zu der Behandlung 215 dargelegt ist,
während ein
räumlich
unterschiedliches Maß an
Modifizierung geschaffen wird. In der gezeigten Ausführungsform repräsentiert
die Maske 206 eine Lackmaske, um in lokaler Weise die Behandlung 207 „zu strukturieren", die gestaltet sein
kann, die innere Verspannung der Schicht 260 zu reduzieren,
die eine kompressive Verspannung auf Grund der abscheideabhängigen Eigenschaften
aufweisen kann, um nicht in unerwünschter Weise das Ver halten
des Transistors 220a zu beeinträchtigen. In einer anschaulichen
Ausführungsform
repräsentiert
der Modifizierungsprozess 207 einen Ionenimplantationsprozess,
der auf der Grundlage einer geeigneten Implantationssorte, etwa einem
inerten Material, z. B. Xenon, Argon, und dergleichen, ausgeführt wird.
Somit kann der Implantationsprozess in effizienter Weise die Molekularstruktur des
freiliegenden Bereichs der Schicht 260 modifizieren, wodurch
die innere Verspannung deutlich verringert wird. Geeignete Prozessparameter
für den
Prozess 207 können
effizient auf der Grundlage von Simulationsberechnungen, Experimenten
und dergleichen bestimmt werden. Danach kann eine weitere Behandlung,
etwa die Behandlung 215, für beide Transistoren 220a, 220b ausgeführt werden,
wobei beispielsweise eine erhöhte
mechanische und chemische Integrität auf Grund der vorhergehenden
Behandlung 207 erreicht wird.
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2e zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Herstellungsphase. Ein entsprechendes Zwischenschichtdielektrikumsmaterial 250 ist über dem
ersten und dem zweiten Transistor 220a, 220b beispielsweise
in Form von Siliziumdioxid und dergleichen ausgebildet. Das dielektrische
Material 250 kann auf der Grundlage. gut etablierter Techniken
hergestellt werden, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben
ist. In einem anschließenden
Fertigungsprozess werden Öffnungen 251 hergestellt, wie
dies durch die gestrichelten Linien angedeutet ist, wobei ein hohes
Maß an
Prozessgleichmäßigkeit
auf Grund der geeigneten Anpassung der entsprechenden Schichtdicke
während
der vorhergehenden Herstellung der Schichten 230, 240 erreicht
wird. Während
des entsprechenden Ätzprozesses
kann die Schicht 260 als eine Ätzstoppschicht auf Grund der unterschiedlichen
Materialzusammensetzungen des Zwischenschichtdielektrikumsmaterials 250 und
der zusätzlichen
dielektrischen Schicht 260 dienen. Ferner kann der Oberflächenbereich
der Schicht 260 während
der Behandlungen 215 und/oder 207 modifiziert
werden, um damit bei Bedarf das Ätzverhalten noch
weiter zu verbessern. Danach werden die Schicht 260 und
die Schichten 230, 240 auf der Grundlage gut etablierter
Rezepte geätzt,
wobei ein einigen Fällen,
wie zuvor erläutert
ist, eine zusätzliche Ätzstoppbesichtung
oder eine Ätzindikatorbeschichtung
oder Ätzindikatormaterialien
zwischen den Schichten 230, 240 und der Schicht 260 vorgesehen
sein können.
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Es
gilt also: Die vorliegende Erfindung stellt eine Technik zum Verbessern
des Transistorverhaltens eines n-Kanaltransistors in stark skalierten
Halbleiterbauelementen bereit, indem ein zusätzliches dielektrisches Material
auf zuvor strukturierten dielektrischen Schichten mit unterschiedlicher
Art innerer Verspannung gebildet wird, wobei das zusätzliche
dielektrische Material einen deutlich geringeren inneren Verspannungspegeln
im Vergleich zu den Verspannungsschichten aufweist, wodurch ein
im Wesentlichen neutrales Verspannungsverhalten bereitgestellt wird.
Es wurde erkannt, dass diese zusätzliche
dielektrische Schicht zu einem Leistungszuwachs für n-Kanaltransistoren
führt.
Somit können Prozessbeschränkungen,
die durch eine gewisse Bauteilkonfiguration und die Fähigkeiten
der jeweiligen Abscheideprozesse auferlegt werden, möglicherweise
in Verbindung mit nachfolgenden Prozessen, etwa die Herstellung
von Ätzindikatorschichten, Ätzstoppschichten,
und dergleichen, die optional während
des Strukturierens der anfänglichen
dielektrischen Schichten mit unterschiedlicher Verspannung vorgesehen
werden, eingehalten werden, indem beispielsweise eine geringere
Schichtdicke für die
eigentlichen verspannungsinduzierenden Schichten verwendet wird.
Die zusätzliche
dielektrische Schicht kann damit in lokaler Weise für verbesserte Verformungsbedingungen
in n-Kanaltransistoren sorgen, während
das Leistungsverhalten der p-Kanaltransistoren im Wesentlichen nicht
beeinflusst wird. Ferner kann die zusätzliche Schicht als eine Pufferschicht
in Bezug auf weitere Oberflächenbehandlungen
dienen, die im Hinblick auf Prozess- und Bauteilverbesserungen wünschenswert
sind, ohne im Wesentlichen die Gesamtverspannungsbedingungen auf
Transistorebene zu beeinflussen. Beispielsweise können Plasmabehandlungen,
thermische Behandlungen, Ionenimplantationen und dergleichen auf
der Grundlage der zusätzlichen
dielektrischen Schicht ausgeführt
werden, während
das gewünschte
Verspannungsverhalten und damit das Leistungsverhalten durch die
zusätzliche
dielektrische Schicht „konserviert" wird. Beispielsweise
zeigen Messungen einen Gesamtleistungszuwachs von ungefähr 4% für n-Transistoren
an, ohne dass ein Verlust für
die p-Transistoren hervorgerufen wird, wobei Bauteile berücksichtigt
werden, die die zusätzliche
dielektrische Schicht aufweisen, im Vergleich zu Bauelementen ohne
diese Schicht berücksichtigt
werden.
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Das
Vorsehen des zusätzlichen
Materials kann vorteilhafter Weise mit einer beliebigen geeigneten
Strukturierungssequenz kombiniert werden, um unterschiedlich verspannte
dielektrische Schichten über
unterschiedlichen Transistorarten vorzusehen, unabhängig von
der entsprechenden angewendeten Prozesssequenz. D. h., das kompressive
dielektrische Material kann zuerst vorgesehen werden und nachfolgend
wird ein zugverspanntes dielektrisches Material strukturiert, wobei
danach ein oder mehrere zusätzliche
verspannte dielektrische Materialien mit kompressiver Verspannung
und/oder Zugverspannung vorgesehen werden. In ähnlicher Weise kann eine Sequenz
angewendet werden, in der das zug verspannte dielektrische Material
zuerst vorgesehen wird, woran sich das kompressive dielektrische Material
anschließt,
während
das zusätzliche
dielektrische Material mit einer geringeren Zugverspannung oder
Druckverspannung vorgesehen wird, oder wobei dieses mit einem im
Wesentlichen „verspannungsneutralen" Verhalten abhängig von
den Prozess- und
Bauteilerfordernissen vorgesehen wird. Somit wird eine sehr effiziente
Prozesssequenz zur Herstellung eines stark verspannten Materials
in einer Weise bereitgestellt, die mit der Bauteilgeometrie verträglich ist,
während
zusätzlich
das Leistungsverhalten der n-Kanaltransistoren
verbessert wird.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.