DE102008045034A1 - Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet - Google Patents

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Abstract

Der Durchlassstrom eines Herabziehtransistors und eines Durchlasstransistors, die in einem gemeinsamen aktiven Gebiet ausgebildet sind, wird auf der Grundlage unterschiedlicher Verformungspegel eingestellt, die durch das Vorsehen zumindest einer eingebetteten Halbleiterlegierung in dem aktiven Gebiet gebildet werden, wodurch eine vereinfachte Gesamtgeometrie des aktiven Gebiets bereitgestellt wird. Somit können statische RAM-Zellen auf der Grundlage einer minimalen Kanallänge mit einer vereinfachten Konfiguration des aktiven Gebiets hergestellt werden, wodurch deutliche Ausbeuteverluste vermieden werden, wie sie in aufwendigen Bauelementen beobachtet werden, in denen eine ausgeprägte Änderung der Transistorbreite konventionell verwendet wird, um das Verhältnis der Druchlasströme für den Herabziehtransistor und den Durchlasstransistor einzustellen.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung integrierte Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen, die Speicherbereiche aufweisen, beispielsweise in Form eines Cache-Speichers einer CPU.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen enthalten eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Transistorelemente eines der wesentlichen Halbleiterelemente in integrierten Schaltungen repräsentieren. Somit beeinflussen die Eigenschaften der individuellen Transistoren wesentlich das Gesamtleistungsverhalten kompletter integrierter Schaltungen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische IC's) und dergleichen, die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanal gebiets in der Transistorbreitenrichtung – von den Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit wird auf Grund des zuletzt genannten Aspekts die Verringerung der Kanallänge – und damit verknüpft die Reduzierung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Andererseits hängt der Durchlassstrom des MOS-Transistors auch von der Transistorbreite ab, d. h. der Ausdehnung des Transistors in einer Richtung senkrecht zur Stromflussrichtung, so dass die Gatelänge und damit die Kanallänge in Verbindung mit der Transistorbreite wichtige geometrische Parameter sind, die wesentlich die gesamten Transistoreigenschaften in Verbindung mit „transistorinternen” Parametern, etwa der Gesamtladungsträgerbeweglichkeit, der Schwellwertspannung, d. h. einer Spannung, bei der sich ein leitender Kanal unter der Gateisolationsschicht beim Anlegen einer Steuerspannung an der Gateelektrode bildet, und dergleichen bestimmen. Auf der Grundlage von Feldeffekttransistoren, etwa n-Kanaltransistoren und/oder p-Kanaltransistoren, werden komplexere Schaltungskomponenten hergestellt, wobei dies von der gesamten Schaltungsgestaltung abhängt. Beispielsweise repräsentieren Speicherelemente in Form von Register, statischen RAM (Speicher mit wahlfreiem Zugriff) wichtige Komponenten komplexer Logikschaltungen. Während des Betriebs komplexer CPU-Kerne müssen beispielsweise große Datenmengen zeitweilig gespeichert und wieder abgerufen werden, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente einen wesentlichen Einfluss auf das Gesamtleistungsvermögen der CPU ausüben. Abhängig von der in einer komplexen integrierten Schaltung angewendeten Speicherhierarchie werden unterschiedliche Arten von Speicherelementen eingesetzt. Beispielsweise werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf Grund der besseren Zugriffszeit eingesetzt, während dynamische RAM-Elemente vorzugsweise als Arbeitsspeicher auf Grund der höheren Bitdichte im Vergleich zu Registern oder statischen RAM-Zellen verwendet werden. Typischerweise enthält eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen Transistor, wobei jedoch ein aufwendiges Speichersteuerungssystem erforderlich ist, um periodisch die in den Speicherkondensatoren enthaltene Ladung aufzufrischen, die ansonsten auf Grund unvermeidbarer Leckströme verloren gehen würde. Obwohl die Bitdichte dynamischer RAM-Bauelemente sehr hoch ist, muss Ladung von und zu den Speicherkondensatoren in Verbindung mit periodischen Auffrischimpulsen übertragen werden, wodurch diese Bauelemente weniger effizient im Hinblick auf Geschwindigkeit und Leistungsaufnahme im Vergleich zu statischen RAM-Zellen sind. Daher werden statische RAM-Zellen vorteilhafterweise als Hochgeschwindigkeitsspeicher mit einem moderat hohem Leistungsverbrauch eingesetzt, wobei durch mehrere Transistorelemente erforderlich sind, um eine zuverlässige Speicherung eines Informationsbits zu ermöglichen.
  • 1a zeigt schematisch ein Schaltbild einer statischen RAM-Zelle 150 mit einem Aufbau, wie er typischerweise in modernen integrierten Schaltungen angewendet wird. Die Zellel 150 umfasst ein Speicherelement 151, das zwei invers gekoppelte Inverter 152a, 152b aufweist, wovon jeder ein Transistorpaar 100b, 100c enthält. Beispielsweise sind in einem CMOS-Bauelement die Transistoren 100b, 100c ein n-Kanaltransistor bzw. ein p-Kanaltransistor, während in anderen Fällen Transistoren der gleichen Leitfähigkeitsart, etwa n-Kanaltransistoren sowohl für den Transistor 100b als auch für den Transistor 100c verwendet werden. Eine entsprechende Anordnung von n-Kanaltransistoren für die oberen Transistoren 100c ist auf der rechten Seite in 1a dargestellt. Entsprechende Durchlass- oder Durchgangstransistoren 100a sind typischerweise vorgesehen, um eine Verbindung zu der Bitzelle 151 für Lese- und Schreiboperationen zu ermöglichen, in welchem die Durchlasstransistoren 100a die Bitzelle 151 mit entsprechenden Bitleitungen (nicht gezeigt) verbinden, während die Gateelektroden der Durchlasstransistoren 100b Wortleitungen der Speicherzelle 150 repräsentieren. Wie somit in 1a gezeigt ist, sind sechs Transistoren erforderlich, um ein einzelnes Bit an Information zu speichern, wodurch eine geringere Bitdichte jedoch mit einer moderat hohen Arbeitsgeschwindigkeit der Speicherzelle 150 erreicht wird, wie dies auch zuvor erläutert ist. Abhängig von der gesamten Entwurfsstrategie kann es erforderlich sein, dass in der Speicherzelle 150 die diversen Transistorelemente 100a, ..., 100d unterschiedliche Eigenschaften im Hinblick auf den Durchlassstrom besitzen, um damit ein zuverlässiges Funktionsverhalten während der Lese- und Schreiboperationen zu gewährleisten. Beispielsweise werden in vielen Entwurfsstrategien die Transistorelemente mit minimaler Transistorlänge vorgesehen, wobei der Durchlassstrom der Transistoren 100b, die auch als Herabziehtransistoren bezeichnet werden, deutlich höher gewählt wird im Vergleich zu dem Durchlassstrom der Durchlasstransistoren 100a, was bewerkstelligt werden kann, indem die entsprechenden Transistorbreitenabmessungen für die gegebene gewünschte minimale Transistorlänge geeignet eingestellt werden.
  • 1b zeigt schematisch eine Draufsicht eines Teils der Speicherzelle 150 in Form einer tatsächlichen Konfiguration eines Halbleiterbauelements. Wie gezeigt, umfasst das Bauelement 150 eine siliziumbasierte Halbleiterschicht 102, in der ein aktives Gebiet 103 ausgebildet ist, beispielsweise in dem eine entsprechende Isolationsstruktur 104 vorgesehen wird, die das aktive Gebiet 103 lateral umschließt, wodurch die geometrische Form und die Größe der Transistoren 100a, 100b festgelegt wird. Wie gezeigt, sind die Transistoren 100a, 100b in und über dem gleichen aktiven Gebiet 103 hergestellt, da beide Transistoren die gleiche Leitfähigkeitsart besitzen und über einen gemeinsamen Knoten verbunden sind, wie dies beispielsweise durch die Knoten 153a, 153b in 1a gezeigt ist. Wie zuvor erläutert ist, besitzen die Transistoren 100a, 100b, d. h. der Durchlasstransistor und der Herabziehtransistor, im Wesentlichen die gleiche Länge, so dass entsprechende Gateelektroden 106 im Wesentlichen die gleiche Länge 106l aufweisen, wohingegen eine Transistorbreite 103b des Herabziehtransistors 100b größer ist im Vergleich zur Transistorbreite 103a des Durchlasstransistors 100a, um die unterschiedlichen Durchlassstromeigenschaften dieser Transistoren zu realisieren.
  • 1c zeigt schematisch eine Querschnittsansicht entlang der Linie Ic aus 1b. Wie gezeigt, umfasst das Bauelement 150 ein Substrat 101, das typischerweise in Form eines Siliziumsubstrats vorgesehen wird, möglicherweise in Verbindung mit einer vergrabenen isolierenden Schicht (nicht gezeigt), wenn ein SOI-Bauelement (Silizium auf Isolator) betrachtet wird. Über dem Substrat 101 und einer möglichen vergrabenen isolierenden Schicht ist die Halbleiterschicht 102 in Form einer Siliziumschicht vorgesehen, in der die Isolationsstruktur 104 gemäß der gewünschten Form ausgebildet ist, um das aktive Gebiet 103 entsprechend der in 1b gezeigten Ausbildung zu definieren. D. h., das aktive Gebiet 103 besitzt die Breite 103b in dem Transistor 100b und besitzt die Breite 103a in dem Transistor 100a. In dieser Hinsicht ist ein aktives Halbleitergebiet als ein Halbleiterbereich zu verstehen, der eine geeignete Dotierstoffkonzentration und ein Profil aufweist, um damit einen oder mehrere Transistorelemente in und über dem aktiven Gebiet zu bilden, die die gleiche Leitfähigkeitsart besitzen. Beispielsweise wird das aktive Gebiet 103 in Form eines leicht p-dotierten Halbleitermaterials bereitgestellt, beispielsweise in Form einer p-Wanne bzw. eines p-Potentialtopfs, wenn die Halbleiterschicht 102 sich bis hinab zu einer Tiefe erstreckt, die deutlich größer ist als die Tiefenabmessung der Transistoren 100a, 100b, wenn die Transistoren 100a, 100b n-Kanaltransistoren repräsentieren. In ähnlicher Weise repräsentiert das aktive Gebiet 103 ein grundsätzlich n-dotiertes Gebiet, wenn die Transistoren 100a, 100b p-Kanaltransistoren repräsentieren. Des weiteren erhalten der in 1c gezeigten Fertigungsphase die Transistoren 100a, 100b die Gateelektrode 106, beispielsweise in Form eines Polysiliziummaterials, das von einem Kanalgebiet 109 durch eine Gateisolationsschicht 108 getrennt ist. Abhängig von der gesamten Prozessstrategie ist eine Seitenwandabstandshalterstruktur 107 an Seitenwänden der Gateelektroden 106 ausgebildet. Des weiteren sind Drain- und Sourcegebiete 110 in dem aktiven Gebiet 103 gebildet und verbinden die Transistoren 100a, 100b. Typischerweise sind Metallsilizidgebiete 111 in der Gateelektrode 106 und in einem oberen Bereich der Drain- und Sourcegebietee 110 vorgesehen, um den Kontaktwiderstand dieser Bereiche zu verringern.
  • Das Bauelement 150 wird typischerweise auf der Grundlage der folgenden Prozesse hergestellt. Zunächst wird die Isolationsstruktur 104 gebildet, beispielsweise als eine flache Grabenisolation durch Ätzen entsprechender Öffnungen in die Halbleiterschicht 102 hinab bis zu einer spezifizierten Tiefe, die sich bis zu einer vergrabenen isolierenden Schicht erstrecken kann, falls diese vorgesehen ist. Danach werden die entsprechenden Öffnungen mit einem isolierenden Material durch Abscheiden und Oxidationsprozesse gefüllt, woran sich eine Einebnung anschließt, etwa CMP (chemisch-mechanisches Polieren) und dergleichen. Währen der Prozesssequenz für die Isolationsstruktur 104 müssen aufwendige Lithographietechniken eingesetzt werden, um eine entsprechende Ätzmaske herzustellen, die im Wesentlichen der Form des aktiven Gebiets 103 entspricht, wodurch das Bilden eines moderat schmalen Grabens erforderlich ist, um damit die gewünschte geringe Breite 103a des Transistors 100a zu erreichen. Anschließend wird die grundlegende Dotierung in dem aktiven Gebiet 103 vorgesehen, indem entsprechende Implantationssequenzen ausgeführt werden, die ebenfalls aufwendige Implantationstechniken zum Einführen von Dotiermitteln zur Bildung der Kanaldotierung und dergleichen beinhalten. Als nächstes werden die Gateisolationsschichten 108 und die Gateelektroden 106 hergestellt, indem geeignetes Material für die Gateisolationsschicht 106 abgeschieden, oxidiert und dergleichen, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials, etwa Polysilizium, anschließt. Daraufhin werden die Materialschichten unter Anwendung aufwendiger Lithographie- und Ätztechniken strukturiert, wobei die eigentliche Länge 106l der Gateelektroden 106 eingestellt wird, wodurch äußerst aufwendige Prozesstechniken erforderlich sind, um eine Gatelänge von ungefähr 50 nm oder weniger zu erreichen. Als nächstes wird ein Teil der Drain- und Sourcegebiete 110 durch Implantieren geeigneter Dotierstoffsorten gebildet, woran sich die Herstellung der Abstandshalterstruktur 107 anschließt, oder zumindest ein Teil davon, woraufhin ein nachfolgender Implantationsprozess erfolgt, um tiefe Drain- und Sourcebereiche zu bilden, wobei eine entsprechende Implantationssequenz auf Grundlage einer zusätzlichen Abstandshalterstruktur wiederholt werden kann, wenn aufwendige laterale Konzentrationsprofile in den Drain- und Sourcegebieten 110 erforderlich sind. Danach werden geeignete Ausheizprozesse ausgeführt, um durch Implantation hervorgerufene Schäden in dem aktiven Gebiet 103 zu rekristallisieren und um die Dotierstoffsorten in den Drain- und Sourcebereichen 110 zu aktivieren. Es sollte beachtet werden, dass bei einer geringen Gätelänge gemäß dem zuvor spezifizierten Bereich die aufwendige geometrische Konfiguration des aktiven Gebiets 103 zu Prozessungleichmäßigkeiten führen kann, beispielsweise während des Abscheidens und des Ätzens eines Abstandshaltermaterials zur Herstellung des Seitenwandabstandshalters 107. Typischerweise wird die Abstandshalterstruktur 107 durch Abscheiden eines geeigneten Materials hergestellt, etwa einer Siliziumdioxidschicht (nicht gezeigt) mit anschließendem Siliziumnitridmaterial, das nachfolgend selektiv zu der Siliziumdioxidschicht auf der Grundlage gut etablierter anisotroper Ätzrezepte geätzt wird. In Bereichen 112 in 1b kann man jedoch Unregelmäßigkeiten beobachten, die auf Grund entsprechender Ungleichmäßigkeiten noch weiter verstärkt werden, die während der zuvor ausgeführten Lithographieprozesse hervorgerufen werden, etwa dem Lithographieprozess für das Strukturieren der Gateelektroden 106 und dergleichen. Daher üben die Bereiche 112 einen großen Einfluss auf die weitere Bearbeitung des Bauelements 150 aus, was schließlich zu einem nicht vorhersagbaren Verhalten des Transistors 100b und damit der gesamten Speicherzelle 150 führen kann. Während der weiteren Bearbeitung werden beispielsweise die Metallsilizidgebiete 111 hergestellt, indem ein hochschmelzendes Metall, etwa Nickel, Kobalt, und dergleichen aufgebracht wird, das dann behandelt wird, um mit dem darunter liegenden Siliziummaterial zu reagieren, wobei typischerweise die Isolationsstruktur 103 und die Abstandshalterstruktur 107 das Erzeugen eines gut leitenden Metallsilizids im Wesentlichen unterdrücken. Auf Grund der zuvor erzeugten Unregelmäßigkeiten werden jedoch entsprechende Leckstromwege oder sogar Kurzschlüsse erzeugt, wodurch das Durchlassstromverhalten des Transistors 100b in unerwünschter Weise beeinflusst wird, was zu einem weniger stabilen und zuverlässigen Betrieb der Speicherzelle 150 führen kann, wodurch deutlich zu Ausbeuteverlusten in aufwendigen Halbleiterbauelementen mit statischen RAM-Bereichen beigetragen wird.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Verfahren und Halbleiterbauelemente, in denen eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Verfahren und Halbleiterbauelemente, in denen der Durchlassstrom von Transistorelementen, die in und über dem gleichen aktiven Gebiet gebildet sind, auf der Grundlage unterschiedlicher Verformungspegel eingestellt wird, die in den jeweiligen Kanalgebieten der Transistoren erzeugt werden, wobei dies mittels Einbetten einer Halbleiterlegierung in lokaler Weise geschieht, wodurch eine vereinfachte Gesamtgeometrie des gesamten Gebiets ermöglicht wird, das somit in einigen anschaulichen Ausführungsformen in einer im wesentlichen rechteckigen Konfiguration vorgesehen werden kann, so dass eine im Wesentlichen identische Transistorbreite für die diversen Transistorelemente erreicht wird, wobei dennoch ein deutlicher Unterschied im Durchlassstromverhalten auftritt. Beispielsweise ist in einigen anschaulichen Aspekten die Einstellung des Durchlassstromes für Transistorelemente einer Speicherzelle vorgesehen, wodurch der gewünschte Unterschied in den Transistoreigenschaften erreich wird, der für einen stabilen Betrieb der Speicherzelle erforderlich ist, während gleichzeitig eine vereinfachte Gesamttransistorgeometrie im Vergleich zu konventionellen statischen RAM-Zellen sichergestellt ist. Die unterschiedlichen Verformungspegel und damit die unterschiedlichen Durchlassströme der Transistoren innerhalb des gleichen aktiven Gebiets werden erreicht, indem die eingebettete Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Kohlenstoff und dergleichen, in einer lokal beschränkten Weise innerhalb des aktiven Gebiets vorgesehen wird, so dass der Unterschied in den Verformungspegeln in den diversen Kanalgebieten dieser Transistoren erreicht wird. Beispielsweise liefert ein Vorsehen eines Silizium/Germaniummaterials in räumlich beschränkter Weise bei einem n–Kanaltransistorelement, der einen geringeren Durchlassstrom benötigt, einen höheren Pegel an kompressiver Verformung, während andererseits ein weiterer n-Kanaltransistor, der in und über dem aktiven Gebiet gebildet ist, weniger stark beeinflusst wird, wodurch eine moderat hohe Ladungsträgerbeweglichkeit und damit ein hoher Durchlassstrom beibehalten werden. In anderen Fällen wird der Durchlassstrom eines oder mehrerer Transistoren erhöht, indem ein geeignetes eingebettetes Halbleiterlegierungsmaterial in räumlich beschränkter Weise vorgesehen wird, ohne dass das entsprechende Halbleiter legierungsmaterial in der Nähe der anderen Transistoren gebildet wird, die einen geringeren Durchlassstrom benötigen, oder indem eine Halbleiterlegierung gebildet wird, um den Durchlassstrom dieser Transistoren noch weiter zu beschränken. Somit können auf der Grundlage räumlich begrenzter eingebetteter Halbleiterlegierungen geeignete Verformungspegel in dem siliziumbasierten aktiven Gebieten erzeugt werden, wodurch Ausbeuteverluste verringert werden, die typischerweise in statischen RAM-Zellen aufwendiger Halbleiterbauelemente beobachtet werden, die Transistoren mit einer Gatelänge von ungefähr 50 nm und weniger besitzen.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines ersten Transistors in und über einem aktiven Gebiet, das über einem Substrat eines Halbleiterbauelements ausgebildet ist, wobei der erste Transistor eine erste Leitfähigkeitsart aufweist. Das Verfahren umfasst ferner das Bilden eines zweiten Transistors in und über dem aktiven Gebiet, wobei der zweite Transistor die erste Leitfähigkeitart besitzt. Schließlich umfasst das Verfahren das Einstellen eines Verhältnisses von Durchlassströmen des ersten und des zweiten Transistors durch Vorsehen einer ersten eingebetteten Halbleiterlegierung und/oder einer zweiten eingebetteten Halbleiterlegierung in dem ersten Transistor und/oder dem zweiten Transistor, um damit unterschiedliche Verformungspegel in einem ersten Kanalgebiet des ersten Transistors und einem zweiten Kanalgebiet des zweiten Transistors hervorzurufen.
  • Ein noch weiteres hierin offenbartes anschauliches Verfahren umfasst das Bilden eines aktiven Gebiets in einer Halbleiterschicht eines Halbleiterbauelements, wobei das aktive Gebiet eine im Wesentlichen konstante Breite besitzt. Das Verfahren umfasst zusätzlich das Bilden einer ersten Gateelektrodenstruktur über dem aktiven Gebiet, um ein erstes Kanalgebiet zu definieren. Des weiteren wird eine zweite Gateelektrodenstruktur über dem aktiven Gebiet so gebildet, dass ein zweites Kanalgebiet erzeugt wird. Schließlich umfasst das Verfahren das Bilden einer eingebetteten Halbleiterlegierung in dem aktiven Gebiet derart, dass ein unterschiedlicher Verformungspegel in dem ersten und dem zweiten Kanalgebiet erzeugt wird.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst ein aktives Halbleitergebiet, das über einem Substrat ausgebildet ist, und einen ersten Transistor, der in und über dem aktiven Halbleitergebiet hergestellt ist, wobei der erste Transistor ein erstes Ka nalgebiet mit einem ersten Verformungspegel aufweist. Das Halbleiterbauelement umfasst ferner einen zweiten Transistor, der in und über dem aktiven Gebiet hergestellt ist, wobei der zweite Transistor ein zweites Kanalgebiet aufweist, das einen zweiten Verformungspegel besitzt, der sich von dem ersten Verformungspegel unterscheidet, wobei der erste Verformungspegel und/oder zweite Verformungspegel von einer verformungsinduzierenden Halbleiterlegierung beeinflusst sind, die lokal in dem aktiven Halbleitergebiet eingebettet ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a schematisch ein Schaltbild einer konventionellen statischen RAM-Zelle mit zwei Invertern und entsprechenden Durchlasstransistoren zeigt;
  • 1b schematisch eine Draufsicht einer Speicherzelle aus 1a darstellt, wobei ein Verhältnis der Durchlassströme eingestellt wird, indem unterschiedliche Breiten für den Herabziehtransistor und dem Durchlasstransistor gemäß konventioneller Techniken vorgesehen werden;
  • 1c schematisch eine Querschnittsansicht der in 1b gezeigten Transistoren gemäß konventioneller Techniken zeigt;
  • 2a schematisch eine Draufsicht eines Teils eines aktiven Gebiets darstellt, in und über welchem Transistoren der gleichen Leitfähigkeitsart und im Wesentlichen der gleichen Transistorlänge hergestellt sind, so dass diese einen unterschiedlichen Durchlassstrom auf der Grundlage im Wesentlichen der gleichen Transistorbreite besitzen, indem unterschiedliche Verformungspegel mittels einer eingebetteten Halbleiterlegierung gemäß anschaulicher Ausführungsformen erzeugt werden;
  • 2b bis 2e schematisch Querschnittsansichten eines Teils des aktiven Gebiets zeigen, das zwei Transistoren mit unterschiedlichen Durchlassstrom während diverser Fertigungsphasen zeigen, um in lokaler Weise eine eingebettete Halbleiterlegierung zu bilden, so dass unterschiedliche Verformungspegel und damit Durchlassströme der Transistoren gemäß anschaulicher Ausführungsformen erreicht werden;
  • 2f bis 2h schematisch Draufsichten des Halbleiterbauelements gemäß diverser Varianten für unterschiedliche Verformungspegel zeigen, die durch ein oder mehrere eingebettete Halbleiterlegierungen in dem gleichen aktiven Gebiet gemäß noch weiterer anschaulicher Ausführungsformen erzeugt werden;
  • 2i schematisch eine Querschnittsansicht des Halbleiterbauelements zeigt, in der unterschiedliche Verformungspegel mittels einer eingebetteten Halbleiterlegierung und einer zugeordneten Verformungsrelaxation in lokaler Weise gemäß noch weiteren anschaulichen Ausführungsformen erreicht wird;
  • 2j schematisch eine Draufsicht des Halbleiterbauelements zeigt, in der mehr als zwei Transistoren in und über einem gemeinsamen aktiven Gebiet vorgesehen sind, wodurch unterschiedliche Verformungspegel für zumindest zwei unterschiedliche Transistorarten auf der Grundlage einer lokal vorgesehenen eingebetteten Halbleiterlegierung gemäß noch weiterer anschaulicher Ausführungsformen geschaffen werden; und
  • 2k schematisch das Halbleiterbauelement mit einem zusätzlichen verformungsinduzierenden Mechanismus in Form eines verspannten dielektrischen Materials zeigt, das über Transistoren ausgebildet ist, die in und über dem gleichen aktiven Gebiet gemäß noch weiterer anschaulicher Ausführungsformen angeordnet sind.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Verfahren und Halbleiterbauelemente, in denen der Durchlassstrom von Transistorelementen, die in dem gleichen aktiven Gebiet ausgebildet sind, selektiv eingestellt werden kann, indem unterschiedliche Verformungspegel lokal in dem aktiven Halbleitergebiet auf der Grundlage eins lokal begrenzten eingebetteten Halbleiterlegierungsmaterials erzeugt werden, wobei in einigen anschaulichen Aspekten im Wesentlichen die gleiche Transistorbreite für das aktive Gebiet verwendet wird, wodurch eine vereinfachte Gesamtgeometrie geschaffen wird, die somit zu geringeren Ausbeuteverlusten, beispielsweise in statischen Speicherbereichen modernster Halbleiterbauelement führt, die Transistoren mit einer Gatelänge von ungefähr 50 nm oder weniger enthalten. Bekanntlich beeinflusst eine Verformung in einem Halbleitermaterial die Ladungsträgerbeweglichkeit deutlich, so dass somit vorteilhaft angewendet werden kann, um den gesamten Durchlassstrom von Transistoren für ansonsten identische Transistorkonfigurationen zu gestalten. Beispielsweise führt in einem siliziumbasierten kristallinen aktiven Gebiet mit einer standardmäßigen Kristallorientierung, d. h. einer (100) Oberflächenorientierung in der Transistorlängsrichtung entlang einer <110> Kristallachse oder einer äquivalenten Achse ausgerichtet, das Erzeugen einer uniaxialen Zugverformungskomponente entlang der Transistorlängsrichtung zu einen deutlichen Zuwachs der Elektronenbeweglichkeit, wodurch die Zunahme des Durchlassstromes von n-Kanaltransistoren ermöglicht wird. Andererseits erhöht eine uniaxiale kompressive Verformungskomponente entlang der Transistorlängsrichtung die Beweglichkeit von Löchern und verringert die Elektronenbeweglichkeit, wodurch eine Verringerung des Durchlassstromes von n-Kanaltransistoren oder eine Erhöhung des Durchlassstromes von p-Kanaltransistoren möglich ist. Somit kann durch lokales Vorsehen entsprechender Verformungsbedingungen in den Kanalgebieten der jeweiligen Transistorelemente eine deutliche Beeinflussung der Durchlassströme für ansonsten ähnliche oder im Wesentlichen identische Transistorkonfigurationen erreicht werden, in Bezug auf die Transistorbreite und Länge. Wie folglich zuvor erläutert ist, kann eine gesamte geometrische Konfiguration eines aktiven Gebiets mit geringerer Komplexität erreicht werden, beispielsweise in statischen RAM-Zellen, wobei dennoch effiziente Strategien zum Einstellen des Verhältnisses der Durchlassströme auf der Grundlage eingebetteter Halbleiterlegierungen bereitstehen, die auf der Grundlage gut etablierter selektiver epitaktischer Aufwachstechniken in einer lokal begrenzten Weise innerhalb des betrachteten aktiven Gebiets hergestellt werden können. Somit kann die Wahrscheinlichkeit des Erzeugens von Ausbeuteverlusten, wie sie typischerweise in konventionellen RAM-Zellen beobachtet werden, die eine ausgeprägte Variierung der jeweiligen Transistorbreitenabmessung beinhalten, verringert werden.
  • Es sollte beachtet werden, dass die hierin offenbarten Prinzipien vorteilhafter Weise auf Halbleiterbauelemente mit Transistorelementen angewendet werden können, die eine Gatelänge von 50 nm und weniger besitzen, da in diesen Fällen ausgeprägte Ausbeuteverluste für Transistorelemente beobachtet werden, die in einem aktiven Gebiet mit einer variierenden Breitenabmessung hergestellt sind. Jedoch kann die vorliegende Offenbarung auch auf beliebige Bauteilarchitekturen unabhängig von den jeweiligen kritischen Abmessungen angewendet werden, und daher sollte die vorliegende Offenbarung nicht auf spezielle Transistorabmessungen eingeschränkt erachtet werden, sofern derartige Einschränkungen nicht explizit in den angefügten Patentansprüchen oder auch in der Beschreibung genannt sind.
  • Mit Bezug zu den 2a bis 2k werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a bis 1c verwiesen wird, falls dies geeignet ist.
  • 2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 250, das in einer anschaulichen Ausführungsform einen Teil einer integrierten Schaltung repräsentiert, in welcher in zumindest einigen Bauteilbereichen Transistorelemente der gleichen Leitfähigkeitsart in und über einem einzelnen aktiven Halbleitergebiet herzustellen sind. In einer Ausführungsform repräsentiert das Halbleiterbauelement 250 einen Teil einer statischen RAM-Zelle mit einem elektrischen Aufbau, wie dies auch mit Bezug zu 1a erläutert ist. Das Halbleiterbauelement 250 umfasst ein Substrat (nicht gezeigt), über welchem eine Halbleiterschicht (nicht gezeigt) gebildet ist, in der eine Isolationsstruktur 204 aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen ein aktives Halbleitergebiet 203 bildet. Wie zuvor angegeben ist, ist ein aktives Gebiet als ein zusammenhängendes Halbleitergebiet ohne dazwischen liegende Isolationsstruktur zu verstehen, in und über welchem zwei oder mehr Transistorelemente der gleichen Leitfähigkeitsart zu bilden sind. Wie gezeigt weist das aktive Gebiet 203 Komponenten eines ersten Transistors 200a und eines zweiten Transistors 200b auf, die Transistoren der gleichen Leitfähigkeitsart repräsentieren, etwa n-Kanaltransistoren oder p-Kanaltransistoren, die jedoch einen unterschiedlichen Durchlassstrom aufweisen, wie dies für die Gesamtkonfiguration des Bauelements 250 erforderlich ist. In einer anschaulichen Ausführungsform reprä sentiert der erste Transistor 200a einen Durchlasstransistor einer statischen RAM-Zelle, während der zweite Transistor 200b einen Herabziehtransistor repräsentiert, der mit dem Durchlasstransistor 200a über das gemeinsame aktive Gebiet 203 verbunden ist. In einer anschaulichen Ausführungsform besitzt das aktive Gebiet 203 eine Breitenabmessung 203a, die im Wesentlichen gleich ist für den ersten Transistor 200a und dem zweiten Transistor 200b. D. h., die Breite 203a ist mit Ausnahme von Prozessschwankungen für den ersten und den zweiten Transistor 200a, 200b gleich. In anderen anschaulichen Ausführungsformen ist die Breite 203a für die Transistoren 200a, 200b unterschiedlich, jedoch in einem weniger ausgeprägten Maße, als dies beispielsweise in 1b für eine konventionelle statische RAM-Zelle gezeigt ist, in der ein ausgeprägter Unterschied im Durchlassstrom erreicht wird, indem eine sehr unterschiedliche Transistorbreite für den Herabziehtransistor und den Durchlasstransistor vorgesehen wird. Gemäß den hierin offenbarten Prinzipien wird eine entsprechende Änderung der Transistorbreite 203a, falls gewünscht, in einem weniger ausgeprägten Ausmaße vorgesehen, da ein deutlicher Unterschied im Durchlassstrom zwischen den Transistoren 200a, 200b durch Erzeugen unterschiedlicher Verformungspegel in dem aktiven Gebiet 203 auf der Grundlage einer eingebetteten Halbleiterlegierung bewerkstelligt wird, wie dies zuvor erläutert ist, so dass eine weniger aufwendige Geometrie des aufwendigen Gebiets 203 in Verbindung mit dem lokal vorgesehenen eingebetteten Halbleiterlegierungsmaterial dem gewünschten unterschiedlichen Durchlassstrom schafft.
  • In einer anschaulichen in 2a gezeigten Ausführungsform besitzt ein Teil des aktiven Gebiets 203, das dem ersten und dem zweiten Transistor 200a, 200b beherbergt, eine im Wesentlichen rechteckige Konfiguration, wodurch effiziente Prozessbedingungen während der Lithographie-, Ätzprozesse und anderer Prozesse erreicht werden, so dass eine insgesamt bessere Gesamtprozessgleichmäßigkeit erreicht wird, wodurch Ausbeuteverluste verringert werden, selbst bei Halbleiterbauelementen mit kritischen Abmessungen von ungefähr 50 nm oder weniger betrachtet werden. In der gezeigten Ausführungsform enthält jeder Transistor 200a, 200b eine Gateelektrode 206 mit einer Länge 206l von 50 nm oder weniger gemäß einiger anschaulicher Ausführungsformen, wobei beispielsweise die Länge 206l für jeden Transistor mit Ausnahme von Prozessschwankungen im Wesentlichen gleich ist. Des weiteren besitzt ein Teil des aktiven Gebiets 203, der den ersten Transistor 200a entspricht, einem ersten inneren Verspannungspegel, der durch 220a gekennzeichnet ist, trennt ein Teil des Gebiets 203, der dem zweiten Transistor 200b entspricht, einem zweiten internen Verformungspegel 220b aufweist, der sich von dem Pegel 220a in der Art der Verformung und/oder dessen Größe unterscheidet, wobei die Verformungspegel 220a, 200b erzeugt werden, indem mindestens eine eingebettete Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Kohlenstoff, Silizium/Germanium/Zinn, Silizium/Zinn und dergleichen in einer lokal beschränkten Weise innerhalb des aktiven Gebiets 203 vorgesehen wird. D. h., die Verformungspegel 220a, 220b repräsentieren die gleiche Art an Verformung, etwa eine Zugverformung oder eine kompressive Verformung, während deren Betrag unterschiedlich ist, während in anderen Fällen die Art der Verformung, d. h. kompressive Verformung oder Zugverformung in dem ersten und dem zweiten Transistor 200a, 200b unterschiedlich ist, wobei, bei Bedarf, auch der Betrag der entsprechenden unterschiedlichen Arten an Verformung ebenfalls unterschiedlich sein kann. Wie zuvor erläutert ist, können somit die unterschiedlichen Verformungspegel 220a, 220b lokal in dem aktiven Gebiet 203 auf der Grundlage zumindest einer eingebetteten Halbleiterlegierung vorgesehen werden und erzeugen damit unterschiedliche Ladungsträgerbeweglichkeiten in den jeweiligen Kanalgebieten, die somit zu unterschiedlichen Durchlassströmen für die Transistoren 200a, 200b führen.
  • 2b zeigt schematisch eine Querschnittsansicht des Bauelements 250 entlang der Linie IIb aus 2a. Wie gezeigt, enthält das Bauelement 250 ein Substrat 201, über welchem eine Halbleiterschicht 202 gebildet ist, in der das aktive Gebiet 203 durch Isolationsstrukturen (in 2b nicht gezeigt) definiert ist, etwa die Isolationsstruktur 204 (siehe 2a). Das Substrat 201 in Verbindung mit der Halbleiterschicht 202 kann eine Vollsubstratkonfiguration bilden, d. h. die Halbleiterschicht 202 repräsentiert einen oberen Bereich eines kristallinen Halbleitermaterials des Substrats 201. In anderen Fällen wird eine SOI-Konfiguration bereitgestellt, wenn eine vergrabene Schicht (nicht gezeigt) zwischen dem Substrat 201 und der Halbleiterschicht 202 angeordnet ist. Es sollte beachtet werden, dass eine Vollsubstratkonfiguration und eine SOI-Konfiguration gemeinsam in dem Bauelement 250 in unterschiedlichen Bauteilbereichen vorgesehen werden können, falls dies erforderlich ist. In der gezeigten Fertigungsphase weisen die Transistoren 200a, 200b die Gateelektroden 206 auf, die von Kanalgebieten 209 durch Gateisolationsschichten 208 getrennt sind. Des weiteren sind die Gateelektroden 206 mit einem dielektrischen Material eingekapselt, etwa Siliziumnitrid, Siliziumdioxid und dergleichen, um die Gatelektroden 206 während eines Ätzprozesses zur Herstellung von Aussparungen 203c zu schützen, die beispielsweise benachbart zu der Gateelektrode 206 des ersten Transistors 200a angeordnet sind. Zu die sem Zweck enthält der erste Transistor 200a ein Abstandshalterelement 207 in Verbindung mit einer Deckschicht 205. Andererseits ist der zweite Transistor 200b und ein entsprechender Teil des aktiven Gebiets 203 von einer Abstandshalterschicht 207 bedeckt. Somit kann mittels der Abstandshalterschicht 207a das Ausmaß an Bedeckung des aktiven Gebiets 203 und somit der während eines entsprechenden Ätzprozesses zur Herstellung der Aussparungen 203c zu schützende Bereich eingestellt werden. In ähnlicher Weise kann durch Auswahl einer geeigneten Breite der Abstandshalter 207, die durch 207w gegeben ist, ein lateraler Abstand der Aussparungen 203c von dem benachbarten Kanalgebiet 209 des ersten Transistors 200a eingestellt werden, wobei auch entsprechende Ätzeigenschaften berücksichtigt werden können, etwa der Grad an isotropen Ätzverhalten und dergleichen. In ähnlicher Weise wird eine Tiefe 203d gemäß dem gewünschten Verformungspegel, der für den ersten Transistor 200a zu erzeugen ist, eingestellt.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 250 umfasst etwa die folgenden Prozesse. Zunächst wird das aktive Gebiet 203 durch Bilden der Isolationsstruktur 204 (siehe 2a) hergestellt, was auf der Grundlage von Photolithographie-, Ätz-, Abscheide- und Einebnungstechniken bewerkstelligt werden kann, wie dies auch in ähnlicher Weise zuvor mit Bezug zu dem Bauelement 150 beschrieben ist, wobei jedoch eine geometrische Konfiguration des aktiven Gebiets 203 mit geringerer Komplexität im Vergleich zu konventionellen Bauelementen vorgesehen wird, so dass prozessabhängige Ungleichmäßigkeiten in einer späteren Fertigungsphase unterdrückt werden. Danach wird eine geeignete grundlegende Dotierstoffkonzentration erzeugt, wie dies zuvor erläutert ist, und die Gateisolationsschichten 208 und die Gateelektroden 206 werden gemäß gut etablierter Prozesstechniken hergestellt. Während der Ausbildung der Gateelektroden 206 wird auch die Deckschicht 205 vorgesehen, beispielsweise in Form eines Siliziumnitridmaterials. Anschließend wird die Abstandshalterschicht 207a abgeschieden, beispielsweise durch thermisch aktivierte CVD (chemische Dampfabscheidung) mit einer gewünschten Dicke, die im Wesentlichen der Breite 207b der Abstandshalter 207 entspricht. Als nächstes wird die Abstandshalterschicht 207a durch Photolithographie und anisotrope Ätztechniken strukturiert, wodurch die Schicht 207a in der gezeigten Weise und auch die Abstandshalterelemente 297 erzeugt werden. Danach wird eine entsprechende Lackmaske, die zur Strukturierung der Schicht 207a verwendet wird, ggf. entfernt, und es wird weiterer Ätzprozess zum Erzeugen der Aussparungen 203c ausgeführt, wobei die Parameter 207w und 203d in Bezug auf einen gewünschten Verformungspegel eingestellt werden, der durch eine in den Aus sparungen 203c zu bildenden Halbleiterlegierung hervorgerufen wird. Es sollte beachtet werden, dass wenn entsprechende Aussparungen 203 geschwindigkeitskritischen Bauteilbereichen und dergleichen, eine gemeinsame Fertigungssequenz angewendet werden, wobei die jeweiligen Parameter 207w und 203d geeignet so eingestellt werden, dass die Erfordernisse des Transistors 200a und entsprechende geschwindigkeitskritischer Bauelemente erfüllt werden.
  • 2c zeigt schematisch das Halbleiterbauelement 250 in einer weiter fortgeschrittenen Fertigungsphase, in der ein selektiver epitaktischer Aufwachsprozess 210 auf der Grundlage gut etablierter Abscheiderezepte ausgeführt wird, wodurch eine Halbleiterlegierung 211 in den Aussparungen 203 gebildet wird. Wenn beispielsweise der Transistor 200a einen Durchlasstransistor repräsentiert, der einen geringeren Durchlassstrom im Vergleich zu dem Transistor 200b erfordert, der einen Herabziehtransistor einer Speicherzelle repräsentieren kann, wie dies zuvor erläutert ist, wird die eingebettete Halbleiterlegierung 211 in Form einer beliebigen geeigneten Materialzusammensetzung bereitgestellt, die eine Verformungskomponente in dem Kanalgebiet 209 erzeugt, die Ladungsträgerbeweglichkeit darin verringert. Wenn beispielsweise die Transistoren 200a, 200b n-Kanaltransistoren repräsentieren, wird die Halbleiterlegierung 211 in Form einer Silizium/Germanium-Legierung, einer Silizium/Zinn-Legierung, einer Silizium/Germanium/Zinn-Legierung und dergleichen vorgesehen, die eine größere natürliche Gitterkonstante im Vergleich zu Silizium aufweist, wodurch diese in einem kompressiv verformten Zustand aufwächst, der somit für eine uniaxiale kompressive Verformungskomponente in dem Transistor 200a sorgt. In anderen Fällen wird das Material 211 beispielsweise in Form von einem Silizium/Kohlenstoffmaterial bereitgestellt, das für eine Zugverformungskomponente sorgt, wenn die Transistoren 200a, 200b n-Kanaltransistoren repräsentieren und wenn der Transistor 200a einen größeren Durchlassstrom im Vergleich zu dem Transistor 200b erfordert. Wenn andererseits p-Kanaltransistoren betrachtet werden, können die zuvor erläuterten Materialzusammensetzungen in umgekehrter Weise für die zuvor beschriebene Situation angewendet werden. d
  • 2d zeigt schematisch das Halbleiterbauelement 250 gemäß weiterer anschaulicher Ausführungsformen, in denen eine zweite eingebettete Halbleiterlegierung 211b in einer räumlich beschränkten Weise in der Nähe des zweiten Transistors 200b angeordnet ist, wodurch eine geeignete Art an Verformung in dem benachbarten Kanalgebiet 209 des Transistors 200b erzeugt wird. Zu diesem Zweck bedeckt eine geeignete Maske oder eine Abstandshalterschicht 212a den ersten Transistor 200a und einen entsprechenden Teil des aktiven Gebiets 203, während ein Abstandshalterelement 212 die Gateelektrode 206 des zweiten Transistors 200b zusammen mit der Deckschicht 205 schützt. Somit können entsprechende Aussparungen in das aktive Gebiet 203 für den zweiten Transistor 200b geätzt werden, und nachfolgend kann ein entsprechender selektiver epitaktischer Aufwachsprozess auf der Grundlage gut etablierter Abscheidetechniken durchgeführt werden, um die eingebettete Halbleiterlegierung 211b herzustellen. Beispielsweise erzeugt die Legierung 211b eine Verformung in dem Transistor 200b derart, dass die Ladungsträgerbeweglichkeit erhöht wird, was auf der Grundlage einer Silizium/Kohlenstofflegierung erreicht werden kann, wenn n-Kanaltransistoren betrachte werden. Somit kann ein noch größerer Unterschied in den Verformungspegeln für den ersten Transistor 200a und den zweiten Transistor 200b auf der Grundlage zweier unterschiedlicher eingebetteter Halbleiterlegierungen 211a, 211b erreicht werden.
  • 2e zeigt schematisch das Halbleiterbauelement 250 gemäß noch weiterer anschaulicher Ausführungsformen, in denen eine eingebettete Halbleiterlegierung, etwa der Halbleiterlegierung 211b in einer räumlich beschränkten Weise in der Nähe des zweiten Transistors 200b gebildet ist, während der erste Transistor 200a eine eingebettete Halbleiterlegierung erhält, wodurch der verformungsinduzierende Mechanismus im Wesentlichen auf den zweiten Transistor 200b beschränkt ist.
  • 2f zeigt schematisch eine Draufsicht des Bauelements 250, in der der erste Transistor 200a die eingebettete Halbleiterlegierung 211 (siehe 2c) aufweist, wodurch ein kompressiver Verformungspegel geschaffen wird, der im Wesentlichen auf den Transistor 200a beschränkt ist, während der zweite Transistor 200b in einer deutlich weniger ausgeprägten Weise beeinflusst wird. Der Einfachheit halber wird der lokale Verformungspegel in dem aktiven Gebiet 203, das dem zweiten Transistor 200b entspricht, als „neutral” bezeichnet, wobei zu beachten ist, dass ein gewisses Maß an Einfluss der eingebetteten Halbleiterlegierung 211a weiterhin auf den zweiten Transistor 200b vorhanden sein kann. Somit kann für n-Kanaltransistoren eine kompressive Verformungskomponente des Materials 211a den Durchlassstrom des ersten Transistors 200a verringern, deren gewünschter moderat hoher Durchlassstrom für den zweiten Transistor 200b beibehalten wird, wie dies für statische RAM-Zellen erforderlich ist, wenn die Transistoren 200a, 200b einen Durchlasstransistor bzw. einen Herabziehtransistor repräsentieren.
  • 2g zeigt schematisch das Halbleiterbauelement 250 gemäß weiterer anschaulicher Ausführungsformen ähnlich zu der Ausführungsform, wie in Bezug zu 2d beschrieben ist. D. h., der erste Transistor 200a enthält das lokal begrenzte eingebettete Halbleitermaterial 211a, beispielsweise zur Erzeugung einer kompressiven Verformungskomponente, während der zweite Transistor 200b die Halbleiterlegierung 211b in einer räumlich begrenzten Weise aufweist, wodurch eine Zugverformungskomponente geschaffen wird. Somit besitzt für n-Kanaltransistoren der Transistor 200a einen geringeren Durchlassstrom, während die Zugverformung den Durchlassstrom des zweiten Transistors 200b erhöht, wodurch eine noch starker ausgeprägten Unterschied im gesamten Durchlassstrom der Transistor 200a, 200b gesorgt wird.
  • 2h zeigt schematisch eine Draufsicht des Halbleiterbauelements 250 gemäß der auch in 2e gezeigten Ausführungsform. Somit enthält der zweite Transistor 200b die eingebettete Halbleiterlegierung 211b, während der erste Transistor 200a im Wesentlichen „neutral” ist, wie dies in dem zuvor definierten Sinne zu verstehen ist.
  • Folglich kann eine effiziente „Strukturierung” des Durchlassstromes innerhalb eines zusammenhängenden aktiven Gebiets, etwa des aktiven Gebiets 203, erreicht werden, indem zumindest eine eingebettete Halbleiterlegierung in lokal beschränkter Weise vorgesehen wird, wodurch die Möglichkeit geschaffen wird, eine vereinfachte geometrische Konfiguration des aktiven Gebiets 203, beispielsweise in statischen RAM-Zellen und dergleichen, anzuwenden. Es sollte beachtet werden, dass eine entsprechende Einstellung der Durchlassströme innerhalb des aktiven Gebiets 203 auf für p-Kanaltransistoren erreicht werden kann, beispielsweise in dem eine kompressive verformungsinduzierende Halbleiterlegierung in einem Transistor vorgesehen wird, die einen erhöhten Durchlassstrom benötigt, und/oder indem eine Zugverformungskomponente hervorrufende Halbleiterlegierung in einem Transistor vorgesehen wird, der einen geringeren Durchlassstrom benötigt.
  • 2i zeigt schematisch das Halbleiterbauelement 250 gemäß einer weiteren anschaulichen Ausführungsform, in der eine eingebettete Halbleiterlegierung, etwa die Legierung 211a, mit einem weniger ausgeprägten Grad an lokaler Beschränkung vorgesehen ist, beispielsweise ist die Legierung 211 in der Nähe zweier oder mehrerer Transistoren vorgesehen, etwa der Transistoren 200a, 200b, wobei eine lokale Strukturierung der diversen Ver formungspegel durch einen Relaxationsimplantationsprozess 213 erreicht wird. Zu diesem Zweck wird eine Prozesssequenz angewendet, wie sie auch zuvor mit Bezug zu den 2b und 2c beschrieben ist, wobei jedoch entsprechende Aussparungen gemeinsam für beide Transistoren 200a, 200b hergestellt werden. Danach wird der selektive epitaktische Aufwachsprozess für beide Transistoren ausgeführt, wodurch die Halbleiterlegierung 211a gebildet wird. Es sollte beachtet werden, dass die Prozessgleichmäßigkeit während des Ätzprozesses und während des nachfolgenden selektiven epitaktischen Aufwachsprozesses auf Grund einer gleichmäßigeren Oberflächentopographie innerhalb des aktiven Gebiets 203 verbessert sein kann. Danach wird eine Lackmaske 214 auf Grundlage gut etablierter Lithographietechniken hergestellt, wobei die Maske 214 einen gewünschten Teil in der Nähe des zweiten Transistors 200b freilässt, in welchem der durch die Halbleiterlegierung 211a hervorgerufene Verformungspegel nicht gewünscht ist. Danach wird der Implantationsprozess 213, etwa auf der Grundlage einer inerten Sorte, etwa Xenon, Silizium und dergleichen, ausgeführt, wodurch ein schwerer Gitterschaden hervorgerufen wird, der zu einer entsprechenden Verringerung des inneren Verspannungspegels führt. Somit bleibt die Ladungsträgerbeweglichkeit in dem Kanalgebiet 209 des zweiten Transistors 200b von der Halbleiterlegierung 211a im Wesentlichen unbeeinflusst, wobei zusätzlich die modifizierten elektronischen Eigenschaften der Legierung 211 in Drain- und Sourcebereichen des Transistors 200b einen höheren Durchlassstrom ergeben, der ebenfalls zu einem ausgeprägten Unterschied in den entsprechenden Durchlassströmen beiträgt. Nach dem Entfernen der Lackmaske 214 kann somit die weitere Bearbeitung fortgesetzt werden, beispielsweise in dem Drain- und Sourcegebiete hergestellt werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 150 beschrieben ist.
  • Es sollte beachtet werden, dass andere Maskierungsschemata eingesetzt werden können, beispielsweise wenn die Halbleiterlegierung 211b so vorgesehen wird, dass der erste Transistor 200a von der Maske 214 frei bleibt, um damit eine entspannte Halbleiterlegierung 211b benachbart zu dem ersten Transistor 200a zu erhalten. Im Hinblick auf p-Kanaltransistoren gelten die gleichen Kriterien, wie sie zuvor erläutert sind. D. h. das Konzept des Vorsehens einer einzelnen eingebetteten Halbleiterlegierung und einer nachfolgenden lokalen Relaxation davon kann auf p-Kanaltransistoren und n-Kanaltransistoren abhängig von den gesamten Prozess- und Bauteilerfordernissen angewendet werden.
  • 2j zeigt schematisch eine Draufsicht des Halbleiterbauelements 250, das einen Teil einer typischen Speicherzelle repräsentiert, in der zwei Durchlasstransistoren 200a in unmittelbarer Nähe und in und über dem aktiven Gebiet 203 zusammen mit zwei Herabziehtransistoren 200b ausgebildet sind, die die Durchlasstransistoren 200a lateral einschließen. Auch in dieser Konfiguration kann eine effiziente Anpassung der Durchlassstromeigenschaften auf der Grundlage der zuvor beschriebenen Prinzipien erreicht werden. Beispielsweise weisen die Durchlasstransistoren 200a, die eine geringere Durchlassstromeigenschaft im Vergleich zu den Herabziehtransistoren 200b erfordern, darin eine eingebettete Halbleiterlegierung 211a auf, beispielsweise in Form eines Silizium/Gemanium-Materials, wodurch die Ladungsträgerbeweglichkeit verringert wird, wenn n-Kanaltransistoren betrachtet werden. Andererseits werden die Herabziehtransistoren 200b im Wesentlichen nicht von dem Material 211a beeinflusst, wodurch ein moderat hoher Durchlassstrom erreicht wird. Es sollte jedoch beachtet werden, dass jedes der zuvor beschriebenen Schemata für das lokale Strukturieren der Verformungspegel in dem aktiven Gebiet 203 auch auf das Bauelement 250, wie es in 2j gezeigt ist, angewendet werden kann.
  • 2k zeigt schematisch das Halbleiterbauelement 250 gemäß weiterer anschaulicher Ausführungsformen, in denen zusätzlich zu dem zuvor beschriebenen verformungsinduzierenden Mechanismus mindestens ein weiterer verformungsinduzierender Mechanismus vorgesehen ist. In der gezeigten Ausführungsform besitzt zumindest einer der Transistoren 200a, 200b darüber ausgebildet ein verspannungsinduzierendes dielektrisches Material, beispielsweise eines Siliziumnitridmaterials, eines stickstoffenthaltenden Siliziumkarbidmaterials und dergleichen. Beispielsweise enthält der Transistor 200a zusätzlich zu der eingebetteten Halbleiterlegierung 211a eine kompressiv verspannte dielektrische Schicht 203a, die den gesamten verformungsinduzierenden Mechanismus in dem Transistor 200a verbessert. In anderen anschaulichen Ausführungsformen enthält der Transistor 200b eine entsprechende verspannungsinduzierende Schicht 230b, die eine im Wesentlichen verspannungsneutrale Schicht repräsentiert, die eine unterschiedliche Art oder Größe an Verspannungspegeln im Vergleich zu der Schicht 230a besitzt. Folglich sorgen die Schichten 230a, 230b für einen weiteren Bereich an Prozessgrenzen, um damit einen gewünschten Unterschied im Durchlassstrom zu erhalten. Wenn etwa verformungsinduzierende Parameter, etwa eine Tiefe des verformungsinduzierenden Materials 211a, dessen Zusammensetzung, d. h. der Grad an Gitterfehlanpassung in Bezug das umgebende Material, ein lateraler Abstand von dem entsprechenden Kanalgebiet und dergleichen so zu wählen sind, dass die mit den Erfordernissen für Transistorelemente in anderen Bauteilgebieten verträglich sind, können die Schichten 230a, 230b einen weiteren Parameter zum Einstellen des gesamten Unterschieds vom Durchlassstrom bieten.
  • Die dielektrischen Schichten 230a, 230b können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu plasamunterstützte CVD-Techniken gehören, in denen Materialien, etwa Siliziumnitrid, stickstoffenthaltendes Siliziumkarbid und dergleichen mit unterschiedlichen Verspannungspegeln und unterschiedlichen Arten an Verspannungen abgeschieden werden, indem geeignete Abscheideparameter eingestellt werden. Wenn die entsprechenden inneren Verspannungsbedingungen einer oder beider Schichten 230a, 230b speziell an die Transistoren 200a, 200b unabhängig von den Verspannungseigenschaften dieser Schichten in anderen Bauteilbereichen einzustellen sind, können eine oder mehrere Verspannungsrelaxationsimplantationen ausgeführt werden, was auf der Grundlage einer Xenon-Implantation mit einem zugehörigen Maskierungsschema bewerkstelligt werden kann.
  • Es gilt also: Die vorliegende Offenbarung stellt Verfahren und Halbleiterbauelemente bereit, in denen der Durchlassstrom von Transistoren, die in und über dem gleichen aktiven Gebiet ausgebildet sind, auf der Grundlage eines lokal angepassten Verformungspegels eingestellt werden kann, der auf Basis zumindest einer eingebetteten Halbleiterlegierung erreicht wird, so dass eine Gesamttransistorkonfiguration mit geringerer Komplexität erhalten wird, während andererseits ein deutlicher Unterschied im Durchlassstrom geschaffen wird. In einigen anschaulichen Ausführungsformen werden ein Herabziehtransistor und ein Durchlasstransistor einer statischen RAM-Zelle in einem gemeinsamen aktiven Gebiet hergestellt, ohne dass eine ausgeprägte Änderung der Transistorbreite dieser Transistorelemente erforderlich ist, da der unterschiedliche Durchlassstrom effizient auf der Grundlage eines verformungsinduzierenden Mechanismus eingestellt werden kann, der durch die mindestens eine eingebettete Halbleiterlegierung bereitgestellt wird, die lokal in unterschiedlicher Weise auf diese Transistoren einwirkt. Beispielsweise kann eine im Wesentlichen rechteckige Konfiguration für das gemeinsame aktive Halbleitergebiet eines oder mehrerer Durchlasstransistoren und eines oder mehrerer Herabziehtransistoren verwendet werden, wodurch bessere Bedingungen während der Lithographie- und Ätzprozesse geschaffen werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und dient dazu, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (27)

  1. Verfahren mit: Bilden eines ersten Transistors in und über einem aktiven Gebiet, das über einem Substrat eines Halbleiterbauelements ausgebildet ist, wobei der erste Transistor eine erste Leitfähigkeitsart besitzt; Bilden eines zweiten Transistors in und über dem aktiven Gebiet, wobei der zweite Transistor die erste Leitfähigkeitsart besitzt; und Einstellen eines Verhältnisses der Durchlassströme des ersten und des zweiten Transistors durch Vorsehen einer ersten eingebetteten Halbleiterlegierung oder einer zweiten eingebetteten Halbleiterlegierung in dem ersten und/oder dem zweiten Transistor, um unterschiedliche Verformungspegel in einem ersten Kanalgebiet des ersten Transistors und einem zweiten Kanalgebiet des zweiten Transistors hervorzurufen.
  2. Verfahren nach Anspruch 1, wobei Einstellen eines Verhältnisses der Durchlassströme des ersten und des zweiten Transistors umfasst: Vorsehen der ersten eingebetteten Halbleiterlegierung in dem ersten Transistor, wobei die erste eingebettete Halbleiterlegierung eine Ladungsträgerbeweglichkeit in dem ersten Kanalgebiet verringert.
  3. Verfahren nach Anspruch 2, wobei die erste eingebettete Halbleiterlegierung Silizium und/oder Germanium und/oder Zinn aufweist.
  4. Verfahren nach Anspruch 1, wobei der erste und der zweite Transistor im Wesentlichen die gleiche Transistorbreite aufweisen.
  5. Verfahren nach Anspruch 2, das ferner umfasst: Vorsehen einer zweiten eingebetteten Halbleiterlegierung in dem zweiten Transistor, wobei die zweite eingebettete Halbleiterlegierung die Ladungsträgerbeweglichkeit in dem zweiten Kanalgebiet des zweiten Transistors erhöht.
  6. Verfahren nach Anspruch 5, wobei die zweite Halbleiterlegierung Kohlenstoff aufweist.
  7. Verfahren nach Anspruch 1, wobei Einstellen eines Verhältnisses der Durchlassströme umfasst: Vorsehen der zweiten Halbleiterlegierung in dem zweiten Kanalgebiet, wobei die zweite eingebettete Halbleiterlegierung die Ladungsträgerbeweglichkeit in dem zweiten Kanalgebiet erhöht.
  8. Verfahren nach Anspruch 7, wobei die zweite eingebettete Halbleiterlegierung die einzige eingebettete Halbleiterlegierung in dem aktiven Gebiet ist.
  9. Verfahren nach Anspruch 2, wobei die erste eingebettete Halbleiterlegierung die einzige eingebettete Halbleiterlegierung in dem aktiven Gebiet ist.
  10. Verfahren nach Anspruch 1, wobei Vorsehen einer ersten eingebetteten Halbleiterlegierung und/oder einer zweiten eingebetteten Halbleiterlegierung umfasst: Bilden von Aussparungen in Drain- und Sourcebereichen des ersten und/oder des zweiten Transistors und Füllen der Aussparungen mit der ersten und/oder der zweiten eingebetteten Halbleiterlegierung.
  11. Verfahren nach Anspruch 10, wobei Einstellen unterschiedlicher Verformungspegel in dem ersten und dem zweiten Kanalgebiet umfasst: Einstellen einer Größe der Aussparungen und/oder eines Abstands der Aussparungen von den ersten und dem zweiten Kanalgebiet und/oder einer Zusammensetzung der ersten eingebetteten Halbleiterlegierung und/oder der zweiten eingebetteten Halbleiterlegierung.
  12. Verfahren nach Anspruch 1, wobei die erste oder die zweite eingebettete Halbleiterlegierung in dem ersten und dem zweiten Transistor gebildet wird und wobei das Verfahren ferner umfasst: Relaxieren der ersten oder der zweiten eingebetteten Halbleiterlegierung in dem ersten oder dem zweiten Transistor.
  13. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verformungsinduzierenden dielektrischen Schicht über dem ersten und/oder dem zweiten Transistor.
  14. Verfahren nach Anspruch 13, wobei eine kompressive verformungsinduzierende dielektrische Schicht selektiv über dem ersten Transistor gebildet wird und die erste eingebet tete Halbleiterlegierung in dem ersten Transistor hergestellt wird, so dass eine kompressive Verformung hervorgerufen wird.
  15. Verfahren nach Anspruch 14, wobei eine Zugverformung hervorrufende dielektrische Schicht selektiv über dem zweiten Transistor gebildet wird.
  16. Verfahren mit: Bilden eines aktiven Gebiets in einer Halbleiterschicht eines Halbleiterbauelements, wobei das aktive Gebiet eine im Wesentlichen konstante Breite aufweist; Bilden einer ersten Gateelektrodenstruktur über dem aktiven Gebiet, um ein erstes Kanalgebiet zu definieren; Bilden einer zweiten Gateelektrodenstruktur über dem aktiven Gebiet, um ein zweites Kanalgebiet zu definieren; und Bilden einer eingebetteten Halbleiterlegierung in dem aktiven Gebiet, um einen unterschiedlichen Verformungspegel in dem ersten und dem zweiten Kanalgebiet hervorzurufen.
  17. Verfahren nach Anspruch 16, wobei Bilden der eingebetteten Halbleiterlegierung umfasst: selektives Bilden einer kompressive Verformung hervorrufenden Halbleiterlegierung benachbart zu der ersten Gateelektrodenstruktur, so dass eine kompressive Verformung in dem ersten Kanalgebiet erzeugt wird, während ein geringerer kompressiver Verformungspegel in den zweiten Kanalgebiet beibehalten wird.
  18. Verfahren nach Anspruch 16, wobei Bilden der eingebetteten Halbleiterlegierung umfasst: selektives Bilden einer zugverformungsinduzierende Halbleiterlegierung benachbart zu der zweiten Gateelektrodenstruktur, um eine Zugverformung in dem zweiten Kanalgebiet hervorzurufen, während ein geringerer Zugverformungspegel in dem ersten Kanalgebiet beibehalten wird.
  19. Verfahren nach Anspruch 16, wobei Bilden der eingebetteten Halbleiterlegierung umfasst: selektives Bilden einer kompressive Verformung induzierenden Halbleiterlegierung benachbart zu der ersten Gatelektrodenstruktur, um eine kompressive Verformung in dem ersten Kanalgebiet hervorzurufen und selektives Bilden einer Zugverformung hervorrufenden Halbleiterlegierung benachbart zu der zweiten Gateelektrodenstruktur, um eine Zugverformung in dem zweiten Kanalgebiet zu erzeugen.
  20. Verfahren nach Anspruch 16, das ferner umfasst: Bilden einer oder mehrerer weiterer Gateelektrodenstrukturen über dem aktiven Gebiet.
  21. Halbleiterbauelement mit: einem aktiven Halbleitergebiet, das über einem Substrat gebildet ist; einem ersten Transistor, der in und über dem aktiven Halbleitergebiet gebildet ist, wobei der erste Transistor ein erstes Kanalgebiet mit einem ersten Verformungspegel aufweist; und einem zweiten Transistor, der in und über dem aktiven Halbleitergebiet gebildet ist, wobei der zweite Transistor ein zweites Kanalgebiet mit einem zweiten Verformungspegel aufweist, der sich von dem ersten Verformungspegel unterscheidet, wobei der erste und/oder der zweite Verformungspegel von einer verformungsreduzierenden Halbleiterlegierung beeinflusst sind, die lokal in dem aktiven Halbleitergebiet eingebettet ist.
  22. Halbleiterbauelement nach Anspruch 21, wobei eine Transistorbreite des ersten und des zweiten Transistors im Wesentlichen gleich ist.
  23. Halbleiterbauelement nach Anspruch 21, wobei die verformungsinduzierende Halbleiterlegierung auf den ersten Transistor so beschränkt ist, dass eine erste Art an Verformung in dem ersten Kanalgebiet hervorgerufen wird, während die erste Art an Verformung in dem zweiten Kanalgebiet in einer weniger ausgeprägten Weise hervorgerufen wird.
  24. Halbleiterbauelement nach Anspruch 22, wobei die verformungsinduzierende Halbleiterlegierung räumlich auf dem zweiten Transistor so beschränkt ist, dass eine zweite Art an Verformung in dem zweiten Kanalgebiet hervorgerufen wird, während die zweite Art an Verformung in dem ersten Kanalgebiet in einer weniger ausgeprägten Weise hervorgerufen wird, und wobei die zweite Art an Verformung sich von der ersten Art an Verformung unterscheidet.
  25. Halbleiterbauelement nach Anspruch 21, wobei der erste und der zweite Transistor Transistoren einer Speicherzelle repräsentieren, und wobei der erste Transistor einen ersten Durchlassstrom aufweist, der kleiner ist als ein zweiter Durchlassstrom des zweiten Transistors.
  26. Halbleiterbauelement nach Anspruch 25, wobei das aktive Gebiet einen oder mehrere weitere Transistoren aufweist.
  27. Halbleiterbauelement nach Anspruch 26, wobei ein erster des einen oder der mehreren weiteren Transistoren den gleichen Aufbau wie der erste Transistor besitzt und wobei ein zweiter des einen oder der mehreren weiteren Transistoren den gleichen Aufbau wie der zweite Transistor besitzt.
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