CN101919045A - 在半导体装置中通过使用在双应力衬层上方的额外层而获得的n沟道晶体管的增进的晶体管效能 - Google Patents
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Abstract
本发明是通过形成如氮化硅的额外的介电材料层(260)，于图案化不同本质应力的介电衬层(230，240)之后，能使N沟道晶体管(220A)的效能明显增加，而实质上不造成P沟道晶体管(220B)的效能损失。
Description
技术领域
本发明大体上是关于集成电路的领域，且尤关于根据晶体管上方所形成的受应力的介电层的场效应晶体管制造，例如用于在不同晶体管类型的沟道区域中产生不同类型的应变(strain)的受应力的接触蚀刻停止层(contact etch stop layer)。
背景技术
集成电路通常包括按照特定的电路布局(circuit layout)而位于给定的芯片(chip)面积上的大量的电路组件，其中，于复杂电路中，场效应晶体管代表一个主要的电路组件。一般而言，目前实施的有多种工艺技术，其中，就基于场效应晶体管的复杂电路而言，例如微处理器、储存芯片等等，互补金氧半导体(Complementary Metal OxideSemiconductor，CMOS)技术由于在操作速度及/或功率消耗及/或成本效益方面的优秀特性，而为最有前景的方法之一。于使用CMOS技术制造复杂集成电路期间，数百万个互补晶体管，即N沟道晶体管或P沟道晶体管，是形成于包含结晶半导体层(crystalline semiconductor layer)的基板上。不论是N沟道晶体管还是P沟道晶体管，场效应晶体管包括所谓的PN结(junction)，该PN结是通过高度掺杂的漏极和源极区域于该漏极区域及该源极区域之间带有逆或弱掺杂(inversely or weaklydoped)的沟道区域的接口而形成。
沟道区域的导电率，即导电沟道的驱动电流能力，是由形成于沟道区域上方且通过薄绝缘层与该沟道区域分隔的栅极电极所控制。在因为将适当的控制电压施加至栅极电极而形成的导电沟道之后，该沟道区域的导电率则仰赖掺杂物浓度(dopant concentration)、多数电荷载子的移动率(mobility)、以及对于该沟道区域朝晶体管宽度方向的给定延伸而言介于源极及漏极区域之间的距离(亦称为沟道长度)来决定。因此，结合能在将控制电压施加至栅极电极后而于绝缘层下方迅速产生导电沟道的能力，沟道区域的导电率实质上决定MOS晶体管的效能。因此，沟道长度的缩减，以及随之相关的沟道电阻率(channel resistivity)的减少，已成为用于完成增加集成电路操作速度的主要设计准则(dominate design criteria)。
然而，晶体管尺寸(dimension)的缩小涵盖了多个与其相关的问题，这些问题必须解决以免过度抵消掉不断减少MOS晶体管的沟道长度所获得的优点。与减少栅极长度有关的一个问题为所谓的短沟道效应(short channel effect)的发生，此效应能够造成沟道导电率的可控制性降低。可通过某些设计技术来抵销短沟道效应，然而，其中某些技术可能会伴随有沟道导电率的减少，因而部分地抵消掉缩减临界尺寸(critical dimension)所获得的优点。
有鉴于此，已提出通过减少晶体管尺寸，以及通过增加给定沟道长度的沟道区域中的电荷载子移动率，而增进晶体管组件的装置效能，藉此增加驱动电流能力并因此增加晶体管效能。举例而言，能够修改沟道区域中的晶格结构(lattice structure)，例如通过于其中产生拉伸或压缩应变(tensile or compressive strain)，而分别造成电子及电洞的移动率的修改。举例而言，于具有标准结晶组构(standard crystallographicconfiguration)的硅层的沟道区域中产生拉伸应变，能够增加电子的移动率，然后能直接转变为对应增加的N型晶体管导电率。另一方面，于沟道区域中的压缩应变能够增加电洞的移动率，因而提供增进P型晶体管的效能的可能性。
于此实施态样中的一个有效的方法为一种技术，该技术能够通过调整形成于基本晶体管结构上方的介电层堆栈的应力特性，而于不同晶体管组件的沟道区域内产生所需的应力情况。介电层堆栈通常包括介电层，该介电层能位于接近该晶体管，亦能用于控制个别的蚀刻工艺，以求形成对栅极及漏极及源极端点的接触开口。因此，于沟道区域中机械应力的有效控制，即有效应力工程(effective stressengineering)，能够通过各自调整于个别晶体管的此层的内部应力来完成，该层亦能称为接触蚀刻停止层，并通过将具有内部压缩应力的接触蚀刻停止层定位在P型晶体管上方以及将具有内部拉伸应力的接触蚀刻停止层定位在N型晶体管上方，从而于个别的沟道区域中分别产生压缩及拉伸应变。
通常，接触蚀刻停止层系通过电浆加强化学气相沉积工艺(plasmaenhanced chemical vapor deposition，PECVD)而形成于晶体管上方，即于栅极结构及漏极与源极区域上方，其中例如由于氮化硅相对于二氧化硅(为广为接受的层间介电材料)的高蚀刻选择性(etch selectivity)而可使用氮化硅。再者，PECVD氮化硅可沉积有高本质应力(intrinsic stress)，例如高达二十亿帕斯卡(2Giga Pascal，2GPa)或明显更高之压缩应力，以及高达1GPa或明显更高的拉伸应力，其中能够通过选择适当的沉积参数而有效地调整本质应力的类型及大小。举例而言，离子撞击(ionbombardment)、沉积压力(deposition pressure)、基板温度、气体流率等等代表能够用于获得所需的本质应力的个别的参数。
于形成两种类型的受应力的层期间，当使用65nm技术及甚至更进阶的方法来逐渐缩小装置尺寸时，由于所涵盖的沉积工艺的有限的共形沉积能力(conformal deposition capability)可能于后续用于图案化受应力的层与形成接触开口的工艺步骤期间导致个别的工艺不均匀性，传统技术可能会有效率降低的问题，如以下将参照图1a至1c而详加解说者。
图1a为图标说明于特定制造阶段中的半导体装置100于第一装置面积120A及第二装置面积120B上方形成应力诱发层(stress-inducinglayer)的剖面图。若考虑绝缘体上覆硅(silicon-on-insulator，SOI)的组构，通常代表个别的晶体管组件的第一及第二装置面积120A，120B能形成于包括半导体层102(如硅基底层(silicon-based layer))的基板101上方，其中该半导体层102能够通过适当的埋置绝缘层(buried insulating layer)而与基板101分隔。于所示的范例中，按照所考虑技术的设计规则，第一及第二装置面积120A，120B能包括多个带有侧向距离的晶体管组件。于第一及第二装置面积120A，120B中的晶体管能包括形成于个别的栅极绝缘层(gate insulation layer)123上的栅极电极(gate electrode)121，该栅极绝缘层123使栅极电极121与对应的沟道区域124分隔，该沟道区域124侧向地位于个别的漏极/源极区域125之间。另外，能够于栅极电极121之侧壁上形成侧壁间隔件(sidewall spacer)结构122。通常，能于漏极及源极区域125及栅极电极121中设置金属硅化物区域(未图标)，以便增进这些面积的导电率。半导体装置100能表示为进阶的装置，其中如栅极长度(即图1a中栅极电极121的水平延伸量)的临界尺寸能够大约为50nm或明显更小。因此，个别的晶体管组件间的距离(即于紧密间隔的晶体管组件的相邻侧壁间隔件结构122之间的侧向距离)能够大约为100nm或甚至更小，其中，视装置组构而定，于稠密的装置面积中，能够设置多个紧密间隔的电路组件。
应了解到，倘若需要的话，能够通过适当的隔离结构(未图标)分隔第一及第二装置区域120A，120B。另外，于图1a中之制造阶段中，包括高本质应力的氮化硅层130能够形成于第一及第二装置区域120A，120B上方，接着形成由二氧化硅组成之蚀刻指针层(etch indicator layer)131。应了解到，倘若需要的话，能够在氮化硅层130与第一及第二装置区域120A，120B中的个别的晶体管组件之间，提供如具有适当厚度及密度的二氧化硅层的蚀刻停止层。
显然于图1a中，由于相邻晶体管组件之间的间隔缩减，氮化硅层130能定义个别的表面形貌(surface topography)，其中，因晶体管组件间的间隔能为约氮化硅层130的层厚度的两倍，故锥状凹陷(taperedrecess)(亦称为接缝(seam)132)可能形成于紧密间隔的晶体管组件之间，其中结合有限的共形填补行为(conformal fill behavior)，甚至可能造成如空隙132A等等的对应的缺陷。而且，由于接缝132处显著的表面形貌，二氧化硅层131能因相较于其它面积的局部不同的沉积情况，而于此面积处具有明显增加的厚度，而可能于后续图案化该层130期间进一步促成蚀刻不均匀性(etch non-uniformity)。
再者，于此制造阶段中，半导体装置100能包括暴露第一装置区域120A同时覆盖第二装置区域120B的抗蚀掩模(resist mask)103。于此范例中，可假设能适当选择氮化硅层130的本质应力，以便于增进第二装置区域120B中的晶体管效能。
用于形成如图1a所示的半导体装置100的典型的工艺流程可包括下列工艺。根据包含进阶的光微影术(photolithography)、沉积、氧化及蚀刻技术的广为接受的工艺技术，能形成并图案化栅极电极121及栅极绝缘层123。此后，能够根据广为接受的沉积、非等向性蚀刻工艺(anisotropic etch process)及注入顺序(implantation sequence)结合侧壁间隔件结构122而形成漏极及源极区域125，以建立所需的垂直及侧向的掺杂分布(dopant profile)。之后倘若需要，能根据广为接受的技术形成个别的硅化物区域。接着倘若需要，能形成对应的二氧化硅蚀刻停止层，之后再沉积氮化硅层130。于沉积氮化硅材料期间，个别的工艺参数，例如于沉积期间的载子气体(carrier gas)及反应气体(reactive gas)的组成、基板温度、沉积压力、以及(特别是)离子撞击，可能明显影响关于下方材料在沉积材料时最终所得到的本质应力。因此，通过选择适当的参数值，能够产生高本质应力，例如高达2GPa以及甚至更高的压缩应力或是高达1GPa或甚至明显更高的拉伸应力，以增进于第一装置区域120A中的晶体管的效能。因超过特定层厚度时氮化硅沉积工艺的较不显著的共形性(conformality)，以及对于增加的长宽比(aspectratio)，如于所示的稠密封装装置面积中可能发生于由以适度栅极高度尺寸的相邻晶体管组件间的缩小的距离所造成的高程度缩小尺寸的装置中，能于紧密间隔的晶体管组件之间朝侧向生长方向合并氮化硅材料，从而形成个别的接缝132，或是能形成个别的突出物(overhang)，从而造成空隙132A。因此，于后续二氧化硅层131的沉积中，于接缝132处的局部沉积情况可能造成层厚度的不均匀，因而产生局部且明显增进的二氧化硅厚度，该厚度甚至相当于高达远离接缝132处的面积的厚度的三至四倍。另一方面，该空隙132A可能于稍后的阶段中实施的接触蚀刻工艺中，引起个别的蚀刻不均匀性。
于沉积二氧化硅层131之后，能根据广为接受的光微影技术形成抗蚀掩模103。接着，能实施适当设计的蚀刻工艺，以便从第一装置区域120A移除层130及131的一部分。于对应的蚀刻工艺期间，能先移除层131的二氧化硅材料，之后进行选择性蚀刻工艺以移除氮化硅层130的材料，其中，倘若需要，能根据蚀刻停止层来控制该对应的蚀刻工艺。由于在接缝132处的二氧化硅层131的明显增加的层厚度，当移除层131时，在蚀刻工艺期间可能无法将材料完全移除，因而在用于移除氮化硅层130的暴露部分之后续蚀刻工艺期间会明显阻挡选择性蚀刻的化学作用。
因此，个别的材料残余物可能残留于第一装置区域120A的晶体管之间，如此可能导致于进一步的处理期间个别的不均匀性，例如在沉积设计成增进于第一装置区域120A中晶体管的晶体管效能的高本质应力的另外的介电层期间。
图1b为图标说明于进一步的进阶制造阶段中的半导体装置100。如图所示，第二介电层140能形成于第一及第二装置区域120A，120B上方，该第一及第二装置区域120A，120B为带有亦称为132的对应的材料残余物，且该残余物是由层131及130的材料构成，然而个别的缺陷，亦即空隙132A，仍可能存在于第二装置区域120B中。因此，由于材料残余物132能由不同材料组成，且相较于周围如先前所解释之层140的材料可能具有不同类型的本质应力，个别的应力转换机制(stress transfer mechanism)可能恶化，此外，残余物同时可能于后续用于形成个别的接触开口之图案化顺序中提供个别的蚀刻不均匀性。同样地，于后续处理期间，于第二装置区域120B中的空隙132A亦可能造成降低的应力转换机制，连带降低蚀刻均匀性。再者，显示于图1b中的制造阶段时，于用于移除于第二装置区域120B中之层140的暴露部分的对应的蚀刻工艺105期间，设置对应的抗蚀掩模104以保护介电层140。
关于第二介电层140的形成，为实质上应用如先前所解释关于层130之相同的准则。因此，于沉积层140期间，能以适当的方式调整个别的工艺参数，以便能获得所需的高本质应力。于复杂应用中，即于特征尺寸约为50nm及更小的半导体装置中，因为结合于沉积层130期间所产生的表面形貌，实质上完全移除层140的暴露部分可能视对于给定装置几何的后续沉积的沉积能力而定，故用于形成层140的沉积工艺的填空能力(fill gap capability)亦能于蚀刻工艺105期间扮演重要角色。因此，层140的厚度可能必须在特定限制之内，以求实质上完全移除第二装置区域120B的层140，而不过度影响整体应力转换机制。因此，对于层140的沉积而言，可能需要个别的高度共形性，以求通过工艺105有效移除层140的暴露部分，其中能根据蚀刻指针131控制该工艺105，从而需要适度均匀的层厚度，以实质上完全移除层140的材料，而无需过度移除层130的材料。
图1c为图标说明于进一步的进阶制造阶段中的装置100，其中如由二氧化硅构成之对应的层间介电材料150系能形成于第一及第二介电层130，140上方。能根据如基于TEOS等等之次大气(sub-atmospheric)沉积工艺之广为接受的技术形成介电材料150，之后倘若需要的话可进行个别的平坦化工艺。其后能形成个别的接触开口151，于一些如于稠密RAM区域中之范例中，该接触开口151能连接至位于紧密间隔的晶体管间之面积的装置层。因此，对应的不规则132，132A亦可能影响对应的工艺，从而造成较不可靠的接触或甚至整体接触失效。
结果，在进一步缩小装置尺寸后，用于高本质应力的介电材料的沉积工艺之个别限制可能需要减少层厚度，以符合于进阶装置几何中遇到之增加的长宽比。然而，于此范例中，亦可明显减少由受应力的介电材料诱发之个别的应变，从而亦减少晶体管效能。因此，尽管装置尺寸持续减少，重要的设计准则在于增进于逻辑面积中之晶体管操作速度，从而需要上述采用关于材料减少的双应力衬层方法，以符合相邻装置之间减少的间距。
本发明为针对能够避免或至少减少一个或多个上述课题之影响的各种方法及装置。
发明内容
下列提出本发明简化的概要，以提供本发明一些实施态样之基本的理解。本概要并非本发明彻底的概要。其并非有意于识别本发明重要或关键的组件，或是描绘本发明之范畴。其唯一的目的是在于以简化的形式表示一些概念来作为稍后讨论之更详细的说明的序言。
大体而言，本发明通过提供用于增加N沟道晶体管之速度的应力衬层方法来解决于高度缩小尺寸之半导体装置中应变诱发机制之减少的效益之问题，从而亦增进逻辑CMOS装置的整体速度。为此目标，于个别的晶体管装置上方形成受不同应力的介电层的图案化顺序，为设计成符合缩减的装置尺寸，而同时增进N沟道晶体管的晶体管效能。亦即，能根据工艺参数实施用于设置二层受不同应力的介电层的图案化顺序，该工艺参数能够高度有效沉积这两种介电材料，其中，于移除该些层的不想要的部分后，相较于先前所形成的蚀刻停止材料具有明显减少的内部应力等级的至少另外一层介电材料蚀刻停止层能在对应的工艺裕度(process margin)内形成，从而于进一步的工艺期间减少任何图案化诱发的不均匀性，同时明显增进N型晶体管的应变诱发机构。因此，一旦建立用于受不同应力的介电层的适当图案化方案(patterningregime)，个别的工艺顺序能迅速适应于任何进一步缩小尺寸的装置。
于此揭露的一个例示方法包括于第一晶体管上方形成第一应力诱发层，该第一晶体管形成于基板上方，其中该第一应力诱发层产生第一类型应力。该方法复包括于第二晶体管上方形成第二应力诱发层，其中该第二应力诱发层产生不同于该第一类型应力的第二类型应力。再者，于该第一及第二晶体管上方形成第三介电层，其中该第三介电层于该第一晶体管上方所具有的内部应力等级小于该第一及第二应力诱发层的内部应力等级。此外，层间介电材料形成于该第一及第二晶体管上方，以及连接至该第一及第二晶体管的接触开口是通过使用第一及第二应力诱发层以及第三介电层作为蚀刻停止层而形成。
于此揭露的另一个例示方法包括于P沟道晶体管上方形成第一介电层，其中该第一介电层于P沟道晶体管的沟道区域中诱发压缩应变。该方法复包括于N沟道晶体管上方形成第二介电层，其中该第二介电层于N沟道晶体管的沟道区域中诱发拉伸应变。再者，该方法包括于该P沟道晶体管及该N沟道晶体管上方形成第三介电层，其中该第三介电层所具有的内部应力等级小于该第一及第二介电层的内部应力等级。此外，层间介电材料沉积于该第三介电层上方。
于此揭露的一个例示半导体装置包括形成于第一晶体管上方的第一介电层，其中该第一介电层产生第一类型应力。该装置复包括形成于第二晶体管上方的第二介电层，其中该第二介电层诱发不同于该第一类型应力的第二类型应力。再者，该半导体装置复包括于形成该第一及第二介电层上的第三介电层，其中该第三介电层所具有的内部应力等级小于该第一及第二介电层的内部应力等级。该半导体装置复包括形成于该第三介电层上方的层间介电材料，其中该层间介电材料的厚度大于该第一及第三介电层的结合厚度。
附图说明
通过参照下列描述配合随附图式可理解本发明，其中相同的组件符号识别相似的组件，且其中：
图1a至1c为按照传统方法，图标说明于包含稠密间隔的晶体管组件之半导体装置中，于各种制造阶段形成受不同应力的接触蚀刻停止层之剖面图；
图2a至2b为按照于此揭露之例示具体实施例，图标说明于在用以于晶体管上方形成不同本质应力之受应力的介电层，接着形成减少应力或带有实质上中性应力行为之缓冲层之各种制造阶段期间，分别包含N型晶体管及P型晶体管之装置区域之剖面图；
图2c为按照于此揭露之例示具体实施例，图标说明半导体装置之剖面图，其中于沉积之后处理额外介电材料，以调整额外介电层之材料特性，例如调整内部应力等级；
图2d为按照于此揭露之另一例示具体实施例，图标说明于通过用以选择性调整于N沟道晶体管上方之额外介电层之内部应力等级之离子撞击期间，半导体装置之剖面图；以及
图2e为按照于此揭露之其它例示具体实施例，图标描述具有层间介电材料之半导体装置之剖面图，其中系根据受应力的介电层及具有减少的内部应力等级之额外介电层，图案化该层间介电材料以形成接触开口。
虽然本发明容许各种修改及替代形式，但其特定具体实施例已通过附图中的范例充分显示并且在此详细说明。然而，应理解的是，于此描述之特定具体实施例并非有意将本发明限定于所揭露的特定形式，相反地，本发明系要涵盖落入附加的权利要求书所定义之本发明的精神及范畴之所有修改、等效物、及替代物。
具体实施方式
以下描述本发明之各种例示具体实施例。为求简洁，于此说明书中并未描述所有实际实作之特征。当然，应了解到，任何此种实际之具体实施例之开发，必须作出许多实作特定(implementation-specific)的决策以达到开发者的特定目标，例如随着实作不同而变化之符合系统相关及与商业相关之限制条件(constraint)者。此外，将了解到，此种开发工作可能是复杂且耗时的，但对受惠于此揭露内容之熟习该技艺者而言仍将是例行工作。
现将参照附图描述本发明。各种结构、系统及装置系仅为了说明之目的而描绘于图式中，以便不会让熟习此项技术者已熟知之细节模糊了本发明内容。不过，还是包含附图来说明与解释本揭示之例示范例。应以熟悉该项技艺者所认定之意义来了解和解释本文中的字汇与词。本文前后一致使用的术语以及词汇并无暗示特别的定义，特别定义系指与熟悉该项技艺者认知之普通惯用的定义所不同之定义。如果一个术语或词汇具有特别定义，亦即非为熟悉该项技艺者所了解之义意时，本说明书将会直接且明确的提供其定义。
一般而言，本发明系有关于用于在装置区域上方形成应力诱发层之增进的工艺技术，该装置区域能根据带有增进缩小尺寸能力之双应力衬层方法而包含稠密间隔的晶体管组件。双应力衬层方法可被理解为以下顺序：沉积第一类型本质应力之第一应力诱发材料、图案化该第一材料以从不想要的装置面积将其移除、沉积第二类型应力之第二应力诱发材料以及移除于该第一材料上方之该第二材料。按照于此揭露之实施态样，通过于先前形成之受应力的衬层上方形成额外介电材料(于例示具体实施例中由氮化硅构成)以延伸双应力衬层顺序，将沉积工艺(可能结合用于形成高度受应力的介电材料之后续图案化方案)之能力列入考量，以求于图案化顺序期间及于用以形成个别接触结构之后续工艺步骤期间明显减少任何不均匀性，其中该额外介电层相较于受应力的衬层具有较低的内部应力等级，从而形成用以封入该受应力的衬层之有效的「缓冲」层。已发现到额外介电层(能由与受应力的衬层相同或相似材料成分组成)之设置会造成N沟道晶体管之明显的增益效能(gain performance)，同时实质上不影响P沟道晶体管。因此，根据工艺参数能有效形成受应力的衬层，以符合用于高度缩小装置尺寸之应力及装置需求，亦即，在用以形成受应力的衬层之沉积工艺之填空能力时，能设置受高应力的材料之共形层(conform layer)，而减少的应力等级或连同实质中性(neutral)的应力行为之额外层则造成于N沟道晶体管中之拉伸应力之有效应力转换。于一些实施态样中，额外介电层能选择性设置于包含如CPU核心等等之逻辑电路之电路面积中，以求增进其中之拉伸应变，同时于其它如RAM(随机存取内存)面积之面积中，倘若需要的话，能以适度高的压缩应力设置该额外介电层。该额外介电层因此允许以增进的均匀度形成实际应力衬层，从而亦增进于对应的层间介电材料中后续接触开口之图案化之均匀度，其中该应力衬层及该额外介电层能作用为蚀刻停止件(etch stop)。于一些例示具体实施例中，能于沉积该额外介电层之前形成额外衬层，其中能使用衬层以增进对包括应力衬层及介电层之介电堆栈产生开口之蚀刻工艺之控制，其中额外衬层能实质上不影响额外介电层之缓冲效果。
于其它例示具体实施例中，额外受应力的介电材料能设置成有效的缓冲材料，而同时于蚀刻工艺期间提供不同的光学响应，该蚀刻工艺系用以蚀刻穿透由应力衬层及额外介电层所组成之介电层堆栈，从而当于上覆的(overlying)层间介电材料中形成接触开口时，提供高蚀刻停止能力，且当蚀刻穿透额外介电层时亦造成增进的蚀刻可控制性。
图2a为图标说明半导体装置200之剖面图。该装置系包括第一装置区域220A及第二装置区域220B，能于其基本装置架构中对应具有形成于其中之一个或多个晶体管组件之主动区域。因此，倘若适当的话，装置区域220A，220B亦能称为晶体管220A，220B，其中应了解到区域220A，220B之每一区域亦能包括多个晶体管组件，该些晶体管组件可由或可不由隔离结构(未图标)形成边界。晶体管220A，220B能位于基板201上方，该基板201能表示任何如半导体基体基板(semiconductor bulk substrate)之适当的承载材料(carrier material)，例如基于硅或已有实质上结晶的半导体层202形成于其上之绝缘材料，从而形成个别的SOI组构。于一个例示具体实施例中，晶体管220A，220B能表示为如CPU核心之逻辑电路之电路组件。应了解到，半导体装置200能包括其它装置区域，该些装置区域能包含形成如静态RAM面积之内存面积之个别的晶体管组件，于其中该个别的晶体管相较于晶体管220A，220B可能需要不同的应力情况。再者，能根据如基体组构(bulkconfiguration)或SOI架构之不同架构而形成半导体装置200之各种装置区域。
晶体管组件220A，220B能每个皆包括于栅极绝缘层223上之栅极电极221，该栅极绝缘层223系分隔该栅极电极221与对应的沟道区域224，该沟道区域224系依序在侧面相接有个别的漏极及源极225。于图2a所示之具体实施例中，个别的晶体管组件能视装置需求而定，进一步包括多少有些复杂的侧壁间隔件结构222。再者，受高应力的介电层或具有高内部压缩应力之应力衬层230系能形成于晶体管220B上方，其中假设晶体管220B为P沟道晶体管。应了解到，高压缩内部应力系理解成层230作用于下方材料以造成晶体管220B之沟道区域224中之压缩应变。典型的应力等级能约为2GPa及更高。同样地，当晶体管220A表示N沟道晶体管时，如约为1GPa及更高之高内部拉伸应力之介电层240，能形成于该第一及第二晶体管220A，220B上方。因此，层240能于晶体管220A之沟道区域224中诱发拉伸应变。于一个例示具体实施例中，层230能由氮化硅、含碳氮化硅、碳化硅、二氧化硅等等具有能产生3GPa及甚至更高之高压缩应力之材料所构成，然而层240则能由氮化硅等等具有产生约1GPa及更高之高拉伸应力之材料所构成。
能根据如参照装置100所描述之相似工艺形成装置200。亦即，能根据广为接受的技术形成晶体管220A，220B，之后进行适当的双应力衬层方法，于该方法中如先前所述根据符合所需应力情况及关于装置组构(即临界尺寸)的工艺参数而沉积层230。其后，能通过蚀刻技术从晶体管220A上方移除层230之一部分，于其中根据能于沉积层230之前形成之蚀刻停止衬层(未图标)而能完成该蚀刻技术之控制。于其它范例中，能省略蚀刻停止衬层。其后，能根据选择适当的参数而沉积层240，其中能于沉积层240之前形成蚀刻指针层(未图标)。应了解到，于其它范例中，能先形成层240，其后能沉积之后必须于后续蚀刻工艺205期间移除之层230。
接着，装置200能暴露于蚀刻环境205中，以求根据对应的抗蚀掩模204移除于第二晶体管220B上方之层240。由于以高度均匀性形成层230，240之工艺参数之适当选择，故能实质上完全移除层240之暴露部分而不会实质负面影响层230。举例而言，如参照图1a至1c所描述之范例，能根据适当蚀刻指针材料而实施蚀刻工艺205，而于其它范例中，能省略对应的蚀刻指针层，且能根据其它如蚀刻时间等等之工艺参数来控制该蚀刻工艺205。于一些例示具体实施例中，层230能于其中并入明显的碳量，以表示硅/氮/碳层，该层亦能设有内部压缩应力等级，而另外于蚀刻工艺205期间设置能辨认的端点侦测讯号(endpoint detection signal)，而无需设置蚀刻指针材料或提供减少蚀刻指针材料量之可能性，从而亦促成增加的工艺均匀性。其后，能移除抗蚀掩模204，从而获得处于第一装置区域220A具有层240且于第二装置区域220B具有层230之状态中之装置200。
图2b为图标说明带有额外介电层260之半导体装置200，该额外介电层260系形成于第一及第二晶体管220A，220B上方，其中该额外介电层260具有相较于层230，240较低的内部应力等级。亦即，额外层260能作用在相较于层230，240会形成有明显减少的拉伸或压缩应力之材料上，层230，240则以高压缩及拉伸应力作用于下方材料上。于一个例示具体实施例中，额外层能具有实质中性的应力等级，亦即，层260能实质上不将应力转换至层230，240中。于一个例示具体实施例中，层260能形成于层230，240上，即层260能直接沉积于层230，240上而无需设置具有相较于层260不同之成分之另外的材料。于其它范例中，另外的衬层(未图标)能设置于层230，240及额外层260之间，以求增进于稍后制造阶段中用以蚀刻穿透层230，240及260之蚀刻工艺之可控制性。于此范例中，另外的衬层能具有相对于层260之材料不同的材料成分，以提供高蚀刻选择性。
于一些例示具体实施例中，具有低或中性应力等级之额外层260能由如氮化硅之高机械完整性之材料而构成，只要达到减少的或中性应力等级，便能根据任何适当的配方而形成。术语氮化硅系包含任何含硅及氮层之成分，于层中该些成分之化合内容表示约整体材料之80原子百分比。于其它范例中，层260能以含硅及碳层之形式来设置，而于一些范例中，亦包括明显部分的氮。
当需要实质共形的沉积行为时，额外层260之厚度范围能从约100nm至几个nm。然而，能以较厚的厚度来设置材料。于此范例中，能设置如先前描述之另外的蚀刻停止衬层，以增进包括层230，240及260之整体堆栈之蚀刻行为。
已发现到，虽然层之实际内部应力等级相对于层230系较低或实质上中性，但通过设置额外层260，能够增加晶体管220A(即N沟道晶体管)之整体效能。在非有意将本发明之揭露内容限制于下列解释的条件下，假设层260作用成促进于N沟道晶体管中之整体应力转换之有效缓冲层，于该N沟道晶体管中，层230相较于压缩层240通常具有较低的内部应力等级。
图2c为图标说明按照另一例示具体实施例之半导体装置200。于此，装置200系暴露于处理215，用以对额外层260或至少其表面部分进行改质(modify)。举例而言，处理215能包括于此制造阶段中与装置200兼容之高温的热处理，例如于氧化环境中。热处理能造成增进的表面层之形成，例如通过将氧并入氮化硅材料中，而能减少与于用以形成层间介电材料之稍后阶段中所实施之后续沉积工艺之交互作用。再者，被改质之表面部分亦能将增进的机械及化学抗性施加于额外层260。于其它范例中，能于处理215期间通过电浆协助工艺(plasmaassisted process)来合并一个或多个如氧、碳等等之适当的物种(species)而达到表面改质(surface modification)。于其它例示具体实施例中，处理215能包括用于改变(即降低)层260中之应力等级之离子注入工艺。为此目的，能通过根据如氙(xenon)等等之适当的物种注入松弛剂(relaxation)，来减少初始稍高的内部应力等级(拉伸或压缩)。
图2d为图标说明按照另一例示具体实施例之半导体装置200。于此，装置200包括掩模206，用于覆盖第二晶体管220B同时暴露第一晶体管220A于选择的表面改质处理207。工艺207能如参照处理215描述之相似方式来设计，而提供空间上不同程度之改质。于所示之具体实施例中，由于沉积相依特性(deposition-dependent characteristic)，掩模206能表示成抗蚀掩模以局部「图案化」处理207，该处理207能设计成减少层260之本质应力(可能为压缩应力)，以求不过度降低晶体管220A之效能。于一个例示具体实施例中，改质工艺207能表示成根据适当的注入物种而实施之离子注入工艺，该物种例如惰性材料，如氙、氩(argon)等等。因此，注入工艺能有效改变层260之暴露部分之分子结构之性质，从而明显松弛本质应力。能根据仿真计算(simulationcalculation)、实验等等，迅速决定用于工艺207之适当的工艺参数。其后，当例如由于先前处理207而可能需要增加的机械及化学整体性时，能对晶体管220A，220B二者实施如处理215之另外的处理。
图2e为图标说明于另一进阶制造阶段中之半导体装置200。个别的层间介电材料250能形成于第一以及第二晶体管220A，220B上方，例如以二氧化硅及其同类之形式。能如先前参照装置100之描述根据广为接受之技术来形成介电材料250。于接下来的制造工艺中，能形成如由虚线所指示之个别的开口251，其中因于先前形成层230，240期间适当采用对应的层厚度，而能达到高度工艺均匀性。于个别的蚀刻工艺期间，因层间介电材料250及额外介电层260之不同的材料成分，层260能作用为蚀刻停止层。而且，倘若需要的话，于处理215及/或207期间能已对层260之表面部分进行改质，以便于甚至更进一步增进蚀刻行为。其后，能根据广为接受之配方来蚀刻层260及层230，240，其中，如先前所解释于一些范例中，能于层230，240及层260之间，设置额外蚀刻停止衬层或蚀刻指针衬层或蚀刻指针物种。
结果，本发明系通过于先前图案化之不同类型本质应力之介电层上形成额外介电材料，而提供一种用以增进于高度缩小尺寸之半导体装置中N沟道晶体管之晶体管效能之技术，其中额外介电材料相较于应力层系具有明显较低的内部应力等级，从而提供实质中性的应力行为。已发现到，额外介电层能造成N沟道晶体管之效能增益。因此，例如通过对于实际应力诱发层使用减少的层厚度，便能够顾及到工艺限制，该工艺限制系在考量到装置组构及个别沉积工艺之能力所加诸者，可能结合如形成蚀刻指针层、蚀刻停止层等等之后续工艺，该些工艺能于图案化不同本质应力之初始介电层期间可视需要地提供。额外介电层能因此局部提供于N沟道晶体管中之增进的应变情况，而同时实质上不影响P沟道晶体管之效能。再者，额外层能作用成与另外表面处理相关之缓冲层，该表面处理能视工艺及装置改良之需要而实质上不影响于晶体管层中之整体应力情况。举例而言，能根据额外介电层实施电浆处理、热处理、离子注入及其同类之处理，同时通过额外介电层「保持」所需的应力行为及因此之效能。举例而言，对于具有额外层之装置相较于无此层之装置而言，测量结果指示出对于N型晶体管约有4％之整体效能增益，而无P型晶体管之效能损失。
额外层之设置能有利地结合任何用以设置受不同应力的介电层于不同类型之晶体管上方之适当的图案化顺序，而无需视所使用之对应的工艺顺序而定。亦即，能先设置压缩介电材料，再于后续能图案化拉伸介电材料，其中于之后能设有压缩及/或拉伸应力之一个或多个额外受应力之介电材料。同样地，可使用能先设置拉伸介电材料接着再设置压缩介电材料之顺序，而视工艺及装置需求而定，可设有减少之拉伸或压缩应力或如实质上「应力中性」的材料之额外介电材料。因此，提供工艺顺序以符合装置几何之方式形成受高应力的材料，而额外增加N沟道晶体管之效能。
上述揭露之特定的具体实施例仅为说明之用，因为对于受惠于在此教示之内容的熟习该技艺者而言，能以不同但等效的方式来修改及实行本发明是显而易见的。举例而言，能以不同顺序实施上述提及之工艺步骤。此外，除了以下权利要求书所述者外，并非有意限制于显示于此之构造或设计之细节。因此，显然能改变或修改上述揭露之特定的具体实施例，而所有如此之变更系视为本发明之范畴及精神内。因此，在此所请求之保护范围系如以下权利要求书所提出者。
Claims (10)
1.一种方法，包括：
于第一晶体管(220B)上方形成第一应力诱发层(230)，该第一晶体管形成于基板(201)上方，该第一应力诱发层(230)产生第一类型应力；
于第二晶体管(220A)上方形成第二应力诱发层(240)，该第二诱发应力层(240)产生不同于该第一类型应力的第二类型应力；
于该第一及第二晶体管(220B，220A)上方形成第三介电层(260)，该第三介电层(260)于该第二晶体管(220A)上方所具有的内部应力等级小于该第一及第二应力诱发层(240，230)的内部应力等级；
于该第一及第二晶体管(220B，220A)上方形成层间介电材料(250)；以及
通过使用该第一及第二应力诱发层(230，240)以及该第三介电层(260)作为蚀刻停止材料，形成连接至该第一及第二晶体管(220B，220A)的接触开口(251)。
2.一种方法，包括：
于第一晶体管(220B)上方形成第一介电层(230)，该第一介电层(230)于该第一晶体管(220B)的沟道区域(224)中诱发压缩应变，其中该第一晶体管包括P沟道晶体管；
于第二晶体管(220A)上方形成第二介电层(240)，该第二介电层(240)于该第二晶体管(220A)的沟道区域(224)中诱发拉伸应变，其中该第二晶体管包括N沟道晶体管；
于该第一晶体管(220B)及该第二晶体管(220A)上方形成第三介电层(260)，该第三介电层(260)所具有的内部应力等级小于该第一及第二介电层(230，240)的内部应力等级；以及
于该第三介电层(260)上方沉积层间介电材料(250)。
3.如权利要求1或2所述的方法，其中，该第三介电层(260)的厚度约100nm或更薄。
4.如权利要求1或2所述的方法，其中，该第三介电层(260)于该第二晶体管(220A)上方的内部应力等级实质上与于该第一晶体管(220B)上方的该内部应力等级相等。
5.如权利要求1或2所述的方法，其中，形成该第三介电层(260)的步骤包括在该第一和第二晶体管(220B，220A)上方沉积该第三介电层(260)的材料，以及对该沉积材料的至少一部分进行处理以调整该内部应力等级。
6.如权利要求5所述的方法，其中，对该沉积材料的至少一部分进行处理包括选择性调整该第二晶体管(220A)上方的该内部应力等级，而不实质上调整该第一晶体管(220B)上方的该内部应力等级。
7.如权利要求5所述的方法，其中，对该沉积材料的至少一部分进行处理包括实施离子注入工艺。
8.如权利要求5所述的方法，其中，对该沉积材料的至少一部分进行处理包括实施热工艺及电浆工艺的至少其中一个。
9.如权利要求1或2所述的方法，其中，该第三介电层(260)的该内部应力等级实质上为中性。
10.一种半导体装置(200)，包括：
第一介电层(230)，形成于第一晶体管(220B)上方，该第一介电层(230)诱发第一类型应力；
第二介电层(240)，形成于第二晶体管(220A)上方，该第二介电层(240)诱发与该第一类型不同的第二类型应力；
第三介电层(260)，形成于该第一及第二介电层(230，240)上，该第三介电层(260)所具有的内部应力等级小于该第一及第二介电层(230，240)的内部应力等级；以及
层间介电材料(250)，形成于该第三介电层(260)上方，该层间介电材料(250)所具有的厚度大于该第一及第三介电层(230，260)的结合厚度。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102420126A (zh) * | 2011-06-07 | 2012-04-18 | 上海华力微电子有限公司 | 改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构 |
| CN102446722A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN102446742A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN102456565A (zh) * | 2011-08-29 | 2012-05-16 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN104217944A (zh) * | 2014-09-15 | 2014-12-17 | 上海华力微电子有限公司 | 半导体器件的制造方法 |
| CN115440666A (zh) * | 2022-11-10 | 2022-12-06 | 广州粤芯半导体技术有限公司 | 具有双应力衬垫结构的cmos器件的制造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9299568B2 (en) | 2007-05-25 | 2016-03-29 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8614124B2 (en) | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| DE102007030058B3 (de) * | 2007-06-29 | 2008-12-24 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist |
| US9431549B2 (en) | 2007-12-12 | 2016-08-30 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| DE102008059649B4 (de) | 2008-11-28 | 2013-01-31 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements |
| US9102522B2 (en) | 2009-04-24 | 2015-08-11 | Cypress Semiconductor Corporation | Method of ONO integration into logic CMOS flow |
| US8071453B1 (en) | 2009-04-24 | 2011-12-06 | Cypress Semiconductor Corporation | Method of ONO integration into MOS flow |
| US8159009B2 (en) * | 2009-11-19 | 2012-04-17 | Qualcomm Incorporated | Semiconductor device having strain material |
| JP5264834B2 (ja) | 2010-06-29 | 2013-08-14 | 東京エレクトロン株式会社 | エッチング方法及び装置、半導体装置の製造方法 |
| US8796098B1 (en) * | 2013-02-26 | 2014-08-05 | Cypress Semiconductor Corporation | Embedded SONOS based memory cells |
| KR101989736B1 (ko) * | 2018-01-08 | 2019-06-14 | 임성혁 | 예냉 제습장치 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583047B2 (en) * | 2000-12-26 | 2003-06-24 | Honeywell International, Inc. | Method for eliminating reaction between photoresist and OSG |
| US6627493B2 (en) * | 2001-03-28 | 2003-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned method for fabricating a capacitor under bit-line (cub) dynamic random access memory (DRAM) cell structure |
| US20050214998A1 (en) * | 2004-03-26 | 2005-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Local stress control for CMOS performance enhancement |
| US7119404B2 (en) * | 2004-05-19 | 2006-10-10 | Taiwan Semiconductor Manufacturing Co. Ltd. | High performance strained channel MOSFETs by coupled stress effects |
| DE102004031710B4 (de) * | 2004-06-30 | 2007-12-27 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten |
| DE102004042167B4 (de) * | 2004-08-31 | 2009-04-02 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur |
| DE102004052578B4 (de) * | 2004-10-29 | 2009-11-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung |
| DE102004057762B4 (de) * | 2004-11-30 | 2010-11-11 | Advanced Micro Devices Inc., Sunnyvale | Verfahren zur Herstellung einer Halbleiterstruktur mit Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet |
| US7288451B2 (en) * | 2005-03-01 | 2007-10-30 | International Business Machines Corporation | Method and structure for forming self-aligned, dual stress liner for CMOS devices |
| US7396724B2 (en) * | 2005-03-31 | 2008-07-08 | International Business Machines Corporation | Dual-hybrid liner formation without exposing silicide layer to photoresist stripping chemicals |
| US7238990B2 (en) * | 2005-04-06 | 2007-07-03 | Freescale Semiconductor, Inc. | Interlayer dielectric under stress for an integrated circuit |
| DE102005020133B4 (de) * | 2005-04-29 | 2012-03-29 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz |
| US20060267106A1 (en) * | 2005-05-26 | 2006-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Novel semiconductor device with improved channel strain effect |
| JP4703324B2 (ja) * | 2005-08-30 | 2011-06-15 | 株式会社東芝 | 半導体装置 |
| FR2890782B1 (fr) * | 2005-09-14 | 2008-02-29 | St Microelectronics Crolles 2 | Dispositif semi-conducteur comprenant au moins un transistor mos comprenant une couche d'arret de gravure et procede de fabrication correspondant. |
| DE102005046974B3 (de) * | 2005-09-30 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erzeugen einer unterschiedlichen mechanischen Formung in unterschiedlichen Substratgebieten durch bilden einer Schicht mit verschieden modifizierter innerer Spannung und mit dem Verfahren hergestelltes Bauteil |
| US7504289B2 (en) * | 2005-10-26 | 2009-03-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including transistor structures with sidewall spacers |
| KR100678636B1 (ko) * | 2005-11-07 | 2007-02-05 | 삼성전자주식회사 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
| US7709317B2 (en) | 2005-11-14 | 2010-05-04 | International Business Machines Corporation | Method to increase strain enhancement with spacerless FET and dual liner process |
| US7378308B2 (en) * | 2006-03-30 | 2008-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS devices with improved gap-filling |
-
2007
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102420126A (zh) * | 2011-06-07 | 2012-04-18 | 上海华力微电子有限公司 | 改善双应力氮化硅薄膜集成的全湿法工艺及其中的结构 |
| CN102446722A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN102446742A (zh) * | 2011-08-29 | 2012-05-09 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN102456565A (zh) * | 2011-08-29 | 2012-05-16 | 上海华力微电子有限公司 | 一种预防在双应力氮化硅工艺中光阻失效的方法 |
| CN104217944A (zh) * | 2014-09-15 | 2014-12-17 | 上海华力微电子有限公司 | 半导体器件的制造方法 |
| CN115440666A (zh) * | 2022-11-10 | 2022-12-06 | 广州粤芯半导体技术有限公司 | 具有双应力衬垫结构的cmos器件的制造方法 |
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