DE102007009901B4 - Technik zum Strukturieren unterschiedlich verspannter Schichten, die über Transistoren ausgebildet sind, durch verbesserte Ätzsteuerungsstrategien - Google Patents

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Abstract

Verfahren
mit einer Bearbeitung eines Substrats (201) umfassend:
Bilden einer ersten verspannungsinduzierenden Schicht (230) über einem ersten Transistor (210T) und einem zweiten Transistor (220T), wobei der erste und der zweite Transistor (210T; 220T) über dem Substrat (201) ausgebildet sind;
Entfernen eines Bereichs der ersten verspannungsinduzierenden Schicht (230), der über dem zweiten Transistor (220T) angeordnet ist;
Bilden einer zweiten verspannungsinduzierenden Schicht (240) auf der ersten verspannungsinduzierenden Schicht (230);
Entfernen eines Bereichs der zweiten verspannungsinduzierenden Schicht (240), der über den ersten Transistor (210T) angeordnet ist, auf der Grundlage eines Ätzprozesses;
Bilden einer Teststruktur an einer Messstelle mit der ersten und zweiten verspannungsinduzierenden Schicht (230, 240) über dem Substrat (201), wobei das Bilden der Teststruktur das Strukturieren der zweiten verspannungsinduzierenden Schicht (240) durch den Ätzprozess, um eine Gitterstruktur auszubilden, die Linien (230G, 240G) und Abstände (240S) umfasst, umfasst;
Erhalten optischer Messdaten durch ein Streumessverfahren, das für die...

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere die Herstellung Feldeffekttransistoren auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren gebildet sind, etwa verspannte Kontaktätzstoppschichten, die zum Erzeugen einer unterschiedlichen Art an Verformung in Kanalgebieten unterschiedlicher Transistorarten verwendet werden.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen enthalten typischer Weise eine große Anzahl an Schaltungselementen, die auf einer gegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung ausgebildet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert. Es werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei hier komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotieren Drain- und Sourcegiebieten, mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Drain-Gebiet und dem Sourcegebiet angeordnet ist. Die Letfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Damit wird die Verringerung der Kanallänge und die damit verknüpft die Verringerung des Kanalwiderstands zu einem wesentlichen Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit der integrierten Schaltungen zu erreichen.
  • Die Reduzierung der Transistorabmessungen beinhaltet eine Reihe damit verknüpfter Probleme, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein Problem, das mit geringeren Gatelängen verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer geringeren Steuerbarkeit der Kanalleitfähigkeit führen können. Den Kurzkanaleffekten kann durch gewissen Entwurfstechniken Rechnung getragen werden, wovon jedoch einige mit einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch die durch das Reduzieren der kritischen Abmessungen gewonnenen Vorteile teilweise aufgehoben werden.
  • Angesichts dieser Situation wurde vorgeschlagen, das Bauteilverhalten von Transistorelementen nicht nur durch die Reduzierung der Transistorabmessungen zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge, wodurch das Durchlassstromvermögen und damit das Transistorleistungsverhalten verbessert werden. Zum Beispiel kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem beispielsweise darin eine Zugverformung oder eine Druckverformung erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Zum Beispiel kann das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration die Beweglichkeit von Elektronen steigern, was sich wiederum direkt in einem entsprechenden Zuwachs der Leitfähigkeit von n-Transistoren ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
  • Ein vielversprechender Ansatz in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften einer Kontaktätzstoppschicht eingestellt werden, die über der Transistorbasisstruktur gebildet, um damit Kontaktöffnungen zu dem Gateanschluss und den Drain- und Sourceanschlüssen in einem Zwischenschichtdielektrikumsmaterial zu bilden. Die effiziente Steuerung der mechanischen Verspannung in dem Kanalgebiet, d. h. eine effektive Verspannungstechnologie, kann erreich werden, indem die interne Verspannung der Kontaktätzstoppschicht des jeweiligen Transistors individuell eingestellt wird, wobei eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, und eine Kontaktätzstoppschicht mit einer inneren Zugverspannung über einem n-Kanaltransistor positioniert wird, wodurch in den jeweiligen Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung erreicht wird.
  • Typischer Weise wird die Kontaktätzstoppschicht durch Plasma unterstütze chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei z. B. Siliziumnitrid aufgrund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial ist, verwendet werden kann. Des Weiteren kann PECVD-Siliziumnitrid mit hoher innerer Verspannung von beispielsweise bis zu 2 Giga Pascal (GPa) oder deutlich höher an kompressive Verspannung und bis zu einem Giga Pascal und deutlich höher an Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung effizient durch Auswählen geeigneter Abscheideparameter eingestellt werden kann. Beispielsweise sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gaskomponenten und dergleichen entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung angewendet werden können.
  • Während der Ausbildung der zwei Arten an verspannten Schichten zeigen konventionelle Strategien typischer Weise eine reduzierte Effizienz, wenn gebaute Abmessungen zunehmend reduziert werden, wenn der 65nm-Technologiestandard oder noch fortgeschrittenere Ansätze angewendet werden, wie dies nachfolgend mit Bezug zu 1a bis 1c detaillierter erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Bildung von verspannungsinitiierenden Schichten über einem ersten Bauteilbereich 110 und einen zweiten Bauteilbereich 120. Der erste und der zweite Bauteilbereich 110, 120 die typischer Weise entsprechende Transistorelemente repräsentieren, sind über einem Substrat 101 mit einer Halbleiterschicht 102, etwa einer siliziumbasierten Schicht, gebildet, die von dem Substrat 101 durch eine geeignete vergrabene isolierende Schicht getrennt sein kann, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird. In dem gezeigten Beispiel umfasst der zweite Bauteilbereich 120 mehrere Transistorelemente, während nur ein einzelner Transistor in dem ersten Bauteilgebiet 110 gezeigt ist. Die Transistoren in dem zweiten Bauteilgebiet 120 weisen eine Gateelektrode 121 auf, die auf entsprechenden Gateisolationsschichten 123 gebildet ist, die die Gateelektrode 121 von einem jeweiligen Kanalgebiet 124 trennen, das wiederum lateral zwischen entsprechenden Drain-/Sourcegebieten 125 angeordnet ist. Des weiteren ist eine Seitenwandabstandshalterstruktur 122 an Seitenwänden der Gateelektrode 121 gebildet. Typischer Weise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten 125 und den Gateelektroden 121 vorgesehen, um die Leitfähigkeit dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert ein modernes Bauelement, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in 1a die horizontale Abmessung der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger beträgt. Folglich ist ein Abstand zwischen entsprechenden Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 von nahe beieinander liegenden Transistorelementen ungefähr 100 nm oder sogar weniger, wobei abhängig von der Bauteilkonfiguration in dichten Bauteilbereichen eine Vielzahl nahe beieinanderliegender Schaltungselemente vorgesehen ist.
  • In dem ersten Bauteilgebiet 110 besitzt das entsprechende Transsistorelement eine ähnliche Konfiguration im repräsentierenden Transistor mit einer anderen Leitfähigkeitsart im Vergleich zu den Transistoren in dem zweiten Bauteilgebiet 120, wobei dies von den Bauteilerfordernissen abhängt. Somit ist eine entsprechende Gateelektrode 111, die auf eine Gateisolationsschicht 113 gebildet ist, die die Gateelektrode 111 von einem Kanalgebiet 114 trennt, vorgesehen. Eine Abstandshalterseitenwandstruktur 112 ist an Seitenwänden der Gateelektrode 111 gebildet, und jeweilige Drain/Sourcegebiete 115 sind in der Halbleiterschicht 102 ausgebildet. Es sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 110, 120 durch eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt sind. Ferner ist in der in 1a gezeigten Fertigungsphase eine Siliziumnitridschicht 130 mit einer hohen inneren Verspannung wie bei dem ersten und dem zweiten Bauteilgebiet 110, 120 ausgebildet, woran sich eine Ätzindikatorschicht 131 aus Siliziumdioxid anschließt. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht (nicht gezeigt), etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte, zwischen der Siliziumnitridschicht 130 und den entsprechenden Transistorelementen in dem ersten und dem zweiten Bauteilgebiet 110, 120 vorgesehen sein kann.
  • Wie aus 1a hervorgeht, definiert aufgrund des geringeren Abstands zwischen benachbarten Transistorelementen, wie dies beispielsweise in dem zweiten Bauteilbereich 120 gezeigt ist, die Siliziumnitridschicht 130 eine entsprechende Oberflächentopografie, in der sich verringernde Vertiefungen, die auch als Säume 131 bezeichnet sind, zwischen dem nahe beieinanderliegenden Transistorelementen ausgebildet sind, da der Abstand zwischen den Transistorelementen in der Größenordnung vom 2-fachen einer Schichtdicke der Siliziumnitridschicht 130 liegen kann. Somit kann aufgrund der ausgeprägten Oberflächentopografie an dem Saum 131 die Siliziumdioxidschicht 132 eine deutlich größere Dicke in diesem Bereich aufgrund der lokal unterschiedlichen Abscheidebedingungen im Vergleich zu anderen Bereich aufweisen, was zu merklichen Ätzungleichmäßigkeiten führen kann, wie dies mit Bezug zu 1b beschrieben ist.
  • Ferner kann in dieser Fertigungsphase das Halbleiterbauelement 100 eine Lackmaske 103 aufweisen, die das zweite Bauteilgebiet 120 freilegt, während das erste Bauteilgebiet 110 abgedeckt ist. In diesem Fall sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 in geeigneter Weise so gewählt ist, dass das Transistorverhalten in dem ersten Bauteilgebiet 110 verbessert wird.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, kann den folgenden Prozess umfassen. Die Gateelektroden 121, 111 und die Gateisolationsschichten 123, 113 können auf der Grundlage gut etablierter Prozessverfahren gebildet und strukturiert werden, wozu moderne Fotolithografie-, Abscheide-, Oxidations- und Ätzverfahren gehören. Danach werden die Drain- und Sourcegebiete 125, 115 in Verbindung mit den Seitenwandabstandshalterstrukturen 132, 112 auf Grundlage gut etablierter Abscheideprozesse, anisotrope Ätzprozesse und Implantationssequenzen gebildet, um damit das gewünschte vertikale und laterale Dotierstoffprofil zu erzeugen. Anschließend werden entsprechende Silizidgebiete (nicht gezeigt) bei Bedarf gebildet, wobei dies auf Grundlage gut etablierter Techniken erfolgt. Anschließend wird bei Bedarf eine entsprechende Siliziumdioxidätzstoppschicht (nicht gezeigt) gebildet, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Beim Abscheiden des Silizium nitridmaterials beeinflussen entsprechende Prozessparameter, etwa die Zusammensetzung der Trägergase und Reaktivengase, die Substrattemperatur, den Abscheidedruck, und insbesondere der Ionenbeschuss während des Abscheidens deutlich die schließlich erreichte innere Verspannung des Materials nach dem Abscheiden in Bezug auf die darunter liegenden Materialien. Somit kann durch Auswahl geeigneter Parameterwerte ein hohes Maß an innerer Verspannung, etwa bis zu 2 Giga Pascal (GPa) und höher an kompressiver Verspannung oder bis zu einem Giga Pascal oder deutlich höher an Zugverspannung geschaffen werden, um damit das Leistungsverhalten des Transistors in dem ersten Bauteilgebiet 110 zu verbessern. Aufgrund der weniger ausgeprägten Konformität des Siliziumnitrid-Abscheideprozesses und aufgrund des geringeren Abstands zwischen den benachbarten Transistorelementen und dicht gepackten Bauteilbereichen, etwa dem zweiten Bauteilgebiet 120, kann sich das Siliziumnitridmaterial in der lateralen Wachstumsrichtung zwischen nahe beieinanderliegenden Transistorelementen verbinden, wodurch der entsprechende Saum 131 gebildet wird. Somit können beim nachfolgenden Abscheiden der Siliziumdioxidschicht 132 die lokalen Abscheidebedingungen an dem Saum 131 zu einer Ungleichmäßigkeit der Schichtdicke führen, wodurch lokal deutlich größere Siliziumdioxiddicken auftreten, die sich auf eine Dicke bis zu dem 3-fachen oder 4-fachen Wert der Dicke der Siliziumdioxidschicht 132 von Bereichen, die von dem Saum 131 entfernt sind, belaufen können.
  • Nach dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf der Grundlage gut etablierter Fotolithografieverfahren hergestellt. Anschließend wird ein geeignet gestalteter Ätzprozess ausgeführt, um einen Teil der Schichten 130 und 132 von dem zweiten Bauteilgebiet 120 entfernen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht 132 zunächst entfernt, woran sich ein selektiver Ätzprozess zum Entfernen des Materials der Siliziumnitridschicht 130 anschließt, wobei der entsprechende Ätzprozess auf der Grundlage einer Ätzstoppschicht gesteuert werden kann, falls dies erforderlich ist. Aufgrund der deutlich erhöhten Schichtdicke der Siliziumdioxidschicht 132 an dem Saum 131, wird das Material unter Umständen nicht vollständig während des Ätzprozesse entfernt, wenn die Schicht 132 abgetragen wird, wodurch die selektive Ätzchemie während des nachfolgenden Ätzprozesses zum Entfernen des freiliegenden Bereichs der Siliziumnitridschicht 130 merklich blockiert wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 nach dem entsprechenden Ätzprozess. Folglich kann nach dem Entfernen der Lackmaske 103 die Siliziumnitridschicht 130 über dem ersten Bauteilgebiet 110, das die Siliziumdioxidschicht 132 enthält, ausgebildet sein, während die entsprechenden Transistorelemente in dem zweiten Bauteilgebiet 120 im wesentlichen freiliegend sind, mit Ausnahme von entsprechenden Materialresten 133, die durch entsprechende Ungleichmäßigkeiten des vorhergehenden Ätzprozesses an dem Saum 131 hervorgerufen wurden, wie zuvor erläutert ist. Während der weiteren Bearbeitung, d. h. dem Abscheiden einer Siliziumnitridschicht mit einer anderen inneren Verspannung über dem ersten und dem zweiten Bauteilbereich 110, 120 und dem Entfernen der entsprechenden Siliziumnitridschicht von dem ersten Bauteilgebiet 110 durch einen Ätzprozess, der auf der Grundlage der Ätzindikatorschicht 132 gesteuert ist, können die Reste 133 zu deutlichen Prozessungleichmäßigkeiten führen, wodurch entsprechende Materialreste erzeugt werden, wenn eine Kontaktöffnung an dem Saum 131 gebildet wird, was schließlich zu einem geringeren Transistorleistungsvermögen oder sogar zu einem Ausfall eines Kontakts führen kann. Somit ist in anspruchsvollen Anwendungen die konventionelle Prozesssequenz zum Bilden von Siliziumnitridschichten von unterschiedlicher innerer Verspannung nicht mehr geeignet, insbesondere, wenn die Transistorabmessungen weiter reduziert werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, um weitere Probleme darzustellen, die mit der konventionellen Prozesssequenz zur Herstellung von Silizium nitridschichten mit unterschiedlicher innerer Verspannung einhergehen. In dieser Fertigungsphase fasst das Bauteilgebiet 110 eine Siliziumnitridschicht 130 und die Siliziumdioxidschicht 132 während die Transistoren des zweiten Bauteilgebiets 120 darüber ausgebildet eine zweite Siliziumnitridschicht 140 mit einer Art an innerer Verspannung aufweisen. Ferner ist eine Zwischenschichtdielektrikumsmaterial, etwa ein Siliziumdioxidmaterial 150, vorgesehen, woran sich eine entsprechende Lackmaske 106 anschließt, um entsprechende Öffnungen zur Herstellung einer Kontaktöffnung 151 in dem Zwischenschichtdielektrikumsmaterial 150 zu definieren. Die zweite Siliziumnitridschicht 140 kann auf der Grundlage eines geeignet gesteuerten Abscheideprozesses gebildet werden, wie dies zuvor beschrieben ist, woran sich ein Ätzprozess zum Entfernen der Schicht 140 von dem ersten Bauteilgebiet 110 anschließt, der durch die Ätzindikatorschicht 132 gesteuert wird, um damit das Ende des entsprechenden Ätzprozesses zu erkennen. D. h., während des Ätzens des nicht abgedeckten Materials der Schicht 140 über dem ersten Bauteilgebiet 110 erreicht die Ätzfront schließlich die Ätzindikatorschicht 132, wodurch ein gewisses Maß an Nebenprodukten in die Ätzatmosphäre freigesetzt wird, das in effizienter Weise durch optische Endpunkterkennungssysteme erkannt werden kann. Folglich kann der entsprechende Ätzprozess auf der Grundlage dieses Endpunkterkennungssignals gesteuert werden, um im Wesentlichen vollständig das ungewünschte Material der Schicht 140 zu entfernen, ohne in unnötiger Weise Material der Siliziumnitridschicht 130 abzutragen.
  • Danach wird das Zwischenschichtdielektrikumsmaterial 150 auf der Grundlage gut etablierter Techniken hergestellt, woran sich das Bilden der Lackmaske 106 anschließt. Als nächstes wird an anisotroper Ätzprozess ausgeführt, in welchem die Schichten 130, 140 effizient als Ätzstoppschichten wirken. In einem nachfolgenden Ätzprozess auf der Grundlage einer anderen Ätzchemie werden dann die Schichten 130 und 140 geöffnet, um damit eine Öffnung zu schaffen, die sich bis zu den entsprechenden Kontaktbereichen der Transistorelemente erstreckt. In Bereichen jedoch, in denen eine Überlappung der beiden Siliziumnitridschichten 130, 140 auftritt, wie dies durch 152 angegeben ist, kann die entsprechende Siliziumdioxidschicht 132 nicht in effizienter Weise während des Ätzschrittes zum Ätzen durch das Material der Schicht 150 zur Bildung einer entsprechenden Kontaktöffnung darin, etwa der Öffnung 151, entfernt werden. Während des nachfolgenden Ätzprozesses zum Öffnen des Siliziumnitridmaterials trifft folglich der entsprechende Ätzprozess auf einem Schichtstapel mit Nitrid und Oxid, was zu einem deutlich anderen Ätzverhalten im Vergleich zu anderen Bereichen führen kann, in denen eine einzelnen Nitridschicht zu öffnen ist. Somit kann der entsprechende letzte Prozessschritt zum Öffnen des Nitridmaterials eine deutlich größere Komplexität aufweisen, woraus sich ein merklicher Ätzschaden in Bereichen ergeben kann, die eine einzelne Nitridschicht aufweisen, oder woraus ein nicht entferntes dielektrisches Material an den Bereichen 152 resultiert. Als Folge davon kann die konventionelle Prozessstrategie zur Bildung von Siliziumnitridschichten mit unterschiedlicher innerer Verspannung entsprechende Ungleichmäßigkeiten hervorrufen, etwa die Materialreste 133 und/oder Kontaktungleichmäßigkeiten, die durch den komplexen Schichtstapel an den Überlappungsgebieten 152 hervorgerufen werden, wodurch sich auch entsprechende Ungleichmäßigkeiten in dem Transistorverhalten ergeben.
  • In der US 2006 0 226 490 A1 wird ein Verfahren zur Herstellung eines Transistorbauteils beschrieben, in dem eine erste verspannungsinduzierende Schicht über einen ersten und zweiten Transistor gebildet wird, ein Bereich von dieser ersten verspannungsinduzierenden Schicht über dem zweiten Transistor entfernt wird, eine zweite verspannungsinduzierende Schicht über der ersten verspannungsinduzierenden Schicht gebildet wird und eine Bereich dieser zweiten verspannungsinduzierenden Schicht über dem ersten Transistor in einem über eine Ätzzeit gesteuerten Ätzprozess entfernt wird.
  • Angesichts der zuvor beschriebenen Situation liegt der vorliegenden Erfindung die Aufgabe zugrunde, verbesserte Strategien zur Herstellung verspannter Oberschichten mit unterschiedlicher innerer Verspannung bereitzustellen, wobei die zuvor erkannten Probleme vermieden oder zumindest in ihrer Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richten sich die hierin offenbarten Ausführungsformen an Prozessverfahren zur Herstellung verspannter dielektrischer Schichten über entsprechende Transistorelementen, wobei negative Auswirkungen einer konventionellen Siliziumdioxid-basierten Ätzindikatorschicht, die konventioneller Weise zwischen unterschiedlich verspannten dielektrischen Schichten vorgesehen ist, reduziert werden können, indem eine verbesserte Steuerungsstrategie eines entsprechenden Ätzprozesses bereit gestellt wird, der auf der Grundlage optischer Messdaten ausgeführt wird, wodurch die Möglichkeit geschaffen wird, die Herstellung eines entsprechenden Ätzindikatormaterials vollständig zu vermeiden. In anderen Aspekten wird zusätzlich eine effiziente Endpunkterkennung vorgesehen, indem äußerst effiziente Ätzindikatormaterialien verwendet werden, die ein effizientes Endpunkterkennungssignal liefern, wobei die weitere Bearbeitung aufgrund der deutlichen reduzierten Konzentration und/oder der reduzierten Schichtdicke des entsprechenden speziellen Ätzindikatormaterials weniger im Vergleich zu konventionellen Siliziumdioxid-basierten Materialien beeinflusst wird. In anderen anschaulichen Aspekten werden geeignete Indikatorsorten in eine der verspannungsinduzierenden Schichten eingebaut, ohne dass im wesentlichen die Verspannungseigenschaften beeinträchtigt werden und damit einen ausgeprägten Unterschied der sich ergebenden Endpunkterkennungssignale zu erzeugen.
  • Es wird bereitgestellt ein Verfahren mit einer Bearbeitung eines Substrats umfassend:
    Bilden einer ersten verspannungsinduzierenden Schicht über einem ersten Transistor und einem zweiten Transistor, wobei der erste und der zweite Transistor über dem Substrat ausgebildet sind;
    Entfernen eines Bereichs der ersten verspannungsinduzierenden Schicht, der über dem zweiten Transistor angeordnet ist,
    Bilden einer zweiten verspannungsinduzierenden Schicht auf der ersten verspannungsinduzierenden Schicht;
    Entfernen eines Bereichs der zweiten verspannungsinduzierenden Schicht, der über den ersten Transistor angeordnet ist, auf der Grundlage eines Ätzprozesses;
    Bilden einer Teststruktur an einer Messstelle mit der ersten und zweiten verspannungsinduzierenden Schicht über dem Substrat, wobei das Bilden der Teststruktur das Strukturieren der zweiten verspannungsinduzierenden Schicht durch den Ätzprozess, um eine Gitterstruktur auszubilden, die Linien und Abstände umfasst, umfasst;
    Erhalten optischer Messdaten durch ein Streumessverfahren, das für die Teststruktur ausgeführt wird;
    wobei die optischen Messdaten Daten über die Tiefe der Abstände umfassen, die durch den Ätzprozess gebildet werden;
    Bestimmen einer Ätzrate aus den Daten über die Tiefe der Abstände und Daten über die anfängliche Dicke der zweiten verspannungsinduzierenden Schicht die vorliegt, bevor der Ätzprozess ausgeführt wird; und mit
    Steuern mindestens eines Parameters des entsprechenden Ätzprozesses auf der Grundlage der bestimmten Ätzrate bei der entsprechenden Bearbeitung eines weiteren Substrats.
  • Kurze Beschreibung der Zeichnungen
  • Diverse Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a–1c schematische Querschnittsansichten eines konventionellen Halbleiterbauelements während diverse Fertigungsphasen bei der Herstellung von Siliziumnitridschicht mit unterschiedlicher innerer Verspannung auf Grundlage einer dazwischenliegenden Siliziumdioxidschicht zeigen, was zu Prozessungleichmäßigkeiten in stark größenreduzierten Halbleiterbauelementen führt;
  • 2a und 2b schematische Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zur Herstellung verspannungsinduzierenden Schichten mit unterschiedlicher innerer Verspannung zeigen, wobei keine dazwischenliegende Ätzindikatorschicht gemäß anschaulicher Ausführungsformen abgeschieden wird;
  • 2c–2f schematisch eine entsprechende Teststruktur zeigen, die an einer Messstelle zum Erhalten optischer Rückkopplungsmessdaten durch Streumessung gemäß anschaulicher Ausführungsformen zu erhalten;
  • 2g schematisch einen Prozessablauf und eine Steuerungsstrategie zum Einrichten eines gesteuerten Ätzprozesses auf der Grundlage effizienter optischer Messdaten gemäß anschaulicher Ausführungsformen zeigt;
  • 2h schematisch einen Messstelle während des entsprechenden Ätzprozesses zum Entfernen unerwünschter Bereiche einer verspannungsinduzierenden Schicht auf der Grundlage einer Linien internen optischen Messtechnik zum Überwachen der aktuellen Schichtdicke;
  • 2i schematisch Ergebnisse von Interferometriemessungen während eines Ätzprozesses für zwei unterschiedliche Ätzraten zeigt;
  • 2j und 2k schematisch entsprechende Prozessabläufe und Steuerungsstrategien unter Anwendung optischer Messdaten zeigen, die durch die in 2h gezeigte Messstelle gewonnen wurden;
  • 3a schematisch eine Querschnittsansicht eines Halbleiterbauelements während der Herstellung unterschiedlicher Arten an verspannungsinduzierenden Schichten mit einer unterschiedlichen Materialzusammensetzung zeigt, um ein gut unterscheidbares Endpunkterkennungssignal gemäß weiterer anschaulicher Ausführungsformen zu erhalten; und
  • 3b und 3c schematisch entsprechende Prozessabläufe und Steuerungsstrategien zum Strukturieren der unterschiedlichen verspannungsinduzierenden Schichten der Ausführungsformen aus 3a zeigen.
  • Detaillierte Beschreibung
  • Mit Bezug zu den 2a–3c werden anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem ersten Bauteilgebiet 210 und einem zweiten Bauteilgebiet 220, die über einem Substrat 201 ausgebildet sind, das darauf eine Halbleiterschicht 292 aufweist. Das Substrat 201 kann ein beliebiges geeignetes Trägermaterial repräsentieren, etwa ein Halbleitervollsubstrat beispielsweise auf der Grundlage von Silizium oder einem isolierenden Material, das darauf ausgebildet die im wesentlichen kristalline Halbleiterschicht 202 aufweist. Zum Beispiel können die Schicht 202 und das Substrat 201 eine SOI-Konfiguration auf der Grundlage einer entsprechenden vergrabenen isolierenden Schicht (nicht gezeigt) bilden. Das erste und das zweite Bauteilgebiet 210, 220 umfassen einen oder mehrere entsprechende Transistorelemente 210T, 220T. Beispielsweise enthält im ersten Bauteilgebiet 210 der entsprechende Transistor 210T eine Gateelektrode 211, die auf einer Gateisolationsschicht 213 ausgebildet ist, die die Gateelektrode 211 von einem entsprechenden Kanalgebiet 214 trennt. Entsprechende Drain- und Sourcegebiete 215 sind auf der Grundlage eines geeigneten Dotierprofils in der Schicht 202 ausgebildet. Ferner ist eine jeweilige Abstandshalterseitenwandstruktur 212 an Seitenwänden der Gateelektrode 211 gebildet. In ähnlicher Weise umfassen die einen oder mehreren Transistoren 220T in dem zweiten Bauteilgebiet 220 eine Gateelektrode 221, eine Gateisolationsschicht 223, ein Kanalgebiet 224, Drain- und Sourcegebiete 225 und eine Seitenwandabstandshalterstruktur 222. Ferner können entsprechende Strukturgrößen minimale Abmessungen von 50 nm und deutlich weniger enthalten, wie dies zuvor auch in Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Zum Beispiel kann der Bereich des zweiten Bauteilgebiets 220, der in der Zeichnung dargestellt ist, ein dicht gepacktes Gebiet mit geringen lateralen Abständen zwischen benachbarten Transistoren repräsentieren, wie dies zuvor erläutert ist. Es sollte beachtet werden, dass entsprechende dichte Bereiche auch in dem ersten Bauteilgebiet 210 existieren können. Ferner kann in dieser Fertigungsphase das Halbleiterbauelement 200 eine erste verspannungsinduzierende Schicht 230 aufweisen, die aus einem geeigneten dielektrischen Material aufgebaut ist, das das Erzeugen einer entsprechenden hohen inneren Verspannung ermöglicht. In einer anschaulichen Ausführungsform ist die erste verspannungsinduzierende Schicht 230 aus Siliziumnitrid in einer geeigneten Konfiguration aufgebaut, so dass die gewünschte hohe innere Verspannung in dem ersten Bauteilgebiet 210, d. h. über einem ersten Transistor 210T, der darin vorgesehen ist, erhalten wird. Ferner ist eine zweite verspannungsinduzierende Schicht 240 auf der ersten Schicht 230 und über dem einen oder den mehreren Transistoren 220T gebildet, d. h. über dem zweiten Bauteilgebiet 220. Die zweite verspannungsinduzierende Schicht 240 ist aus einem geeigneten Material aufgebaut, etwa Siliziumnitrid und dergleichen, wobei in anschaulichen Ausführungsformen die Materialzusammensetzung der ersten und der zweiten Schicht 230, 240 ähnlich im Hinblick auf die Atomsorten ist, wobei jedoch die Menge an Wasserstoff, und dergleichen variieren kann, um damit unterschiedliche Arten innerer Verspannung bereitzustellen. In einer anschaulichen Ausführungsform ist eine optionale Ätzstoppschicht 233, die gestrichelt gezeigt ist, unter der ersten und/oder der zweiten verspannungsinduzierenden Schicht 230, 240 vorgesehen, während in anderen Ausführungsformen die entsprechende Ätzstoppschicht 233 weggelassen ist. Ferner ist in dieser Fertigungsphase eine Ätzmaske 204, etwa eine Lackmaske, vorgesehen, um das erste Bauteilgebiet 210 frei zu lassen und das zweite Bauteilgebiet 220 abzudecken.
  • Ein typischer Prozess zur Herstellung des Halbleiterbauelements 200, wie es in 2a gezeigt ist, kann ähnliche Fertigungsverfahren umfassen, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind, mit Ausnahme, dass das Abscheiden einer Ätzindikatorschicht weggelassen wird, etwa der Siliziumdioxidschicht 132, die in den 1a–1c gezeigt ist. Somit können die Transistorbauelemente 210T, 220T in dem ersten und dem zweiten Bauteilgebiet 210, 220 auf der Grundlage gut etablierter Techniken hergestellt werden, wobei auch entsprechende Silizidierungsprozessschemata mit eingeschlossen sein können, wobei der Einfachheit halber derartige Metallsilizidgebiete in 2a nicht gezeigt sind. Nach dem Fertigstellen der grundlegenden Transistorkonfiguration kann die optionale Ätzstoppschicht 233 gebildet werden, beispielsweise als eine Siliziumdioxidschicht mit einer ausreichenden Dicke, um einen nachfolgenden Ätzprozess zum Strukturieren der ersten verspannungsinduzierenden Schicht 230 zuverlässig zu stoppen. In anderen Fällen wird die Schicht 233 weggelassen oder kann so gebildet werden, dass ein effizientes Endpunkterkennungssignal erzeugt wird, wobei ein vollständiges Stoppen des entsprechenden Ätzprozesses nicht erforderlich ist. In noch anderen anschaulichen Ausführungsformen wird die Ätzstoppschicht 233 so strukturiert, dass das erste Bauteilgebiet 210 vor dem Abscheiden der Schicht 230 freigelegt wird, um damit den Verspannungsübertragungsmechanismus von der ersten dielektrischen Schicht 230 in das entsprechende Kanalgebiet 214 zu verbessern. Als nächstes wird die Schicht 230 auf der Grundlage geeigneter Abscheideverfahren abgeschieden, wobei geeignete Prozessparameter gesteuert werden, um eine spezifizierte innere Verspannung und eine geeignete Schichtdicke zu erhalten. Anschließend wird die Schicht 230 auf der Grundlage eines entsprechenden Ätzprozesses strukturiert, wie er zuvor mit Bezug zu 1a beschrieben ist, wobei ein entsprechender Ätzprozess mit geringerer Komplexität aufgrund der fehlenden Siliziumdioxidschicht 132 (siehe 1a) aufgeführt werden kann. Der entsprechende Ätzprozess kann auf der Grundlage der Schicht 233, falls diese vorgesehen ist, gesteuert werden oder kann die Selektivität der entsprechenden Metallsilizidgebiete nutzen, falls diese vorgesehen sind. In anderen Fällen wird der Ätzprozess auf Grundlage der Schicht 233 gestoppt oder gesteuert und danach wird die Schicht 233 bei Bedarf entfernt. Folglich kann im Vergleich zur konventionellen Strategie, wie sie in 1b gezeigt ist, der Anteil an Materialresten, etwa die Reste 123, deutlich verringert oder vermieden werden, unabhängig von der komplexen Oberflächentopografie, die durch den Abscheideprozess zur Herstellung der ersten Schicht 230 geschaffen wird.
  • Als nächstes wird die zweite Schicht 240 auf Grundlage eines geeigneten Verfahrens abgeschieden, beispielsweise mit Plasma unterstützter CVD (chemische Dampfabscheidung), wenn zum Beispiel Siliziumnitrid verwendet wird. Somit können in der gezeigten anschaulichen Ausführungsform die Schichten 230 und 240 im wesentlichen die gleichen Atomsorten jedoch mit einer variierenden Zusammensetzung und Molekularstruktur enthalten, um damit die unterschiedlicher Arten innerer Verspannung bereit zu stellen. In einem entsprechenden Ätzprozess auf der Grundlage der Ätzmaske 204, die beispielsweise durch gut etablierte Fotolithographieverfahren hergestellt werden kann, wird jedoch ein ausgeprägtes Endpunkterkennungssignal aufgrund der Ähnlichkeit der entsprechenden flüchtigen Nebenprodukte, die während des Ätzprozesses erzeugt werden, nicht beobachtet, wenn die Ätzfront während des Entfernens der Schicht 240 zu der Schicht 230 weiterwandert. In diesem Falle wird ein Ätzprozess 205 angeführt, der auf der Grundlage optischer Messdaten gesteuert wird, die das Ätzverhalten kennzeichnen, d. h. die Abtragsrate, um damit die freiliegenden Bereiche der Schicht 240 im wesentlichen vollständig zu entfernen, ohne unnötig Material der Schicht 230 abzutragen. Die optische Messdaten die während des Ätzprozesses 205 verwendet werden, können auf Basis von Messverfahren, etwa Interferometrie mit einer Streumessung, und dergleichen gewonnen werden, wie nachfolgend detaillierter mit Bezug zu den 2c–2g beschrieben ist, um damit den Prozessschwankungen bei der Herstellung der Schicht 240 und/oder Ätzratenschwankungen des Prozesses 205 Rechnung zu tragen, die zwischen diversen Substraten vorhanden sein können, die in der gleichen oder unterschiedlichen Prozesskammern bearbeitet werden. Nachdem zumindest ein Prozessparameter eingestellt ist, etwa die Ätzzeit des Prozesses 205 auf der Grundlage der optischen Messdaten kann somit die Schicht 240 im wesentlichen vollständig von dem ersten Bauteilgebiet 210 entfernt werden.
  • 2b zeigt schematisch das Halbleiterbauelement 200 nach dem Ätzprozess 205 und dem Entfernen der Ätzmaske 204. Folglich wird ein hohes Maß an Homogenität in der Materialzusammensetzung in dem Halbleiterbauelement 200 im Hinblick auf die Schichten 230 und 240 erhalten, selbst an kritischen Positionen, etwa in dem Bereich 231, der dem Saum entspricht, der während des Abscheidens der ersten und der zweiten Schicht 230, 240 (siehe 1a) geschaffen wird, und auch an einem Bereich 252, der einem Überlappungsgebiet der ersten und der zweiten Schicht 230, 240 entspricht, das nunmehr aus im wesentlichen gleichen Material aufgebaut ist, da eine dazwischenliegende Ätzindikatorschicht nicht vorhanden ist.
  • Somit kann die weitere Bearbeitung, d. h. das Abscheiden eines Zwischenschichtdielektrikumsmaterials und das nachfolgende Strukturieren des Zwischenschichtdielektrikumsmaterials und der ersten und der zweiten Schicht 230, 240 auf Grundlage gut etablierter Ätzschemata verbesserter Gleichmäßigkeit ausgeführt werden, wodurch die Möglichkeit geschaffen wird, die Strukturgrößen auf Grundlage gut etablierter Prozesstechniken weiter zu verringern.
  • Mit Bezug zu den 2c–2g werden nunmehr anschauliche Ausführungsformen beschrieben, in denen geeignete optische Messdaten für den Ätzprozess 205 auf Grundlage von Steuermesstechniken erhalten werden, wobei die Messdaten dann als geeignete Rückkopplungsdaten in einer entsprechenden Steuerungstechnik verwendet werden können.
  • 2c zeigt schematisch eine Messstelle 260, die an einer geeigneten Position in dem Halbleiterbauelement 290 angeordnet ist, so dass ein Zugriff auf die Messstelle 260, z. B. durch einen einfallenden optischen Strahl 261 und das Empfangen eines gestreuten Strahls 262 durch ein Messgerät ermöglicht wird, wobei der Strahl 262 Information über die geometrische Konfiguration der Messstelle 260 enthält. In der gezeigten Ausführungsform umfasst die Messstelle 260 eine gitterartige Messstruktur mit mehreren linienartigen Strukturelementen 240G mit entsprechenden Abständen 240S, wodurch ein entsprechendes Gitter geschaffen wird. Beispielsweise kann die Messstelle 260 Abmessungen aufweisen, die für ein automatisches Erkennen der Messstelle 260 und für ein Hinführen des Strahls 261 durch bekannte Einrichtungen, etwa Laser und dergleichen geeignet sind, um damit den gestreuten Strahl 262 im wesentlichen ohne störende „Rauschkomponenten” zu gewinnen, die sich von Bereichen außerhalb der Messstelle 260 einstellen können. Beispielsweise kann die Messstelle 260 mit lateralen Abmessungen von einigen 10 μm, ungefähr 50 μm × 50 μm, und dergleichen vorgesehen werden. Des weiteren sind die Linien 240G und Abstände 240S in geeigneter Größe in Bezug auf einen speziellen Wellenlängenbereich gestaltet, um damit eine gewünschte Antwort zum Bestimmen mindestens einer speziellen Eigenschaft der Linien und Abstände 204G, 240S zu erhalten. Zum Beispiel kann die entsprechende Tiefe der Abstände 204S auf Grundlage des gestreuten Strahls 262 auf der Basis geeigneter Streumessverfahren bestimmt werden, d. h. durch Vergleichen der optischen Antwort, die in dem Strahl 262 enthalten ist, mit geeignet ausgewählten Referenzdaten, die auf Basis einer Simulation und dergleichen gewonnen werden können. Beispielsweise wird in der gezeigten Ausführungsform das Gitter, das durch die Linien 240G und die Abstände 240S definiert ist, auf der Basis der zweiten verspannungsinduzierenden Schicht 240 gebildet, während die Schicht 230 im wesentlichen unstrukturiert bleibt oder im wesentlichen vollständig von der Messstelle 260 in Abhängigkeit von den Prozesserfordernissen entfernt werden kann. Somit kann das Gitter 240G, 240S in einer sehr effizienten Weise im Hinblick auf eine optische Antwort gestaltet werden, um beispielsweise die entsprechende Grabentiefe abzuschätzen, was eine Angabe der Ätzrate repräsentieren kann, die während des Herstellens der Abstände 240S aus der anfänglich abgeschiedenen zweiten verspannungsinduzierenden Schicht 240 angetroffen wird.
  • In dem gezeigten Beispiel wird während des Ätzprozesses 205 (siehe 2a) eine geeignete Lackmaske über der Messstelle 260 vorgesehen, um damit die grundlegende Struktur der Linien und Abstände 240G, 240S zu definieren. Während des entsprechenden Ätzprozesses 205 werden freiliegende Bereiche der Schicht 240 in der Messstelle 260 auf Basis im wesentlichen der gleichen Ätzbedingungen geätzt, wie sie auch in dem Bauteilgebiet 210 angetroffen werden, so dass beispielsweise die entsprechende Tiefe der Abstände 240S eine Angabe über die jeweilige Ätzrate für eine gegebene Ätzzeit des Prozesses 205 liefert. In 2c sei angenommen, dass der entsprechende Ätzprozess 205 zu einer jeweiligen Restschicht 240R geführt hat, deren Dicke die resultierende Tiefe der Abstände 240S bestimmt. Die entsprechende Information über die resultierende Tiefe 240S ist in dem gestreuten Strahl 262 enthalten und kann daher in Kombination mit der anfänglichen Schichtdicke als eine Angabe für die Ätzrate des Prozesses 205 verwendet werden. Diese Information kann dann in geeigneter Weise als Rückkopplungsinformation für einen nachfolgenden Ätzprozess verwendet werden, um in geeigneter Weise mindestens einen Prozessparameter des Ätzprozesses 205 so zu steuern, dass ein im wesentlichen vollständiges Entfernen der Schicht 240 über dem Bauteilgebiet 210 erreicht wird, ohne dass unnötig darunter liegende Materialien abgetragen werden.
  • 2d zeigt schematisch die Messstelle 260, wobei angenommen sei, dass der entsprechende Ätzprozess 205 zu einem vollständigen Abtragen freiliegender Bereiche der Schichten 240 innerhalb der Abstände 240S geführt hat oder wobei auch Material der darunter liegenden Schicht 230, falls dieses in der Messstelle 260 vorgesehen ist, abgetragen wurde. Somit ist eine entsprechende Information über eine erhöhte Tiefe der Abstände 240S in dem gestreuten Strahl 262 enthalten und kann daher auf der Grundlage der anfänglichen Schichtdicke bewertet werden, um damit die entsprechende Ätzrate des Prozesses 205 anzugeben, wobei in 2d eine erhöhte Ätzrate repräsentiert wird, wenn im wesentlichen die gleiche Ätzzeit zum Erhalten der Konfiguration der Messstelle 260, die in den 2c und 2d gezeigt ist, verwendet wurde.
  • 2e zeigt schematisch die Messstelle 260 gemäß weiterer anschaulicher Ausführungsformen, in denen die erste verspannungsinduzierende Schicht 230 während eines entsprechenden Ätzprozesses zum Entfernen der ersten Schicht 230 von dem zweiten Bauteilgebiet 220 (siehe 2a) strukturiert ist, um damit entsprechende Linien 230g und jeweilige Abstände bereitzustellen, die mit Material der Schicht 240 gefüllt sind. Aufgrund der anfänglich bereitgestellten Oberflächentopografie kann die Schicht 240 die entsprechenden Abstände 240S zwischen den jeweiligen Linien 230G bilden.
  • 2f zeigt schematisch die Messstelle 260 in einem fortgeschrittenen Herstellungsstadium, d. h. nach dem Ätzprozess 205 für das im wesentlichen Entfernen von Material der Schicht 240 von dem ersten Bauteilgebiet 210, wodurch auch die Dicke der Schicht 240 reduziert wird, die in den Abständen 240S ausgebildet ist, während das Material über den Linien 230G durch die Ätzmaske abgedeckt ist. Abhängig von den Prozessbedingungen während des Prozesses 205 führen die entsprechende Ätzrate in Verbindung mit der jeweiligen angemeldeten Ätzzeit zu einem mehr oder weniger vollständigen Abtrag des Materials 240 in dem ersten Bauteilgebiet 210 und auch in den Abständen 240S in der Messstelle 260. Wenn zum Beispiel ein unvollständiger Abtrag durch die entsprechenden Prozessbedingungen hervorgerufen wird, wird eine Restschicht 240R in den Abständen 240S geschaffen, wodurch die Gesamteigenschaften der Abstände 240S, etwa deren Tiefe, beeinflusst wird. Während des entsprechenden optischen Messprozesses und basierend auf einem geeigneten Modell der Messstelle 260 wird folglich die Information in Bezug auf die Ätzrate in der zuvor beschriebenen Weise erhalten. Es sollte beachtet werden, dass der Strukturierungsprozess zum Schaffen der Linie 230G und der entsprechenden Abstände aus der ersten verspannungsinduzierenden Schicht 230 im wesentlichen unabhängig von dem entsprechenden Ätzprozess zum Strukturieren der ersten verspannungsinduzierenden Schicht 230 aufgrund der entsprechenden hohen Selektivität zwischen der Schicht 230 und einem darunter liegenden Material, z. B. der Ätzstoppschicht 233, ist. Somit wird ein Einfluss der Ätzeigenschaften des Prozesses zum Strukturieren der Schicht 230 auf die schließlich erreichten Eigenschaften der Abstände 240S, die während des zweiten Ätzprozesses 205 erhalten werden, vermieden und entsprechende Schwankungen in den jeweiligen Abscheideprozessen können auf der Grundlage entsprechender Schichtdickemessungen für die erste und die zweite verspannungsinduzierende Schicht 230, 240 bestimmt werden. Auch in diesem Falle wird eine effiziente Messstruktur bereitgestellt, indem beide Schichten 230, 240 strukturiert werden, wobei die jeweiligen Prozesseigenschaften des Ätzprozesse 205 auf Grundlage der Streumessverfahren bestimmt werden, wie dies zuvor beschrieben ist. Wenn z. B. der entsprechende Ätzprozess eine Ätzrate aufweist, die zu einem übermäßigen Materialabtrag führt, wird die Restschicht 240R in dem Abstand 240S vollständig entfernt, wobei der entsprechende Ätzprozess dann zuverlässig an der Ätzstoppschicht 233 anhält, während das Material an den Seitenwänden der Linien 230G dann zunehmend abgetragen wird, wodurch ebenfalls die schließlich erhaltenen Eigenschaften des Abstands 240S geändert werden. Somit kann auch in diesem Falle die Messstelle 260 selbst für eine erhöhte oder geringere Ätzrate des Prozesses 205 sensitiv sein, während dennoch äußerst effiziente Streumessungsmodelle, d. h. Referenzdaten, aufgrund der relativ einfachen Struktur aus Linien und Abständen erzeugt werden können.
  • In einigen anschaulichen Ausführungsformen wird die Messstelle 260 auch zum Bestimmen von Dickenwerten für die Schichten 230 und/oder 240 auf Grundlage von Streumessverfahren verwendet. Beispielsweise wird in der in 2e gezeigten Konfiguration ein geeignetes Modell, d. h. Referenzdaten, für die Struktur erzeugt, die durch die Linie 230G und die entsprechenden Abstände definiert ist, bevor die zweite verspannungsinduzierende Schicht 240 abgeschieden wird. In diesem Falle gibt die entsprechende Tiefe der Abstände zwischen der Linie 230G die anfänglich Schichtdicke an, da die Tiefe der entsprechenden Abstände im wesentlichen unabhängig von Schwankungen des Ätzprozesses ist, da der Ätzprozess typischer Weise so ausgeführt wird, dass das Material auf Grundlage der Ätzstoppschicht 233 oder eines anderen Materials mit einer deutlich unterschiedlichen Ätzrate im Vergleich zu dem Material der Schicht 230 im wesentlichen vollständig abgetragen wird. Die Dicke der Schicht 230 kann bestimmt und verwendet werden, um eine Prozessüberwachung, Steuerung, und dergleichen auszuführen. In ähnlicher Weise kann ein geeignetes Modell für die Messstelle 260 erstellt werden, nachdem die zweite verspannungsinduzierende Schicht 240 abgeschieden ist, um damit auch die anfängliche Schichtdicke vor dem Ausführen des Ätzprozesses 205 zu bestimmen. Abhängig von der Prozessstrategie können entsprechende Messdaten, die die Schichtdicke der Schicht 230 angeben, beim Bestimmen der Dicke der Schicht 240 verwendet werden. Somit können die gleichen Messanlage und die gleichen Prozessverfahren zum Bestimmen der anfänglichen Schichtdicke der Schicht 240 und des jeweiligen Materialabtrags während des Prozesses 205 angewendet werden, wie dies zuvor erläutert ist, wodurch ein Maß für die entsprechende Ätzrate, die sich während des Ätzprozesses 205 ausbildet, erhalten wird.
  • In anderen Fällen wird die anfängliche Schichtdicke zumindest der zweiten verspannungsinduzierenden Schicht 240 auf der Grundlage anderer Messverfahren, etwa Ellipsometrie und dergleichen bestimmt.
  • 2g zeigt schematisch einen Prozessablauf zur Herstellung des Halbleiterbauelements 200 auf der Grundlage einer geeigneten Steuerungsstrategie, die in einer anschaulichen Ausführungsform eine Modell-basierte Steuertechnik umfasst, die auch als eine APC-(fortschrittliche Prozeßsteuerungs-)Strategie bezeichnet wird. Der Prozessablauf, der als 270 angegeben ist, enthält die Prozesssequenz, wie sie zuvor für das Bauelement 200 beschrieben ist, wobei der Einfachheit halber der Abscheideprozess zur Herstellung der verspannungsinduzierenden Schicht 240 als der erste Prozess gezeigt ist. Der Abscheideprozess kann das nachfolgende Bestimmen der Schichtdicke, beispielsweise auf der Grundlage der Messstelle 260, wie sie zuvor beschrieben ist, oder auf der Grundlage eines anderen geeigneten Schichtdickemessprozesses, beinhalten. Die jeweiligen Messdaten werden einer Steuerung 280 zugeführt, die in einer anschaulichen Ausführungsform darin eingerichtet einen Modell-basierten Algorithmus aufweist, um damit einen geeigneten Prozessparameterwert festzulegen, d. h. einen geeigneten Wert für einen mit der Ätzung in Beziehung stehenden Parameter, etwa die Ätzzeit, Durchflussraten von Gasen und dergleichen, des Ätzprozesses 205 auf Basis der Schichtdickendaten, die zuvor erhalten wurden. Die Steuerung 280 enthält ferner optische Messdaten 281, beispielsweise in Form entsprechender geometrischer Daten, die durch Streumessung erhalten werden, wie dies zuvor mit Bezug zu den 2c–2f beschrieben ist, wobei diese optischen Messdaten eine Angabe darin enthalten im Hinblick auf den Status der entsprechenden Ätzumgebung, die in dem Ätzprozess 205 beim Ausführen mit einem zuvor bearbeiteten Substrat verwendet werde. Somit kann durch Bewerten der Ätzrate, d. h. der optischen Messdaten, die beispielsweise eine Tiefe der entsprechenden Abstände 240S enthalten, und der anfänglichen Schichtdicke kann die Steuerung 280 einen Sollwert für den Ätzprozess 205 für ein Halbleiterbauelement 200, das nachfolgende zu bearbeiten ist, festlegen, wobei der entsprechende Wert des betrachteten Prozessparameters daher an den aktuellen oder vorhergesagten aktuellen Status des Ätzprozesses 205 angepasst ist, wodurch Prozessschwankungen im wesentlichen kompensiert werden, die während des Abscheidens der Schicht 240, die zu bearbeiten ist, und während des Ätzprozesses 205 für ein zuvor bearbeitetes Substrat aufgetreten sind.
  • Zum Beispiel kann die Steuerung 280 darin eingerichtet ein lineares Modell für den Ätzprozess enthalten, wobei eine Dicke von entferntem Material von der Ätzzeit und der Ätzrate abhängt, und wobei ein Sollwert für die Dicke des abgetragenen Materials durch die anfängliche Schichtdicke der zweiten verspannungsinduzierenden Schicht 240 definiert wird. Auf der Grundlage der optischen Messdaten 281 wird dann ein aktualisierter Wert für mindestens einen Prozessparameter bestimmt, um damit die Ätzumgebung so umzugestalten, dass die Schicht 240 im wesentlichen vollständig entfernt wird, wobei ein übermäßiges Material abtragend der darunter liegenden Schicht 230 vermieden wird. Zum Beispiel kann die Steuerung 280 eine geeignete Ätzzeit und/oder einen anderen geeigneten Parameterwert, etwa eine modifizierte Durchflussrate reaktiver Gaskomponenten, Trägergaskomponenten und dergleichen bestimmen, um damit das gewünschte Prozessergebnis zu erhalten. Aufgrund des entsprechenden Modells, das in der Steuerung 280 eingerichtet ist, wird eine geeignete Anpassung des Ätzprozesses 205 erreicht, selbst wenn eine gewisse Verzögerung auftritt, bevor die entsprechenden optischen Messdaten 281 verfügbar sind, wobei auch eine moderate Abdeckung der Messdaten 281 in Bezug auf die Anzahl der bearbeiteten Substrate aufgrund des vorhersagenden Verhaltens der Steuerung 280 ausreichend ist. Folglich kann der neue Sollwert für den entsprechenden Prozessparameter, etwa die Ätzzeit, so ermittelt werden, dass ein im wesentlichen vollständiges Abtragen freiliegender Bereiche des Materials 240 erreicht wird, ohne dass ein zusätzlicher Ätzsteuerungsmechanismus etwa über ein Ätzindikatormaterial, und dergleichen erforderlich ist. Es sollte beachtet werden, dass für eine verbesserte Steuerungsstabilität geeignete Maßnahmen getroffen werden, etwas das Anwenden eines gleitenden Mittelwerts, etwa eines exponentiell gewichteten gleitenden Mittelwerts (EWMA), um die in dem Modell der Steuerung 280 verwendete Ätzrate in geeigneter Weise zu gewichten. In anderen Ausführungsformen können jedoch auch andere geeignete Steuerungsschemata eingesetzt werden.
  • Mit Bezug zu den 2j–2k wird nunmehr erläutert, wie Ätzbedingungen während des Prozesses 205 durch optische Messdaten in einer nahezu Echt-Zeit-Manier erhalten werden, wodurch das Antwortverhalten eines entsprechenden Steuerungsmechanismus in Bezug auf Ätzratenschwankungen, und dergleichen deutlich verbessert wird.
  • 2h zeigt schematisch das Halbleiterbauelement 200 während des Ätzprozesses 205, wobei der Einfachheit halber die entsprechende Messstelle 260 gezeigt ist. Die Messstelle 260 wird mit einem einfallenden optischen Strahl 261 mit geeigneten optischen Eigenschaften, etwa Wellenlänge, Polarisierung, und dergleichen sondierte, um damit eine geeignete Information über die kontinuierlich abhängige Dicke der Schicht 240 während des Prozesses 205 zu erhalten. Zum Beispiel der einfallende Strahl 261 durch diverse Grenzflächen, die durch die Schichten 240 und 230 und einem darunter liegenden Material gebildet sind, reflektiert, wodurch der reflektierte Strahl 262 erzeugt wird, in welchem eine Differenz in der optischen Weglänge zu entsprechenden Intensitätsschwankungen führt, die durch Interferenzwirkung hervorgerufen werden. Die entsprechende optische Antwort ist daher abhängig von der Wellenlänge des einfallenden Strahls 261 und den optischen Eigenschaften der Schichten 240, 230 und von darunter liegendem Material, das eine Grenzfläche mit der Schicht 230 bildet. Somit kann durch Beobachten der entsprechenden Intensitätsänderung eine jeweilige Änderung der Schichtdicke, die durch den Prozess 205 hervorgerufen wird, erfasst werden und kann daher die aktuelle Ätzrate des Prozesses 205 angeben. Es sollte beachtet werden, dass die optischen Eigenschaften der Schichten 240, 230 gegebenenfalls aufgrund der im wesentlichen identischen Atomsorten, die darin eingebaut sind, sehr ähnlich sein können. In diesem Fall kann die Änderung der zusammengesetzten Schichtdicke der Schichten 240, 230 auf Grundlage des reflektierten Strahls 262 beobachtet werden.
  • Die Messzeile 260 ist in geeigneter Weise auf den jeweiligen Substraten positioniert, so dass diese während des Ätzprozesses 205 zugänglich ist, wodurch für eine Linien interne Erkennung und Überwachung der entsprechenden Änderung der Schichtdicke und somit auch der aktuellen Ätzrate ermöglicht wird.
  • 2i zeigt schematisch einen Graphen, der die Änderung der Intensität des reflektierten Strahls 262 im zeitlichen Verlauf für zwei unterschiedliche Ätzprozesse, die auf der Grundlage im wesentlichen des gleichen Rezepts des Ätzprozesses 205 ausgeführt werden, darstellt.
  • Die Kurve A repräsentiert den zeitlichen Verlauf einer Änderung der Schichtdicke, die durch den Strahl 262 angegeben wird, gemäß einer relativ langsamen Ätzrate, während die Kurve B die Situation für eine erhöhte Ätzrate zeigt, die zu einer höheren Frequenz der entsprechenden Intensitätsschwankungen führt. Auf der Grundlage der optischen Messdaten, die in dem reflektierten Strahl 262 enthalten sind, wird eine entsprechende Ätzrate oder ein geeigneter damit verknüpfter Wert bestimmt, um damit zumindest einen Prozessparameter, etwa die Ätzzeit, und dergleichen in effizienter Weise zu steuern, um damit ein gewünschtes Prozessergebnis zu erhalten. Zu diesem Zweck werden die jeweiligen optischen Messdaten, die als 281 angegeben sind, mit geeigneten Referenzdaten oder vorhergehenden Prozessdaten verglichen, um einen geeigneten aktualisierten Wert des betrachteten Prozessparameters zu bestimmen. D. h., es wird eine Steuerungsschleife eingerichtet, in der eine Abweichung der aktuellen Ätzrate erfasst wird und verwendet wird, um den aktualisierten Wert für ein geeignetes Steuern des Prozesses 205 zu bestimmen. Zu diesem Zweck können gut bekannte proportionaldifferential-integral Steuerungsschemata oder Kombinationen davon eingesetzt werden, wobei die entsprechende „Verstärkung” der entsprechenden Steuerungsschleife und die unmittelbare Verfügbarkeit der optischen Messdaten 208 für eine schnelle Antwort auf Ätzfluktuationen sorgen. Zusätzlich zu den optischen Messdaten 281 kann auch in diesem Falle die jeweilige anfängliche Schichtdicke der Schicht 240 verwendet werden, um durch die Abscheidung hervorgerufene Dickenschwankungen zu kompensieren, um damit im wesentlichen vollständig freiliegende Bereiche der Schicht 240 zu entfernen. Zum Beispiel kann eine Änderung der Anfangsschichtdicke der Schicht 240 durch einen entsprechenden Offset des manipulierten betrachteten Prozessparameters, etwa der Ätzzeit, berücksichtig werden, die wiederum in einer sehr dynamischen Weise auf der Grundlage der optischen Messdaten 281 gesteuert werden kann. In anderen Fällen wird die Ätzrate des Prozesses 205 auf Basis der optischen Messdaten 281 auf der Grundlage einer geschlossenen Steuerungsschleife gesteuert, wie sie zuvor beschrieben ist, zum Beispiel auf der Grundlage eines geeigneten Parameters, etwa der Durchflussrate, dem Prozessdruck, und dergleichen, während eine Schwankung einer Anfangsschichtdicke durch geeignetes Variieren der entsprechenden Ätzzeit des Prozesses 205 kompensiert wird. Jedoch können auch andere Prozessstrategien zum Einstellen des Ätzprozesses auf einen gewünschten Wert angewendet werden.
  • 2j zeigt schematisch den Prozessablauf 270, wenn die Linien internen oder in-situ-Messdaten 281, die während des Ätzprozesses 205 erhalten werden, und die Steuerung 280 so verwendet werden, dass zumindest ein Prozessparameter, etwa die Ätzzeit während des aktuell ausgeführten Ätzprozesses 205, in geeigneter Weise eingestellt wird. Es sollte beachtet werden im Hinblick auf die Steuerungsstabilität, die Langzeitstabilität und dergleichen, dass geeignete Mechanismen in die Steuerung 280 eingebaut werden können, um entsprechende Schwingungen im Steuerungsverhalten im wesentlichen zu vermeiden. Beispielsweise kann die entsprechende Verstärkung in der Rückkopplungsschleife relativ gering gewählt werden, oder es können entsprechende Dämpfmechanismen, etwa ein integrale Komponenten vorgesehen werden, die selbst mehrere nachfolgende Ätzprozesse 205 berücksichtigen können. Auf diese Weise wird eine schnelle Antwort während der Sequenz 270 erreicht, wobei dennoch ein hohes Maß an Steuerungsstabilität erreicht wird.
  • 2k zeigt schematisch eine weitere anschauliche Ausführungsform, in der der Ätzprozess 205 auf Grundlage der optischen Messdaten 281, wie sie in 2i gezeigt sind, gesteuert wird, um damit eine schnelle Reaktion zu erreichen, wobei zusätzlich eine zweite Steuerungsrate 283 überlagert ist, um damit ein geeignetes Langzeitverhalten der Steuerungsstrategie zu gewährleisten. Zum Beispiel empfängt die Steuerung 280 die Messdaten 281 und bestimmt eine geeignete Ätzzeit, um damit ein gewünschtes Prozessergebnis für den aktuellen Ätzprozess 205 zu erhalten. Zusätzlich empfängt die Steuerung 280 entsprechende Messdaten, wie sie zuvor mit Bezug zu den 2c–2f beschrieben sind, die verzögerte optische Messdaten repräsentieren, wobei die entsprechende Steuerung 283 einen geeigneten Algorithmus zum erneuten Einstellen mindestens eines Prozessparameters implementiert haben kann, um eine Ätzrate innerhalb eines gewünschten Wertebereichs zu erhalten. Somit reagiert die Steuerung 283, beispielsweise auf der Grundlage von einem Modellvorhersage-Algorithmus, auf Langzeitvariationen des Ätzprozesses 205, wohingegen die Steuerung 280 die geeignete Ätzzeit für das aktuell bearbeitete Substrat liefert. Auf diese Weise können stark zunehmende oder abfallende Ätzzeiten vermieden werden, die durch eine kontinuierliche Verschiebung in entsprechenden Ätzanlagen zum Ausführen des Prozesses 205 hervorgerufen werden können, was durch systematische Abweichung, und dergleichen unter Umständen bewirkt werden kann. Folglich kann der entsprechende Durchsatz der zugeordneten Ätzanlagen im wesentlichen konstant gehalten werden, wobei dennoch ein effizienter Steuerungsbereich zum Reagieren auf Ätzprozessfluktuationen und durch die Abscheidung hervorgerufene Fluktuationen bereitgestellt wird.
  • Mit Bezug zu den 3a–3c werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen zusätzlich zum Bereitstellen entsprechender optischer Messdaten, die die Ätzrate des Ätzprozesses angeben, ein Ätzindikatormaterial in die erste oder die zweite verspannungsinduzierende Schicht eingebaut wird, um damit die Möglichkeit zu schaffen, ein effizientes Endpunkterkennungssignal zu erzeugen.
  • 3a zeigt schematisch ein Halbleiterbauelement 300, das im wesentlichen die gleiche Konfiguration wie das Bauelement 200, wie es in 2a gezeigt ist, aufweisen kann, wobei zusätzlich eine geeignete Atomsorte in jeweiligen verspannungsinduzierenden Schichten enthalten ist, um damit ein entsprechendes Endpunkterkennungssignal zu erzeugen. Daher werden entsprechende Komponenten des Bauelements 300 mit den gleichen Bezugszeichen belegt, wobei die führende Ziffer „2” durch „3” ersetzt ist und eine entsprechend Erläuterung dieser Komponenten weggelassen wird. Das Bauelement 300 unterscheidet sich von dem Bauelement, wie es in 2a gezeigt ist, dahingehend, dass eine entsprechende Atomsorte 308 in der zweiten verspannungsinduzierenden Schicht eingebaut ist, so dass ein entsprechender Unterschied beim Freisetzen der jeweiligen Sorte in die Ätzumgebung des Ätzprozesses 305 erreicht wird. In einer anschaulichen Ausführungsform ist die erste verspannungsinduzierende Schicht 330 aus Siliziumnitrid mit einer moderat hohen Zugverspannung aufgebaut, während die zweite verspannungsinduzierende Schicht 340 so gebildet ist, dass diese eine hohe innere kompressive Verspannung aufweist. Die ersten und zweite Schicht 330, 340 enthalten beide Atomsorten, etwa Silizium und Stickdorf möglicherweise mit Wasserstoff, und dergleichen. Wie zuvor erläutert ist, sind geeignete Prozessrezepte zum Abscheiden von Siliziumnitridschichten mit hoher Zugverspannung im Stand der Technik gut bekannt. Im Gegensatz zu der ersten Schicht 330 wird die zweite Schicht 340 auf Grundlage von Silizium und Stickstoff gebildet und kann einen deutlichen Anteil an Kohlenstoff aufweisen, wodurch eine Kohlenstoff angereicherte Siliziumnitridschicht oder eine Stickstoff angereicherte Siliziumkarbidschicht (SICN) geschaffen wird, die auch durch Plasma unterstütze CVD-Verfahren gebildet werden kann und die eine kompressive Verspannung aufweist. Während des Ätzprozesses 305 wird daher die Kohlenstoffsorte kontinuierlich in die Ätzumgebung freigesetzt und kann auf der Grundlage gut etablierter Endpunkterkennungsverfahren erfasst werden, wobei das Kohlenstoffmaterial ein ausgeprägtes optisches Signal auf der Grundlage einer Absorptions- oder Emissionsspektrumanalyse ergibt. Zum Beispiel kann bei einem signifikanten Abfall der Intensität eines durch den Kohlenstoff hervorgerufenen optischen Signals in dem Endpunkterkennungssignal ein entsprechendes im wesentlichen vollständiges Abtragen des freiliegenden Bereichs der Schicht 340 erkannt werden. Somit wird dann ein geeigneter Endpunkt des Prozesses 305 bestimmt, wodurch auch die Menge des von der Schicht 330 entfernten Materials bei einem geringen Pegel gehalten wird. Durch Bereitstellen einer Silizium-Stickstoff und Kohlenstoff enthaltenden Verspannungsschicht in Verbindung mit einer Silizium und Stickstoff enthaltenden Schicht wird ein hohes Maß an Kompatibilität mit nachfolgenden Prozessschritten beibehalten, zum Beispiel im Hinblick auf die Ätzstoppeigenschaften der Schichten 330, 340 und dergleichen, wobei dennoch der verformungsinduzierende Mechanismus mit hoher Effizienz beibehalten werden kann.
  • In anderen anschaulichen Ausführungsformen wird die Atomsorte 308, die in der zweiten Schicht 340 bereitgestellt wird, mit geringer Konzentration im Hinblick auf das Basismaterial, etwa Siliziumnitrid, eingebaut, um nicht in unerwünschter Weise die Gesamteigenschaften der Schicht 340 im Hinblick auf das Ätzverhalten, die innere Verspannung und das Abscheideverhalten, und dergleichen zu beeinflussen, wobei dennoch für ein ausgeprägtes Endpunkterkennungssignal gesorgt wird. Zum Beispiel können geeignete Vorstufen Gase, etwa mit Metallkomponenten, und dergleichen, mit sehr geringer Konzentration während des Abscheidens einer Siliziumnitridschicht eingeführt werden, um damit eine im wesentlichen kontinuierliche Verteilung innerhalb der Schicht 340 zu erreichen, was dann zu einem entsprechenden erkennbaren Signal während des Prozesses 305 führt.
  • 3b zeigt schematisch den entsprechenden Prozessablauf 370 zum Steuern des Ätzprozesses 305 auf der Grundlage der mindestens einen unterschiedlichen Atomsorte in den Schichten 330 gemäß anschaulicher Ausführungsformen. Während des Ätzprozesses 305 erhält die Steuerung 380 kontinuierlich das Endpunkterkennungssignal, das darin kodiert die Anwesenheit der Atomsorte 308, etwa Kohlenstoff, enthält, wodurch ein kontinuierlicher Abtrag des Materials der Schicht 340 angezeigt wird. Beim Erkennen einer Verarmung der Sorte 308 in der Ätzumgebung bestimmt die Steuerung 380 eine geeignete Nachätzzeit, um damit im wesentlichen das Material 340 zu entfernen, ohne unerwünschter Weise Material der Schicht 330 in dem ersten Bauteilgebiet 310 abzutragen. Erfindungsgemäß erhält die Steuerung 380 entsprechende der Ätzung nachgeordnete optische Messdaten, wie sie zuvor mit Bezug zu den 2c–2f und 2k beschrieben sind, um Ätzratenschwankungen zu bestimmen und zu kompensieren, wie dies zuvor beschrieben ist. Des weiteren können entsprechende Dickendaten zumindest für das Abscheiden der zweiten Schicht 340 vorgesehen sein, um damit die Genauigkeit der der Ätzung nachgeordneten Messdaten zu verbessern und/oder um die durch die Abscheidung hervorgerufenen Schwankungen zu berücksichtigen.
  • 3c zeigt schematisch den Prozessablauf 370 gemäß einer weiteren anschaulichen Ausführungsform, in der während der Abscheidung 1, d. h. während der Abscheidung der Schicht 330 eine geeignete Atomsorte eingebaut wird, um einen Unterschied zwischen den Schichten 330 und 340 zu erhalten, selbst wenn diese ähnliche Komponenten mit Ausnahme der entsprechenden Sorte 308 enthalten. Zum Beispiel kann die erste Schicht 330 als eine Stickstoff angereicherte Siliziumkarbidschicht mit einer hohen kompressiven Verspannung vorgesehen werden, während die zweite Schicht 340 als eine Siliziumnitridschicht mit Zugverspannung bereitgestellt wird, wobei zu beachten ist, dass die entsprechenden Bauteilgebiete 310, 320 darin eingebaut entsprechende Transistorelemente aufweisen, die die geeignete Verformung benötigen, die durch die jeweiligen Schichten 330, 340 hervorgerufen wird. Auch in diesem Falle kann die Steuerung 380 eine geeignete Nachätzzeit bestimmen, um das gewünschte bewertete Ergebnis zu erhalten. Es sollte beachtet werden, dass unterschiedliche Atomsorten während der Abscheidung 1 und der Abscheidung 2 vorgesehen werden können, um damit einen Unterschied im optischen Antwortverhalten an einer Grenzfläche zwischen den Schichten 330 und 340 weiter zu erhöhen. Zum Beispiel kann die zweite Schicht 340 darin eingebaut eine Kohlenstoffsorte aufweisen, wie dies zuvor mit Bezug zu 3b beschrieben ist, während zusätzlich die erste Schicht 330 zumindest an einem Oberflächenbereich davon eine andere Sorte eingebaut aufweist, beispielsweise mit einer sehr geringen Konzentration, wobei diese Sorte ansonsten in der Ätzumgebung des Prozesses 305 nicht vorhanden ist. In noch anderen anschaulichen Ausführungsformen werden beide Schichten 330 und 340 so gebildet, dass eine sehr geringe Konzentration an Atomsorten mit unterschiedlichem Absorptions- und Emissionsspektrum enthalten ist, wodurch für eine erhöhte Zuverlässigkeit des entsprechenden Endpunkterkennungsmechanismus gesorgt wird. Zum Beispiel können unterschiedliche Wellenlängenbereiche überwacht und ein geeignetes Ende des Ätzprozesses auf der Grundlage beider Wellenlängenbereiche bestimmt werden, wodurch Steuerungen, etwa Rauschen, und dergleichen, reduziert werden.
  • Folglich kann der Ätzprozess 305 so gesteuert werden, dass im wesentlichen der freiliegende Bereich des Materials 340 entfernt wird, ohne dass das Material 330 unerwünschter Weise beeinflusst wird, wobei gut etablierte Endpunkterkennungssysteme eingesetzt werden können, so dass verbesserte Prozessergebnisse erreicht werden können, ohne dass zur Prozesskomplexität beigetragen wird oder die Anzahl der Prozessschritte kann sogar aufgrund des Vermeidens einer zusätzlichen Abscheidung eines Siliziumdioxid-basierten Ätzindikatormaterials verringert werden.

Claims (8)

  1. Verfahren mit einer Bearbeitung eines Substrats (201) umfassend: Bilden einer ersten verspannungsinduzierenden Schicht (230) über einem ersten Transistor (210T) und einem zweiten Transistor (220T), wobei der erste und der zweite Transistor (210T; 220T) über dem Substrat (201) ausgebildet sind; Entfernen eines Bereichs der ersten verspannungsinduzierenden Schicht (230), der über dem zweiten Transistor (220T) angeordnet ist; Bilden einer zweiten verspannungsinduzierenden Schicht (240) auf der ersten verspannungsinduzierenden Schicht (230); Entfernen eines Bereichs der zweiten verspannungsinduzierenden Schicht (240), der über den ersten Transistor (210T) angeordnet ist, auf der Grundlage eines Ätzprozesses; Bilden einer Teststruktur an einer Messstelle mit der ersten und zweiten verspannungsinduzierenden Schicht (230, 240) über dem Substrat (201), wobei das Bilden der Teststruktur das Strukturieren der zweiten verspannungsinduzierenden Schicht (240) durch den Ätzprozess, um eine Gitterstruktur auszubilden, die Linien (230G, 240G) und Abstände (240S) umfasst, umfasst; Erhalten optischer Messdaten durch ein Streumessverfahren, das für die Teststruktur ausgeführt wird; wobei die optischen Messdaten Daten über die Tiefe der Abstände (200S) umfassen, die durch den Ätzprozess gebildet werden; Bestimmen einer Ätzrate aus den Daten über die Tiefe der Abstände (240S) und Daten über die anfängliche Dicke der zweiten verspannungsinduzierenden Schicht (240), die vorliegt, bevor der Ätzprozess ausgeführt wird; und mit Steuern mindestens eines Parameters des entsprechenden Ätzprozesses auf der Grundlage der bestimmten Ätzrate bei der entsprechenden Bearbeitung eines weiteren Substrats.
  2. Verfahren nach Anspruch 1, wobei Messen einer Dicke der zweiten verspannungsinduzierenden Schicht (240) Ausführen eines interferometrischen Messprozesses umfasst.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Ätzstoppschicht (233) über dem ersten und dem zweiten Transistor (210T; 220T) vor dem Bilden der ersten verspannungsinduzierenden Schicht (230).
  4. Verfahren nach Anspruch 1, wobei die erste und die zweite verspannungsinduzierenden Schicht (230; 240) aus Siliziumnitrid aufgebaut sind.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bereitstellen einer spezifizierten Atomsorte in der ersten (230) oder der zweiten verspannungsinduzierenden Schicht (240) und Steuern des Ätzprozesses auf der Grundlage eines optischen Signals, das von der spezifizierten Atomsorte während des Ätzprozesses gewonnen wird.
  6. Verfahren nach Anspruch 5, wobei die Atomsorte Kohlenstoff umfasst.
  7. Verfahren nach Anspruch 1, wobei der mindestens eine Parameter eine Ätzzeit des Ätzprozesses umfasst.
  8. Verfahren nach Anspruch 1, wobei Steuern mindestens eines Parameters umfasst: Anwenden eines linearen Modells des Ätzprozesses, das die Dicke des entfernten Materials der zweiten verspannungsinduzierenden Schicht (240) als Funktion der Ätzzeit und der Ätzrate modelliert, und Abschätzen eines aktualisierten Wertes für den mindestens einen Parameter auf der Grundlage des Modells und der optischen Messdaten.
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US11/868,789 US7883629B2 (en) 2007-02-28 2007-10-08 Technique for patterning differently stressed layers formed above transistors by enhanced etch control strategies
TW097106015A TWI460824B (zh) 2007-02-28 2008-02-21 藉由增進之蝕刻控制策略來圖案化形成之電晶體上方之受不同應力之層的技術
KR1020097020303A KR101451880B1 (ko) 2007-02-28 2008-02-28 개선된 식각 제어 방식에 의해 트랜지스터 상에 형성된 스트레스된 층을 상이하게 패턴화하기 위한 방법
EP08726236A EP2118925A2 (de) 2007-02-28 2008-02-28 Verfahren zur strukturierung unterschiedlich belasteter schichten über transistoren mittels erweiterter ätzsteuerungsstrategien
CN2008800116871A CN101711428B (zh) 2007-02-28 2008-02-28 通过增进的蚀刻控制策略来图案化形成的晶体管上方的受不同应力层的技术
PCT/US2008/002663 WO2008106207A2 (en) 2007-02-28 2008-02-28 Technique for patterning differently stressed layers formed above transistors by enhanced etch control strategies

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7827509B2 (en) * 2005-07-15 2010-11-02 Lsi Corporation Digitally obtaining contours of fabricated polygons
US8298876B2 (en) * 2009-03-27 2012-10-30 International Business Machines Corporation Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927485A (en) * 1988-07-28 1990-05-22 Applied Materials, Inc. Laser interferometer system for monitoring and controlling IC processing
US6258497B1 (en) * 1992-07-29 2001-07-10 International Business Machines Corporation Precise endpoint detection for etching processes
DE102004026149A1 (de) * 2004-05-28 2005-12-22 Advanced Micro Devices, Inc., Sunnyvale Technik zum Erzeugen mechanischer Spannung in unterschiedlichen Kanalgebieten durch Bilden einer Ätzstoppschicht, die eine unterschiedlich modifizierte innere Spannung aufweist.
US20060226490A1 (en) * 2005-04-06 2006-10-12 Burnett James D Interlayer dielectric under stress for an integrated circuit
DE102007004883A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Reduzierung durch Ätzen hervorgerufener Prozessungleichmäßigkeiten durch Weglassen der Abscheidung einer Endpunkterkennungsschicht während der Strukturierung verspannter Deckschichten in einem Halbleiterbauelement

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9616853D0 (en) * 1996-08-10 1996-09-25 Vorgem Limited An improved thickness monitor
US6413867B1 (en) 1999-12-23 2002-07-02 Applied Materials, Inc. Film thickness control using spectral interferometry
US6643557B1 (en) * 2000-06-09 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for using scatterometry to perform feedback and feed-forward control
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US6989900B1 (en) * 2001-04-02 2006-01-24 Advanced Micro Devices, Inc. Method of measuring implant profiles using scatterometric techniques
US6602723B1 (en) * 2001-04-02 2003-08-05 Advanced Micro Devices, Inc. Method of integrating scatterometry metrology structures directly into die design
US6383824B1 (en) * 2001-04-25 2002-05-07 Advanced Micro Devices, Inc. Method of using scatterometry measurements to control deposition processes
US6433871B1 (en) * 2001-05-25 2002-08-13 Advanced Micron Devices, Inc. Method of using scatterometry measurements to determine and control gate electrode profiles
US6707562B1 (en) * 2001-07-02 2004-03-16 Advanced Micro Devices, Inc. Method of using scatterometry measurements to control photoresist etch process
US6716646B1 (en) * 2001-07-16 2004-04-06 Advanced Micro Devices, Inc. Method and apparatus for performing overlay measurements using scatterometry
US6790570B1 (en) * 2001-11-08 2004-09-14 Advanced Micro Devices, Inc. Method of using scatterometry measurements to control stepper process parameters
US6785009B1 (en) * 2002-02-28 2004-08-31 Advanced Micro Devices, Inc. Method of using high yielding spectra scatterometry measurements to control semiconductor manufacturing processes, and systems for accomplishing same
US6742168B1 (en) * 2002-03-19 2004-05-25 Advanced Micro Devices, Inc. Method and structure for calibrating scatterometry-based metrology tool used to measure dimensions of features on a semiconductor device
US6791697B1 (en) * 2002-03-21 2004-09-14 Advanced Micro Devices, Inc. Scatterometry structure with embedded ring oscillator, and methods of using same
US6706637B2 (en) * 2002-05-09 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene aperture formation method absent intermediate etch stop layer
DE10224162A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Streuungsmesser mit einem internen Kalibriersystem
US6881594B1 (en) * 2002-10-28 2005-04-19 Advanced Micro Devices, Inc. Method of using scatterometry for analysis of electromigration, and structures for performing same
US6933158B1 (en) * 2002-10-31 2005-08-23 Advanced Micro Devices, Inc. Method of monitoring anneal processes using scatterometry, and system for performing same
US6660543B1 (en) * 2002-10-31 2003-12-09 Advanced Micro Devices, Inc. Method of measuring implant profiles using scatterometric techniques wherein dispersion coefficients are varied based upon depth
US6822260B1 (en) * 2002-11-19 2004-11-23 Advanced Micro Devices, Inc. Linewidth measurement structure with embedded scatterometry structure
US6855645B2 (en) * 2002-12-30 2005-02-15 Novellus Systems, Inc. Silicon carbide having low dielectric constant
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
DE102004052578B4 (de) * 2004-10-29 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927485A (en) * 1988-07-28 1990-05-22 Applied Materials, Inc. Laser interferometer system for monitoring and controlling IC processing
US6258497B1 (en) * 1992-07-29 2001-07-10 International Business Machines Corporation Precise endpoint detection for etching processes
DE102004026149A1 (de) * 2004-05-28 2005-12-22 Advanced Micro Devices, Inc., Sunnyvale Technik zum Erzeugen mechanischer Spannung in unterschiedlichen Kanalgebieten durch Bilden einer Ätzstoppschicht, die eine unterschiedlich modifizierte innere Spannung aufweist.
US20060226490A1 (en) * 2005-04-06 2006-10-12 Burnett James D Interlayer dielectric under stress for an integrated circuit
DE102007004883A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Reduzierung durch Ätzen hervorgerufener Prozessungleichmäßigkeiten durch Weglassen der Abscheidung einer Endpunkterkennungsschicht während der Strukturierung verspannter Deckschichten in einem Halbleiterbauelement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
D. Widmann u.a.: "Technologie hochintegrierter Schaltungen". 2. Aufl., Springer, 1996, Abschnitt 5.2.7, S. 206-210 *

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