KR100752188B1 - 반도체 소자의 테스트 모듈 - Google Patents

반도체 소자의 테스트 모듈 Download PDF

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Abstract

본 발명은 반도체 소자의 테스트 모듈에 있어서, 특히 TRISI 효과에 의한 소자 불량을 야기하는 소자분리막의 단차 높이 변화를 효과적으로 모니터링할 수 있는 테스트 모듈에 관한 것이다.
본 발명에 따른 반도체 소자의 테스트 모듈은, 반도체 소자가 형성된 반도체 칩의 전기적 특성을 측정하는 반도체 칩의 테스트 모듈에 있어서, 반도체 기판에 정해진 간격으로 이격되어 형성된 복수의 소자분리막과, 상기 복수의 소자분리막의 주변을 둘러싸는 확장부 및 상기 복수의 소자분리막에 의해 분리된 복수의 미세선폭부를 포함하는 활성영역과, 상기 복수의 소자분리막 및 상기 활성영역 상부에 형성된 게이트 산화막과, 상기 복수의 소자분리막 및 상기 활성영역의 미세선폭부의 위에서 상기 게이트 산화막을 개재하여 형성된 게이트 전극과, 상기 기판 위에서 상기 게이트 전극을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 위에서 상기 활성영역의 상기 확장부를 따라 형성된 금속 배선층과, 상기 층간 절연막을 관통하여 상기 금속 배선층과 상기 활성영역의 확장부를 전기적으로 접속하는 컨택 플러그와, 상기 게이트 전극 및 상기 금속 배선층과 각각 전기적으로 접속되는 제1 패드 및 제2 패드를 포함하여 이루어진다.
STI, 단차 높이, 테스트 모듈

Description

반도체 소자의 테스트 모듈{TEST MODULE OF SEMICONDUCTOR DEVICE}
도 1은 STI(Shallow Trench Isolation)의 단차 높이 변화에 따른 TRISI 효과를 설명하는 일반적인 반도체 소자의 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 테스트 모듈의 레이아웃도이다.
도 3은 도 2의 A-A 단면을 나타낸 본 발명에 따른 테스트 모듈의 단면도이다.
도 4는 도 2의 B 영역에 대한 부분 확대도이다.
도 5는 본 발명에 따른 반도체 소자의 테스트 모듈의 동작 원리를 설명하는 개요도이다.
본 발명은 반도체 소자의 테스트 모듈에 관한 것으로서, STI 단차 높이 변화를 측정하기 위한 반도체 소자의 테스트 모듈에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
한편, 플래시 메소리 소자는 한번 기록된 데이터를 오랜 시간 동안 유지할 수 있어야 하며, 아울러 셀 집적도가 보다 향상되어야만 다른 형태의 메모리 소자에 대한 경쟁력이 생길 수 있다. 이러한 이유에서, 보다 작은 피쳐(Feature) 사이즈로 제조하기 위하여 현재는 플래시 메모리 소자의 제조에 임계선폭이 90nm이하인기술이 적용되고 있다.
플래시 메모리 소자의 고집적화 및 고미세화를 위하여 90nm급 기술이 적용되면서, 공정상이 작은 변화에 대하여 미리 정확하게 감지할 수 있는 수단에 대한 개발이 보다 시급해지고 있다. 특히, 임계선폭이 90nm 이하인 기술이 적용되면서, 반도체 기판의 활성영역을 정의하는 소자분리영역에서는 이른바 TRISI(Trench Isolation Step Height Induced) 효과에 의한 결함이 빈번하게 발생하게 된다.
TRISI 효과란, 좁은 활성영역에서 기판에 형성된 소자분리막(예컨대, STI: Shallow Trench Isolation)의 토폴로지(Topology)에 의해 게이트로 사용되는 폴리실리콘층의 두께가 일정하게 유지 및 관리되지 못할 수 있으며, 이 경우 메모리셀 의 문턱 전압(Threshold Voltage; Vt)의 변화가 심해지는 현상을 말한다. 도 1을 참조하면, 반도체 기판(10)에 활성영역(22)을 정의하는 복수의 소자분리막(32)이 형성되는데, 메모리 소자의 집적도를 위해서는 이들 소자분리막(32)의 간격 즉, 활성영역(22)이 매우 좁게 형성된다. 소자분리막(32)은 기판(10)의 표면 위로 다소 돌출되어 형성되는데, 그로 인해 기판(10)과의 사이에 게이트 산화막(42)을 개재하여 형성되는 폴리실리콘층(40)의 프로파일 또한 일정하지 않고 기복이 발생하게 된다. 그 결과, 메모리셀의 문턱 전압의 변화가 극심해지게 되고, 이러한 TRISI 효과는 궁극적으로 제품의 특성을 저하시키는 요인이 되는 것으로 알려져 있다.
일반적으로 이러한 TRISI 효과에 의한 부작용을 방지하기 위해서는 STI(32)의 단차 높이(H, 즉 기판 표면으로부터 돌출된 높이)를 약 70nm이하로 유지해야 하는 것으로 알려져 있으나, 소자의 제조 공정 중에 STI의 단차 높이를 측정하는 것이 용이하지 않아서 현재 이를 일괄적으로 검사할 수 있는 효과적인 방법이 제시되고 있지 못하다.
더구나, STI 단차 높이의 기복은 활성영역과 소자분리영역간의 전류 누설을 증가시킬 수 있으며, 전류 누설이 발생할 경우 플래시 메모리 소자에 있어서는 보관된 데이터의 유지 측면에서 매우 치명적이게 된다. 따라서, 고집적 반도체 소자의 제조 특히 90nm 이하의 임계치수를 가지는 플래시 메모리 소자의 제조에 있어서는 STI 단차 높이의 기복을 효과적으로 모니터링할 수 있는 방법이 시급한 실정이다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, TRISI 효과에 의한 소자 불량을 야기하는 소자분리막의 단차 높이 변화를 효과적으로 모니터링할 수 있는 테스트 모듈을 제공하는 것이다.
또한, 본 발명의 다른 목적은 반도체 소자의 전기적 특성을 비파괴적인 방법으로 측정할 수 있는 반도체 소자의 테스트 모듈을 제공하는 것이다.
삭제
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 테스트 모듈의 일 특징은, 반도체 소자가 형성된 반도체 칩의 전기적 특성을 측정하는 반도체 칩의 테스트 모듈에 있어서, 반도체 기판에 일정한 간격으로 이격되어 형성된 복수의 소자분리막과, 상기 복수의 소자분리막의 주변을 둘러싸는 확장부 및 상기 복수의 소자분리막에 의해 분리된 복수의 미세선폭부를 포함하는 활성영역과, 상기 복수의 소자분리막 및 상기 활성영역 상부에 형성된 게이트 산화막과, 상기 복수의 소자분리막 및 상기 활성영역의 미세선폭부의 위에서 상기 게이트 산화막을 개재하여 형성된 게이트 전극과, 상기 기판 위에서 상기 게이트 전극을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 위에서 상기 활성영역의 상기 확장부를 따라 형성된 금속 배선층과, 상기 층간 절연막을 관통하여 상기 금속 배선층과 상기 활성영역의 확장부를 전기적으로 접속하는 컨택 플러그와, 상기 게이트 전극 및 상기 금속 배선층과 각각 전기적으로 접속되는 제1 패드 및 제2 패드를 포함하는 것이다.
보다 바람직하게, 상기 소자분리막 및 상기 미세선폭부는 서로 나란하게 형성되고 아울러 교대로 반복되게 형성된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 칩의 일 특징은, 반도체 소자가 형성된 반도체 칩으로서, 상기한 테스트 모듈을 포함하고, 상기 테스트 모듈은 상기 반도체 칩의 특정 영역에 형성되되, 상기 반도체 소자와 전기적으로 독립되게 형성되며, 상기 테스트 모듈의 제1 및 제2 패드가 상기 칩 상부로 노출되도록 형성되는 것이다.
보다 바람직하게, 상기 반도체 소자는 플래시 메모리 셀이다.
삭제
본 발명에 따른 테스트 모듈은 예컨대, 플래시 메모리 셀과 같은 소정의 반도체 소자의 제조 공정에 따라 형성될 수 있다. 다만, 본 발명에 따른 테스트 모듈은 반도체 소자들과 전기적으로 독립되어 형성되는 것이 바람직하다. 이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 테스트 모듈의 바람직한 실시예를 자세히 설명한다.
도 2는 본 발명에 따른 테스트 모듈의 레이아웃을 나타내고, 도 3은 도 2의 A-A 단면을 나타낸다.
먼저, 도 2를 참조하면, 실리콘 반도체 기판에 테스트 모듈이 형성될 영역(100)은 플래시 메모리 셀 등과 같은 반도체 소자들이 형성된 주회로 영역과 독립된 영역으로 설계된다. 테스트 모듈 형성 영역(100)의 기판 내에는 소자분리막이 형성되어 활성영역을 정의한다. 여기서, 소자분리막을 형성하는 공정은 주회로 영역의 반도체 소자의 활성영역을 정의하는 소자분리공정과 함께 진행될 수 있다.
도 2 및 도 3을 참조하면, 테스트 모듈 형성 영역(100)에는 소정의 폭을 가지는 복수의 소자분리막(320)이 상호 이격되어 나란하게 형성된다. 그에 따라, 복수의 소자분리막(320)에 의하여 미세선폭의 활성영역(220)이 정의되며, 미세선폭부(220) 및 소자분리막(320)이 교대로 반복되는 구조가 된다. 소자분리막(320) 및 미세선폭부(220)는 보다 넓은 폭으로 형성된 확장된 활성영역(200)에 의해 둘러싸이게 되며, 확장부(200)는 소자분리막(300)에 의해 둘러싸이게 된다. 여기서, 소 자분리막(300, 320)은 통상의 STI(Shallow Trench Isolatin) 공정에 의해 형성될 수 있다.
다음으로, 테스트 모듈 형성 영역(100)의 활성영역, 즉 확장부(200) 및 미세선폭부(220) 내에 소정의 불순물을 주입하여 확산 영역을 형성한다. 그리고 나서, 테스트 모듈 형성 영역(100)의 기판 전면에 게이트 산화막(420)을 형성하고, 게이트 산화막(420) 위에 다시 폴리실리콘층(400)을 형성한다. 여기서, 폴리실리콘층(400)은 게이트 전극으로서, 미세선폭부(220) 및 소자분리막(320) 위에 중첩되게 형성된다.
폴리실리콘층(400)을 형성한 후에는, 테스트 모듈 형성 영역(100)의 전면에 층간 절연막(500)을 형성한다. 그리고, 일반적인 콘택 플러그 형성 공정을 이용하여, 확장된 활성영역(200)을 따라 복수의 콘택홀을 형성하고, 여기에 도전성 물질을 매립하여 콘택 플러그(620)를 형성한다. 이때, 층간 절연막(500)에는 폴리실리콘층(400)과 제1 패드(P1)를 전기적으로 접속하기 위한 콘택 플러그(440)가 동시에 형성된다.
계속해서, 층간 절연막(500) 위에 금속 배선층(600)을 형성한다. 금속 배선층(600)을 형성하는 방법은 종래의 반도체 소자 제조 공정을 이용하면 되므로, 여기서는 자세한 설명을 생략하기로 한다. 다만, 금속 배선층(600)은 확장된 활성영역(200)과 중첩되도록 대략 동일한 형상으로 형성되고, 콘택 플러그(620)에 의해 확장된 활성영역(200)과 전기적으로 접속된다.
그 후, 금속 배선층(600)을 절연하기 위한 층간 절연막이 추가적으로 더 형 성되며, 최종적으로 단위 반도체 칩 상부에는 콘택 플러그(440) 및 콘택 플러그(640)에 의해 각각 폴리실리콘층(400) 및 금속 배선층(600)과 전기적으로 접속되는 제1 패드(P1) 및 제2 패드(P2)가 형성될 수 있다.
이상에서 설명한 본 발명에 따른 반도체 소자의 테스트 모듈을 구성하는 각각의 구성요소들, 즉 활성영역(200, 220), 소자분리막(300, 320), 게이트 산화막(420), 폴리실리콘층(400), 층간 절연막(500), 금속 배선층(600), 콘택 플러그(620, 440, 640) 등은, 테스트 모듈 형성 영역(100) 이외의 주회로 영역에 형성되는 소정의 반도체 소자의 제조 공정에 따라 형성되며, 당업자라면 본 발명에 따른 반도체 소자의 테스트 모듈의 제조 공정을 용이하게 이해하고 실시할 수 있을 것이다. 따라서, 본 발명에 따른 테스트 모듈의 형성 공정에 대하여는 더 이상의 자세한 설명을 생략하고, 이하에서는 본 발명에 따른 테스트 모듈의 또 다른 기술적 특징들에 대하여 상세히 설명한다.
도 4는 도 2의 B 영역에 대한 부분 확대도이다. 본 발명에 따른 테스트 모듈은 예컨대 플래시 메모리 소자가 90nm의 미세 선폭 기술을 이용하여 형성되는 경우, TRISI 현상을 유발하는 STI 단차 높이의 변화를 효과적으로 모니터링하기 위한 것이다. 따라서, 미세선폭의 활성영역(220) 및 소자분리막(320)은 주회로 영역과 동일한 조건을 갖도록 형성되는 것이 바람직하다. 예컨대, 주회로 영역의 플래시 메모리 소자의 최소선폭이 90nm인 경우, 미세선폭의 활성영역(220) 및 소자분리막(320)의 선폭들(L, S)도 90nm로 형성되는 것이 바람직하다. 또한, 주회로 영역과 동일한 조건이 되도록 미세선폭의 활성영역(220) 및 소자분리막(320)의 반복회 수가 적어도 3회 이상이 되도록 한다.
한편, 확장된 활성영역(200)은 전기적 특성을 안정적으로 검출하기 위하여 그 선폭(TA)을 적어도 1㎛ 이상으로 하여 형성한다. 또한, 활성영역(200)의 외곽으로 연장되는 폴리실리콘층(400)의 일단부 선폭도 안정적인 전기적 특성의 검출을 위하여 그 선폭(TP)이 적어도 1㎛ 이상이 되도록 한다.
다음으로, 도 5를 참조하여 본 발명에 따른 테스트 모듈의 동작 상태를 설명한다. 주회로 영역에서 소자분리막 및 소정의 트랜지스터 구조를 형성함과 동시에 그와 실질적으로 동일한 조건으로 독립된 영역에 테스트 모듈이 형성된다. 앞에서 설명한 바와 같이, 반도체 소자의 고집적화 및 미세화에 따라 STI 단차 높이 변화에 따라 TRISI 효과가 유발될 수 있는데, 이미 형성된 반도체 소자에서 STI 단차 높이 변화를 비파괴적으로 검출할 수 있는 방법은 종래에 제안되지 않았다. 그러나, 본 발명에 따른 테스트 모듈을 이용하면 최소선폭으로 형성된 반도체 소자의 STI 단차 높이 변화를 비파괴적인 방법으로 모니터링할 수 있다.
즉, 소정의 반도체 소자 및 테스트 모듈의 제조를 마친 후, 제1 패드(P1) 및 제2 패드(P2) 사이의 정전 용량의 변화를 측정한다. 제1 패드(P1)는 폴리실리콘층(400)과 접속되어 있으며, 제2 패드(P2)는 금속 배선층(600)을 경유하여 확장된 활성영역(200)과 접속된다. 또한, 확장된 활성영역(200)은 미세선폭부(220)과 연속되어 형성되어 있으므로, 결국 제1 패드(P1) 및 제2 패드(P2) 사이의 정전용량은, 도 5에서, 활성영역(220) 및 폴리실리콘층(400) 사이의 정전 용량(Cp)를 의미한다. 여기서, STI(320)가 기판의 표면 위로 돌출되는 높이 즉, 단차 높이(H)가 기준치(예컨대, 70nm) 이상으로 커지면, 그에 따라 상부에 형성된 폴리실리콘층(400)의 면적이 증가되고, 따라서 정전 용량(Cp)의 값이 증가하게 된다. 따라서, 정전 용량(Cp)에 대한 측정을 통해 STI 단차 높이를 용이하게 측정할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 테스트 모듈은, 반도체 소자 특히 플래시 메모리 소자에서 STI 단차 높이를 비파괴적인 방법에 의하여 효과적으로 검사할 수 있다. 그에 따라, 반도체 소자의 제조 공정에 대한 관리를 보다 효율적으로 수행할 수 있으며, 결과적으로 반도체 소자의 수율을 향상시킬 수 있다.
삭제

Claims (8)

  1. 반도체 소자가 형성된 반도체 칩의 전기적 특성을 측정하는 반도체 칩의 테스트 모듈에 있어서,
    반도체 기판에 일정한 간격으로 이격되어 형성된 복수의 소자분리막과,
    상기 복수의 소자분리막의 주변을 둘러싸는 확장부 및 상기 복수의 소자분리막에 의해 분리된 복수의 미세선폭부를 포함하는 활성영역과,
    상기 복수의 소자분리막 및 상기 활성영역 상부에 형성된 게이트 산화막과,
    상기 복수의 소자분리막 및 상기 활성영역의 미세선폭부의 위에서 상기 게이트 산화막을 개재하여 형성된 게이트 전극과,
    상기 기판 위에서 상기 게이트 전극을 덮도록 형성된 층간 절연막과,
    상기 층간 절연막 위에서 상기 활성영역의 상기 확장부를 따라 형성된 금속 배선층과,
    상기 층간 절연막을 관통하여 상기 금속 배선층과 상기 활성영역의 확장부를 전기적으로 접속하는 컨택 플러그와,
    상기 게이트 전극 및 상기 금속 배선층과 각각 전기적으로 접속되는 제1 패드 및 제2 패드를 포함하는 것을 특징으로 하는 테스트 모듈.
  2. 제 1 항에 있어서,
    상기 소자분리막 및 상기 미세선폭부는 서로 나란하게 형성되는 것을 특징으로 하는 테스트 모듈.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 소자가 형성된 반도체 칩으로서,
    상기 반도체 칩은 제 1 항 내지 제 6 항 중 어느 한 항에 따른 테스트 모듈을 포함하고,
    상기 테스트 모듈은 상기 반도체 칩의 특정 영역에 형성되되, 상기 반도체 소자와 전기적으로 독립되게 형성되며,
    상기 테스트 모듈의 제1 및 제2 패드가 상기 칩 상부로 노출되도록 형성되는 것을 특징으로 하는 반도체 칩.
  8. 제 8 항에 있어서,
    상기 반도체 소자는 플래시 메모리 셀인 것을 특징으로 하는 반도체 칩.
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