KR20130044655A - 반도체 소자 및 제조 방법 - Google Patents

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KR20130044655A
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Abstract

본 발명은 매립형 비트라인에 안티퓨즈를 형성함으로써 플래너 게이트(planar gate) 구조의 안티퓨즈 비하여 면적을 감소시킬 수 있으며, 절연막의 파괴 효율을 증가시켜 반도체 소자의 신뢰성 및 안정성이 증가되는 효과를 제공하는 기술이다.
또한, 본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 라인 패턴과, 라인 패턴의 중앙부에 형성된 소자분리막과, 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와, 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 수직형 게이트에 구비되는 반도체 소자의 안티퓨즈 및 그 형성 방법에 관한 것이다.
반도체 장치, 특히 메모리 장치는 제조 시에 수많은 메모리 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 메모리 셀에만 결함이 발생하였는데도 불구하고 메모리 장치 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 메모리 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율(yield)을 향상시키고 비용을 절감하고 있다.
리던던시 셀을 이용한 리페어 작업은 일정 메모리 셀 어레이(memory cell array)마다 리던던시 로우(redundancy Row)와 리던던시 칼럼(redundancy column)을 미리 제조해둠으로서, 결함이 발생된 불량 메모리 셀이 존재하는 메모리 셀의 로우 또는 칼럼을 리던던시 로우 또는 리던던시 칼럼으로 대체하는 방식이다. 예를 들어, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀이 발견되면, 불량 메모리 셀에 대한 어드레스를 리던던시 셀의 어드레스로 바꾸어 주는 프로그램 동작을 내부회로에서 수행하게 된다. 따라서 반도체 메모리 장치의 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 불량 라인을 액세스하는 대신에 리던던시 라인을 액세스하도록 하는 것이다.
통상적인 리페어 작업은 퓨즈(fuse)를 많이 이용한다. 그러나 퓨즈를 이용하여 반도체 소자를 리페어하는 방식은 웨이퍼 상태에서 리페어를 하기 때문에, 패키지까지 완료된 상태에서 불량 셀이 존재하는 것으로 판명된 경우에는 적용할 수 없는 한계가 존재한다. 따라서 이러한 한계를 극복할 필요가 있는데, 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈(Antifuse) 방식이다.
안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 일반적으로 안티퓨즈 소자는 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉, 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램 되지 않은 상태에서는 높은 저항을 가지며 프로그램 동작 이후에는 낮은 저항을 가지게 된다. 안티퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성된다.
안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서, 안티퓨즈가 프로그램되면 안티퓨즈의 양 단의 도전체가 단락되어 저항은 작은 값이 된다. 따라서 안티퓨즈의 기본 상태는 전기적으로 오픈 상태이며, 고전압이 인가되어 프로그래밍 되면 전기적으로 단락된 상태이다.
예를들면, 게이트 절연막 상부에 형성된 게이트와, 게이트와 일정간격 이격되어 형성된 콘택플러그와, 콘택플러그 상부에 접속되는 도전배선을 포함하는 안티퓨즈는 게이트와 콘택플러그 사이에 고전압을 인가하여 게이트 절연막이 파괴됨으로써 동작되는 것이 일반적이다.
그러나, 게이트 절연막이 파괴될 때 활성영역의 가장자리에 구비되는 게이트 절연막이 파괴되는 경우에는 게이트 절연막이 파괴되었음에도 불구하고 후속에서 수행되는 신뢰성 평가(예를들면, 열 스트레스 또는 열 사이클)에서 반도체 기판과 게이트 사이의 계면이 재 산화되어 페일이 유발되는 문제가 발생할 수 있다.
또한, 안티퓨즈의 신뢰성과 안정성을 향상시키기 위해서는 게이트 사이즈(폭 또는 길이)를 증가시키는 경우, 게이트 사이즈가 커질수록 게이트에 적용되는 안티퓨즈가 차지하는 면적이 증가하므로, 결국 안티퓨즈가 차지하는 면적의 비율이 전체 칩 면적에서 증가하게 되어 넷 다이(net die)의 생산성을 떨어뜨리게 되는 문제를 초래하게 된다.
더욱이, 게이트 절연막 파괴시 게이트와 소스 또는 게이트와 드레인이 오버랩되는 영역이 아닌 게이트와 반도체 기판이 오버랩되는 영역에서 게이트 절연막의 파괴가 발생되어 게이트와 반도체 기판이 쇼트되는 문제가 발생하여 게이트 절연막 파괴 후 신뢰성과 안정성의 문제가 개선되지 않는 한계가 있다.
본 발명은 안티퓨즈의 신뢰성과 안정성을 향상시키기 위해 면적을 증가시키는 경우 넷 다이의 생산성을 떨어뜨리는 문제를 해결하고, 게이트와 반도체 기판이 오버랩되는 영역에서 게이트 절연막의 파괴가 발생하여 게이트와 반도체 기판이 쇼트되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 라인 패턴과, 라인 패턴의 중앙부에 형성된 소자분리막과, 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와, 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 소자분리막은 소자분리용 절연막 및 캡핑막의 적층구조인 것을 특징으로 하며, 소자분리용 절연막은 산화막을 포함하고, 상기 캡핑막은 질화막을 포함하는 것을 특징으로 한다.
나아가, 라인 패턴 양측에 구비되며, 측벽 콘택과 연결되는 정션 영역을 더 포함하는 것을 특징으로 하며, 정션 영역은 n 타입 불순물 이온을 포함하는 것을 특징으로 한다.
나아가, 비트라인은 도프드 폴리실리콘(Doped Poly-silicon)을 포함하는 것을 특징으로 하며, 산화막은 20 ~ 25Å의 두께인 것을 특징으로 한다.
나아가, 산화막은 상기 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하며, 산화막의 파괴는 비트라인과 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 라인 패턴을 형성하는 단계와, 라인 패턴의 중앙부를 식각하여 트렌치를 형성하는 단계와, 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계와, 라인 패턴 양측에 측벽 콘택을 형성하는 단계와, 측벽 콘택의 상기 라인 패턴 표면에 산화막을 형성하는 단계와, 라인 패턴들 사이에 상기 측벽 콘택과 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 소자분리막을 형성하는 단계는 트렌치를 포함하는 상기 라인 패턴 상부에 소자분리용 절연막을 형성하는 단계와, 라인 패턴 상측이 노출될때까지 상기 소자분리용 절연막을 식각하는 단계와, 소자분리용 절연막 상부에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 측벽 콘택을 형성하는 단계는 라인 패턴들 사이의 저부에 매립 폴리실리콘층을 형성하는 단계와, 매립 폴리실리콘층에 의해 노출된 상기 라인 패턴 표면에 라이너 질화막을 형성하는 단계와, 상기 매립 폴리실리콘층을 더 식각하여 상기 라이너 질화막 하부의 상기 라인 패턴을 노출시키는 단계와, 매립 폴리실리콘층을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 측벽 콘택을 형성하는 단계 이후, 측벽 콘택을 통해 라인 패턴 양측에 정션 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 정션 영역을 형성하는 단계는 측벽 콘택을 통해 n 타입 불순물 이온을 주입하여 형성하는 것을 특징으로 한다.
나아가, 산화막을 형성하는 단계에서, 산화막은 20 ~ 25Å의 두께로 형성하는 것을 특징으로 고, 비트라인을 형성하는 단계는 라인 패턴을 포함하는 상기 반도체 기판 전체 상부에 도프드 폴리실리콘층을 형성하는 단계와, 도프드 폴리실리콘층을 식각하여 라인 패턴들 사이의 저부에만 상기 도프드 폴리실리콘층을 남기는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 산화막은 비트라인 및 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하며, 산화막의 파괴는 비트라인과 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 한다.
한편, 본 발명에 따른 메모리 셀은 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 저장부와, 중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 산화막은 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하고, 저장부는 캐패시터인 것을 특징으로 하며, 게이트는 수직형 게이트(Vertical Gate)인 것을 특징으로 한다.
한편, 본 발명에 따른 메모리 셀 어레이는 하나 이상의 메모리 셀을 포함하며, 각각의 메모리 셀은 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 저장부와, 중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 라인 패턴 표면에 산화막을 포함하는 콘택부와 라인 패턴들 사이의 저부에 구비되며, 콘택부와 연결된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 산화막은 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 한다.
한편, 본 발명에 따른 메모리 소자는 코어 회로 영역과, 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와 게이트 접합 영역과 연결되는 저장부와, 중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 콘택부와 연결된 비트라인을 포함하는 메모리 셀 어레이를 포함하는 것을 특징으로 한다.
나아가, 코어 영역은 메모리 셀 어레이의 워드라인들 중에서 하나를 선택하기 위한 로우 디코더와, 메모리 셀 어레이의 비트라인들 중에서 하나를 선택하기 위한 컬럼 디코더와, 로우 디코더 및 상기 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱하기 위한 센스 앰프를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 다른 메모리 모듈은 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와, 게이트 접합 영역과 연결되는 저장부와, 중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 반도체 셀 어레이 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 메모리 소자와, 외부 입출력 라인을 포함하는 것을 특징으로 한다.
나아가, 메모리 소자는 데이타 입력 버퍼, 커맨드/어드레스 입력 버퍼 및 저항부를 더 포함하는 것을 특징으로 한다.
나아가, 외부 입출력 라인은 상기 메모리 소자와 전기적으로 연결되는 것을 특징으로 한다.
한편, 본 발명에 따른 메모리 시스템은 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와 게이트 접합 영역과 연결되는 캐패시터와, 중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 메모리 셀 어레이 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 메모리 디바이스, 코맨드 링크와 데이터 링크를 포함하는 다수의 메모리 모듈; 및 메모리 모듈과 데이터 및 커맨드/어드레스를 통신하는 메모리 콘트롤러를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 수직형 게이트(Vertical Gate) 구조의 매립형 비트라인에 안티퓨즈를 형성함으로써 플래너 게이트(planar gate) 구조의 안티퓨즈 비하여 면적을 감소시키는 효과를 제공한다.
둘째, 매립 비트라인의 측벽 콘택을 활용하여 안티 퓨즈를 구현함으로써, 절연막의 파괴 효율을 증가시켜 반도체 소자의 신뢰성 및 안정성이 증가되는 효과를 제공한다.
셋째, 라인 패턴의 중앙부에 소자분리영역을 형성하여 정션 영역을 분리함으로써 독립된 소자의 효과를 얻을 수 있는 소자를 형성할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3는 본 발명에 따른 반도체 셀 어레이를 도시한 회로도.
도 4은 본 발명의 실시예에 따른 반도체 소자를 도시한 블록도.
도 5는 본 발명의 실시예에 따른 반도체 모듈을 도시한 블록도.
도 6은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 상부에 형성된 라인 패턴(110)과, 라인 패턴(110)의 중앙부에 형성된 소자분리용 절연막(135)을 포함한다. 라인 패턴(110)은 반도체 기판(100)이 식각되어 형성된 패턴이며 소자분리용 절연막(135)은 하나의 라인 패턴(110)을 2개로 분할하기 위해 형성된다.
또한, 라인 패턴(110) 양측에 측벽 콘택(145)이 구비된다. 라인 패턴(110)이 2개로 분할되었으므로 라인 패턴(110) 양측에 각각 하나씩의 측벽 콘택(145)이 구비된다. 이 측벽 콘택(145)이 안티퓨즈(Anti-Fuse)의 파괴(Rupture)부가 된다. 라인 패턴(110)들 사이의 저부에 측벽 콘택(145)과 연결된 매립 비트라인(160)이 구비된다. 매립 비트라인(160)은 도프드 폴리실리콘층을 포함할 수 있다.
또한, 측벽 콘택(145)에 의해 노출된 라인 패턴(110)과 비트라인(160) 사이에 형성된 산화막(155)을 더 포함한다. 산화막(155)은 20Å 내지 25Å의 두께를 갖도록 형성되는 것이 바람직하다. 여기서 산화막(155)은 안티퓨즈에서 인가되는 전압에 의해 파괴되는 절연막의 역할을 한다.
본 발명은 비트라인(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 비트라인(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공함으로써, 산화막(155)의 파괴가 비트라인(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
상술한 구성을 갖는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다. 도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 하드마스크 패턴(105)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 라인 패턴(110)을 형성한다. 라인 패턴(110) 표면에 제 1 라이너 산화막(115a)을 형성하고, 라인 패턴(110) 을 포함하는 반도체 기판(100) 전체 상부에 매립 폴리실리콘층(120)을 형성한다. 매립 폴리실리콘층(120) 상부에 하드마스크층(125) 및 반사방지막(127)을 형성한다. 하드마스크층(125)은 비정질 탄소로 형성할 수 있으며, 반사방지막(127)은 실리콘 산화질화막(SiON)으로 형성할 수 있다.
도 2b를 참조하면, 반사방지막(127) 상부에 라인 패턴(110)의 중앙부를 오픈시키는 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴(미도시)을 식각 마스크로 반사방지막(127) 및 하드마스크층(125)을 식각한다. 감광막 패턴(미도시)을 제거한 후 식각된 반사방지막(127) 및 하드마스크층(125)을 식각 마스크로 매립 폴리실리콘층(120), 하드마스크 패턴(105) 및 라인 패턴(110)을 식각하여 라인 패턴(110) 내에 소자분리용 트렌치(117)을 형성한다. 이후, 반사방지막(127) 및 하드마스크층(125)을 제거한다. 산화 공정을 진행하여 소자분리용 트렌치(117)에 의해 노출된 라인 패턴(110) 표면에 제 2 라이너 산화막(115b)을 형성한 후 클리닝 공정을 진행한다.
도 2c를 참조하면, 소자분리용 트렌치(117)를 포함하는 반도체 기판(100) 전체 표면에 제 1 라이너 질화막(130)을 형성한다. 제 1 라이너 질화막(130)을 포함하는 반도체 기판(100) 전체 상부에 소자분리용 절연막(135)을 형성한다. 소자분리용 절연막(135)은 산화막을 포함하는 물질로 형성할 수 있으며, SOD 산화막으로 형성하는 것이 바람직하다. 이 소자분리용 절연막(135)을 일부 식각하여 소자분리용 트렌치(117) 내에 매립되도록 한다. 이때, 식각되는 소자분리용 절연막(135)의 높이는 라인 패턴(110) 상측을 기준으로 하는 것이 바람직하다. 즉, 라인 패턴(110)의 높이만큼 소자분리용 절연막(135)이 매립되도록 한다.
도 2d를 참조하면, 소자분리용 절연막(135) 및 제 1 라이너 질화막(130) 상부에 캡핑막(135)을 형성한다. 캡핑막(135)은 소자분리용 트렌치(117) 상부가 완전히 매립되도록 형성하며, 질화막을 포함하는 물질로 형성하는 것이 바람직하다.
도 2e를 참조하면, 평탄화 공정으로 캡핑막(135), 제 1 라이너 질화막(130) 및 매립 폴리실리콘층(120)을 식각하여 하드마스크 패턴(105)를 노출시킨다.
도 2f를 참조하면, 에치-백 공정으로 라인 패턴(110)들 사이의 매립 폴리실리콘층(120)을 식각한다. 식각된 매립 폴리실리콘층(120)은 라인 패턴(110)들 사이의 저부에만 남겨지도록 한다. 이후, 클리닝 공정을 수행한다.
도 2g를 참조하면, 매립 폴리실리콘층(120)에 의해 노출된 라인 패턴(110) 및 하드마스크 패턴(105) 표면에 제 2 라이너 질화막(140)을 형성한다. 이후, 매립 폴리실리콘층(120)을 더 식각하여 제 2 라이너 질화막(140) 하부의 제 1 라이너 산화막(115a)을 노출시킨다. 노출된 제 1 라이너 산화막(115a)을 제거하여 라인 패턴(110)을 노출시킨다. 이렇게 노출된 라인 패턴(110)이 측벽 콘택(145)이 되며, 이 측벽 콘택(145)이 안티퓨즈(Anti-Fuse)의 파괴(Rupture)부가 된다. 하나의 라인 패턴(110)이 2개로 분할됨에 따라 하나의 라인 패턴(110)에 2개의 측벽 콘택(145)이 형성된다.
도 2h를 참조하면, 측벽 콘택(145)을 통해 라인 패턴(110) 내에 n타입 불순물 이온을 주입하여 정션 영역(150)을 형성한다. 정션 영역(150)을 형성하기 위한 불순물 이온 주입은 플라즈마 도핑(PLAD) 공정으로 진행할 수 있다.
이후, 측벽 콘택(145)에 의해 노출된 라인 패턴(110) 표면에 산화막(155)을 형성한다. 산화막(155)은 20Å 내지 25Å의 두께를 갖도록 형성되는 것이 바람직하다. 여기서 산화막(155)은 안티퓨즈에서 인가되는 전압에 의해 파괴되는 절연막의 역할을 한다. 다음으로, 매립 폴리실리콘층(120)을 제거한다.
도 2i를 참조하면, 라인 패턴(110)을 포함하는 반도체 기판(100) 전체 상부에 도프드 폴리실리콘층을 형성한다. 에치-백 공정으로 도프드 폴리실리콘층을 식각하여 라인 패턴(110)들 사이의 저부에만 도프드 폴리실리콘층을 남겨 매립 비트라인(160)을 형성한다. 이때, 매립 비트라인(160)은 측벽 콘택(145) 상측의 높이까지 형성하는 것이 바람직하다. 매립 비트라인(160) 및 제 1 라이너 질화막(140) 표면에 제 2 라이너 질화막(165)를 형성한다.
이후, 제 2 라이너 질화막(165)이 형성된 반도체 기판(100) 전체 상부에 절연막(170)을 형성한다. 하드마스크 패턴(105) 상부의 제 2 라이너 질화막(165)이 노출될때까지 절연막(170)을 식각한다. 도시하지는 않았으나, 후속으로 수직형 게이트를 추가로 형성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 도프드 폴리실리콘층(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 도프드 폴리실리콘층(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공함으로써, 산화막(155)의 파괴가 도프드 폴리실리콘층(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다. 더욱이, 라인 패턴(110) 양측의 산화막(155) 중 어느 한 부분에서만 파괴가 일어나도 도프드 폴리실리콘층(160) 측벽의 정션 영역(150)과 도통되어 안티퓨즈가 동작하기 때문에 파괴효율을 증가시킬 수 있다.
도 3은 상술한 본 발명의 실시예들을 포함하는 반도체 셀 어레이를 도시한 회로도이다.
일반적으로, 반도체 셀 어레이(Memory Cell Array)는 다수의 반도체 셀을 포함하며, 각각의 반도체 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 반도체 셀들은 비트라인(BL1, ..., BLn)과 워드라인(WL1, ..., WLm)의 교차점에 위치한다. 반도체 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ..., BLn) 및 워드라인(WL1, ..., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도 3에 도시된 바와 같이, 반도체 셀 어레이에서 비트라인 (BL1, ..., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 하여 형성되고 워드라인 (WL1, ..., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 하여 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 반도체 셀들이 반도체 반도체 셀 어레이의 내에 위치한다.
여기서, 비트라인은 도 1에 도시된 바와 같이 비트라인(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 비트라인(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공한다.
이와 같이, 본 발명의 실시예에 따른 반도체 셀 어레이는 산화막(155)의 파괴가 비트라인(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 도시한 블록도이다.
도 4에 도시된 바와 같이, 반도체 소자는 반도체 셀 어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier)를 포함할 수 있다. 로우 디코더는 반도체 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 반도체 셀에 상응하는 워드라인을 선택하여 반도체 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 반도체 셀에 상응하는 비트라인을 선택하여 반도체 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 반도체 셀에 저장된 데이터(BDS)를 센싱한다.
여기서, 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 비트라인(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공한다.
이와 같이, 본 발명의 실시예에 따른 반도체 셀 어레이는 산화막(155)의 파괴가 비트라인(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 모듈을 도시한 블록도이다.
도 5에 도시된 바와 같이, 반도체 모듈은 모듈 기판 상에 탑재된 복수개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함한다.
그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 5에서는 모듈 기판의 전면에 8개의 반도체 소자들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 6에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
이러한 반도체 모듈의 반도체 소자 내에 형성된 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 비트라인(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공한다.
이와 같이, 본 발명의 실시예에 따른 반도체 셀 어레이는 산화막(155)의 파괴가 비트라인(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록도이다.
도 6에 도시된 바와 같이, 반도체 시스템(Semiconductor System)은 하나 이상의 반도체 소자를 포함하는 반도체 모듈을 포함한다. 그리고, 반도체 모듈과 시스템 버스를 통하여 데이터 및 커맨드/어드레스 신호(Command/Address Signal)를 통신하는 콘트롤러(Controller)를 구비한다.
이러한 반도체 시스템의 반도체 소자 내에 형성된 비트라인은 도 1에 도시된 바와 같이 형성되며, 비트라인(160)과 라인 패턴(110)이 맞닿은 부분에 구비되는 산화막(155)이 비트라인(160)과 정션영역(150)에 인가되는 바이어스에 의해 파괴되도록 하는 안티퓨즈의 구성을 제공한다.
이와 같이, 본 발명의 실시예에 따른 반도체 셀 어레이는 산화막(155)의 파괴가 비트라인(160)과 정션영역(150)이 오버랩되는 영역에서만 용이하게 이루어지도록 하여 반도체 소자의 신뢰성과 안정성을 향상시킬 수 있다.
본 발명의 반도체 소자는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체 소자의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (30)

  1. 반도체 기판 상에 형성된 라인 패턴;
    상기 라인 패턴의 중앙부에 형성된 소자분리막;
    상기 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부; 및
    상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인
    을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 소자분리막은 소자분리용 절연막 및 캡핑막의 적층구조인 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 소자분리용 절연막은 산화막을 포함하며, 상기 캡핑막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 라인 패턴 양측에 구비되며, 상기 측벽 콘택과 연결되는 정션 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 정션 영역은 n 타입 불순물 이온을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 비트라인은 도프드 폴리실리콘(Doped Poly-silicon)을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 산화막은 20 ~ 25Å의 두께인 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 산화막은 상기 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자.
  9. 청구항 6에 있어서,
    상기 산화막의 파괴는 상기 비트라인과 상기 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판 상부에 라인 패턴을 형성하는 단계;
    상기 라인 패턴의 중앙부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 라인 패턴 양측에 측벽 콘택을 형성하는 단계;
    상기 측벽 콘택의 상기 라인 패턴 표면에 산화막을 형성하는 단계; 및
    상기 라인 패턴들 사이에 상기 측벽 콘택과 연결되는 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 트렌치를 포함하는 상기 라인 패턴 상부에 소자분리용 절연막을 형성하는 단계;
    상기 라인 패턴 상측이 노출될때까지 상기 소자분리용 절연막을 식각하는 단계; 및
    상기 소자분리용 절연막 상부에 캡핑막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 10에 있어서,
    상기 측벽 콘택을 형성하는 단계는
    상기 라인 패턴들 사이의 저부에 매립 폴리실리콘층을 형성하는 단계;
    상기 매립 폴리실리콘층에 의해 노출된 상기 라인 패턴 표면에 라이너 질화막을 형성하는 단계;
    상기 상기 매립 폴리실리콘층을 더 식각하여 상기 라이너 질화막 하부의 상기 라인 패턴을 노출시키는 단계; 및
    상기 매립 폴리실리콘층을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 10에 있어서,
    상기 측벽 콘택을 형성하는 단계 이후,
    상기 측벽 콘택을 통해 상기 라인 패턴 양측에 정션 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 정션 영역을 형성하는 단계는
    상기 측벽 콘택을 통해 n 타입 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 10에 있어서,
    상기 산화막을 형성하는 단계에서,
    상기 산화막은 20 ~ 25Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 10에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 라인 패턴을 포함하는 상기 반도체 기판 전체 상부에 도프드 폴리실리콘층을 형성하는 단계; 및
    상기 도프드 폴리실리콘층을 식각하여 상기 라인 패턴들 사이의 저부에만 상기 도프드 폴리실리콘층을 남기는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 10에 있어서,
    상기 산화막은 상기 비트라인 및 상기 정션영역에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 10에 있어서,
    상기 산화막의 파괴는 상기 비트라인과 상기 정션영역이 오버랩되는 영역 내에서 일어나는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 게이트 및 게이트 접합 영역을 포함하는 트랜지스터;
    상기 게이트 접합 영역과 연결되는 저장부; 및
    중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인
    을 포함하는 것을 특징으로 하는 메모리 셀.
  20. 청구항 19에 있어서,
    상기 산화막은 상기 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 메모리 셀.
  21. 청구항 19에 있어서,
    상기 저장부는 캐패시터인 것을 특징으로 하는 메모리 셀.
  22. 청구항 19에 있어서,
    상기 게이트는 수직형 게이트(Vertical Gate)인 것을 특징으로 하는 메모리 셀.
  23. 하나 이상의 메모리 셀을 포함하며, 각각의 메모리 셀은
    게이트 및 게이트 접합 영역을 포함하는 트랜지스터;
    상기 게이트 접합 영역과 연결되는 저장부; 및
    중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인
    을 포함하는 것을 특징으로 하는 메모리 셀 어레이.
  24. 청구항 23에 있어서,
    상기 산화막은 상기 비트라인에 인가된 바이어스에 의해 파괴되는 것을 특징으로 하는 메모리 셀 어레이.
  25. 코어 회로 영역; 및
    게이트 및 게이트 접합 영역을 포함하는 트랜지스터와,
    상기 게이트 접합 영역과 연결되는 저장부와,
    중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 메모리 셀 어레이
    를 포함하는 것을 특징으로 하는 메모리 소자.
  26. 청구항 25에 있어서,
    상기 코어 영역은
    상기 메모리 셀 어레이의 워드라인들 중에서 하나를 선택하기 위한 로우 디코더;
    상기 메모리 셀 어레이의 비트라인들 중에서 하나를 선택하기 위한 컬럼 디코더; 및
    상기 로우 디코더 및 상기 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱하기 위한 센스 앰프
    를 더 포함하는 것을 특징으로 하는 메모리 소자.
  27. 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와,
    상기 게이트 접합 영역과 연결되는 저장부와,
    중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 반도체 셀 어레이 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 메모리 소자; 및
    외부 입출력 라인
    을 포함하는 것을 특징으로 하는 메모리 모듈.
  28. 청구항 27에 있어서,
    상기 메모리 소자는 데이타 입력 버퍼, 커맨드/어드레스 입력 버퍼 및 저항부를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  29. 청구항 27에 있어서,
    상기 외부 입출력 라인은 상기 메모리 소자와 전기적으로 연결되는 것을 특징으로 하는 메모리 모듈.
  30. 수직형 게이트 및 게이트 접합 영역을 포함하는 트랜지스터와,
    상기 게이트 접합 영역과 연결되는 캐패시터와,
    중앙부에 소자분리막이 형성된 라인 패턴 양측에 구비되며, 상기 라인 패턴 표면에 산화막을 포함하는 콘택부와 상기 라인 패턴들 사이의 저부에 구비되며, 상기 콘택부와 연결된 비트라인을 포함하는 메모리 셀 어레이 및 로우 디코더, 컬럼 디코더와 센스 앰프를 포함하는 메모리 디바이스, 코맨드 링크와 데이터 링크를 포함하는 다수의 메모리 모듈; 및
    상기 메모리 모듈과 데이터 및 커맨드/어드레스를 통신하는 메모리 콘트롤러
    를 포함하는 것을 특징으로 하는 메모리 시스템.
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