CN116665738B - 组对结构的3d非易失性存储器 - Google Patents
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Abstract
本发明提供的组对结构的3D非易失性存储器包括基底和位于基底上的存储阵列；存储阵列包括：行列排布在基底上的多个沟道结构；均沿列方向延伸的多条第一位线和多条第二位线，一条第一位线电连接同一列的沟道结构的第一端，一条第二位线电连接同一列的沟道结构的第二端；分别环绕沟道结构上部和下部的多个第一电荷陷阱结构和多个第二电荷陷阱结构；多条字线，每条字线沿行方向延伸且包裹同一行的所有第一电荷陷阱结构或同一行的所有第二电荷陷阱结构；其中，组对存储单元的第一存储管和第二存储管分别包括第一和第二电荷陷阱结构。该存储器中组对的两个存储管堆叠设置，且在读写过程中互为选择管，如此有助于提高存储阵列的存储密度。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种组对结构的3D非易失性存储器。
背景技术
非易失性存储器由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和电子设备所广泛采用的一种存储器元件。
随着平面型非易失性存储器的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型非易失性存储器存储阵列的存储密度已不能满足市场需求，需要研究出存储密度更高的非易失性存储器。
发明内容
本发明的目的之一是提供一种组对结构的3D非易失性存储器，可以提高非易失性存储器存储阵列的存储密度。
为了实现上述目的，本发明提供一种组对结构的3D非易失性存储器。所述组对结构的3D非易失性存储器包括基底和位于所述基底上的存储阵列。所述存储阵列包括：行列排布的多个沟道结构，所述沟道结构垂直竖立在所述基底上，所述沟道结构的第一端靠近所述基底且第二端远离所述基底；多条第一位线和多条第二位线，所述第一位线和所述第二位线均沿列方向延伸，一条所述第一位线电连接同一列的所有所述沟道结构的第一端，一条所述第二位线电连接同一列的所有所述沟道结构的第二端；多个第一电荷陷阱结构和多个第二电荷陷阱结构，一个所述第一电荷陷阱结构环绕且贴覆一个所述沟道结构的上部侧壁，一个所述第二电荷陷阱结构环绕且贴覆一个所述沟道结构的下部侧壁；多条字线，每条所述字线沿行方向延伸且包裹同一行的所有所述第一电荷陷阱结构或同一行的所有所述第二电荷陷阱结构；其中，所述存储阵列包括多个组对存储单元，所述组对存储单元包括组对的第一存储管和第二存储管；一个所述组对存储单元对应一个所述沟道结构，所述第一存储管包括环绕所述沟道结构的所述第一电荷陷阱结构，所述第二存储管包括环绕所述沟道结构的所述第二电荷陷阱结构，所述第一存储管和所述第二存储管之间通过所述沟道结构连接；在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管。
可选的，所述3D非易失性存储器包括两个以上的存储阵列，且所述两个以上的存储阵列在所述基底的垂向上依次堆叠。
可选的，相邻两个所述存储阵列之间形成有绝缘材料层。
可选的，所述沟道结构为柱状；所述沟道结构包括环状的半导体材料层。
可选的，环状的所述半导体材料层内填充有绝缘材料，或者，环状的所述半导体材料层内为空腔。
可选的，所述沟道结构的两端设置有重掺杂多晶硅层，所述沟道结构的第一端通过所述重掺杂多晶硅层与所述第一位线连接，所述沟道结构的第二端通过所述重掺杂多晶硅层与所述第二位线连接。
可选的，所述第一电荷陷阱结构和所述第二电荷陷阱结构均包括由内向外依次层叠的隧道绝缘层、电荷陷阱层和阻挡绝缘层。
可选的，在所述基底的垂向上，所述第一电荷陷阱结构、所述第二电荷陷阱结构以及所述字线的宽度相等。
可选的，所述字线的材料为多晶硅；所述字线远离电荷陷阱结构的表面形成有金属硅化物。
可选的，所述3D非易失性存储器包括外围电路，所述外围电路形成在所述基底上，所述存储阵列堆叠于所述外围电路上方。
本发明提供的组对结构的3D非易失性存储器具有以下优势：（1）与平面型非易失性存储器相比，本申请的组对存储单元的第一存储管和第二存储管在基底的垂向上堆叠设置，可以大幅减少组对存储单元的面积，提高存储阵列的存储密度，减少成本以及芯片尺寸；（2）组对存储单元的第一存储管和第二存储管可以独立存储二进制数据，存储密度与1T一致，存储阵列的存储密度高；（3）存储整列中只有单一器件，结构对称，布局简单，同组的两个存储管结构、尺寸和工艺完全相同，便于制作；（4）该组对结构的3D非易失性存储器的读写操作过程中，同一组对存储单元的两个存储管可以互为选择管，且同一组对存储单元的两个存储管连接的两条位线可以互为源线，所以无需设置专有的选择管和专有的源线，节约了存储单元的物理空间，提高了存储密度；（5）在数据写入操作过程中，由于同一组对存储单元的两个存储管连接的两条位线的电位完全一致，所以基本没有沟道电流，显著减小了数据的写入功耗；（6）该存储器可维持较大读取电流，可以提高读取速度。
附图说明
图1为本发明一实施例提供的组对结构的3D非易失性存储器的俯视图。
图2为图1所示的组对结构的3D非易失性存储器沿AB线所示方向的剖面示意图。
图3为图1所示的组对结构的3D非易失性存储器沿CD线所示方向的剖面示意图。
图4为本发明一实施例提供的组对结构的3D非易失性存储器中一个组对存储单元的架构图。
附图标记说明：
10-基底；20-外围电路；30-绝缘材料层；40-存储阵列；401-沟道结构；401a-半导体材料层；401b-绝缘材料；402-第一电荷陷阱结构；403-第二电荷陷阱结构；404-重掺杂多晶硅层；405a-第一位线；405b-第二位线；406-字线。
具体实施方式
以下结合附图和具体实施例对本发明提出的组对结构的3D非易失性存储器作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了提高非易失性存储器存储阵列的存储密度，本发明提供一种组对结构的3D非易失性存储器。
图1为本发明一实施例提供的组对结构的3D非易失性存储器的俯视图。图2为图1所示的组对结构的3D非易失性存储器沿AB线所示方向的剖面示意图。图3为图1所示的组对结构的3D非易失性存储器沿CD线所示方向的剖面示意图。
参考图1至图3所示，本发明提供的组对结构的3D非易失性存储器包括基底10和位于所述基底10上的存储阵列40；所述存储阵列40包括：多个沟道结构401、多条第一位线405a、多条第二位线405b、多个第一电荷陷阱结构402、多个第二电荷陷阱结构403、多条字线406（WL）。
多个沟道结构401在所述基底10上行列排布，所述沟道结构401垂直竖立在所述基底10上，所述沟道结构401具有相对的第一端和第二端，所述沟道结构401的第一端靠近所述基底10且第二端远离所述基底10。所述第一位线405a和所述第二位线405b均沿列方向延伸，一条所述第一位线405a电连接同一列的所有所述沟道结构401的第一端，一条所述第二位线405b电连接同一列的所有所述沟道结构401的第二端。一个所述第一电荷陷阱结构402环绕且贴覆一个所述沟道结构401的上部侧壁，一个所述第二电荷陷阱结构403环绕且贴覆一个所述沟道结构401的下部侧壁。每条所述字线406沿行方向延伸且包裹同一行的所有所述第一电荷陷阱结构402或同一行的所有所述第二电荷陷阱结构403。
其中，所述存储阵列40包括多个组对存储单元，所述组对存储单元包括组对的第一存储管T1和第二存储管T2；一个所述组对存储单元对应一个所述沟道结构401，所述第一存储管T1包括环绕所述沟道结构401的所述第一电荷陷阱结构402，所述第二存储管T2包括环绕所述沟道结构401的所述第二电荷陷阱结构403，所述第一存储管T1和所述第二存储管T2之间通过所述沟道结构401连接。在对同一所述组对存储单元内的所述第一存储管T1和所述第二存储管T2中的一个进行数据写入或数据读取时，另一个作为选择管。
图4为本发明一实施例提供的组对结构的3D非易失性存储器中一个组对存储单元的架构图。参考图1至图4所示，本实施例中，字线（WL）在X方向（即行方向）上延伸，位线（BL）沿Y方向（即列方向）延伸，同一组对存储单元的第一存储管T1和第二存储管T2在Z方向上堆叠，X、Y和Z方向相互垂直；对于同一组对存储单元，第一存储管T1和第二存储管T2分别对应连接一条字线406（WL），第一存储管T1的一源漏端与第二存储管T2的一源漏端连接，第一存储管T2的另一源漏端与第一位线（即图4中的BL1）连接，第二存储管T2的另一源漏端与第二位线（即图4中的BL2）连接。
参考图2和图3所示，所述沟道结构401可以为柱状，但不限于此。示例性的，所述沟道结构401可以包括环状的半导体材料层401a。本实施例中，半导体材料层401a的材料可以包括硅，且半导体材料层401a可以根据存储管的性能需要包括适量的掺杂物质。在其它实施例中，半导体材料层401a的材料还可以为锗、硅锗或碳化硅等。
本申请的一实施例中，环状的半导体材料层401a内可以填充有绝缘材料401b，如此可以减小存储管的阈值电压偏差、寄生电容、短沟道效应和漏电，且存储管具有广泛的反向偏压能力，此外还有助于增加存储阵列的机械强度。
本申请的另一实施例中，环状的半导体材料层401a内可以为空腔，即环状的半导体材料层401a内未填充其它材料，如此制作较为简单。
参考图2和图3所示，本实施例中，一条第二位线405b可以位于一条第一位线405a的上方且位置相对应，位置相对应的第一位线405a和第二位线405b为一组。一个沟道结构401的第一端连接一组位线中的第一位线405a，该沟道结构401的第二端连接同一组位线中的第二位线405b，一个组对存储单元对应连接一组位线。本实施例中，所述第一位线405a和所述第二位线405b均可以为金属线。
参考图2和图3所示，所述沟道结构401的两端可以设置有重掺杂多晶硅层404，所述沟道结构401的第一端可以通过所述重掺杂多晶硅层404与所述第一位线405a连接，所述沟道结构401的第二端可以通过所述重掺杂多晶硅层404与所述第二位线405b连接，设置重掺杂多晶硅层404可以减小沟道结构401与位线之间的连接电阻，有助于提高3D非易失性存储器的性能。
参考图2和图3所示，一个沟道结构401对应一个第一电荷陷阱结构402和一个第二电荷陷阱结构403，第一电荷陷阱结构402环绕且贴覆该沟道结构401的上部侧壁，第二电荷陷阱结构403环绕且贴覆该沟道结构401的下部侧壁。
针对同一个沟道结构401，第一电荷陷阱结构402和第二电荷陷阱结构403间隔贴覆在沟道结构401的侧壁上，且第一电荷陷阱结构402远离第二电荷陷阱结构403的一端与沟道结构401远离第二电荷陷阱结构403的端面具有大于零的间距，第二电荷陷阱结构403远离第一电荷陷阱结构402的一端与沟道结构401远离第一电荷陷阱结构402的端面具有大于零的间距。
需要说明的是，沟道结构401的上部和下部是相对的，在其它实施例中，沟道结构401的上部也可以称为沟道结构401的下部。
本实施例中，第一存储管T1和第二存储管T2均可以为电荷陷阱型存储管。第一电荷陷阱结构402和第二电荷陷阱结构403的结构相同，均可以包括由内向外依次层叠的隧道绝缘层、电荷陷阱层和阻挡绝缘层。隧道绝缘层和阻挡绝缘层的材料例如均为氧化硅，电荷陷阱层的材料例如为氮化硅，即第一电荷陷阱结构402和第二电荷陷阱结构403均为ONO层。在其它实施例中，第一存储管T1和第二存储管T2还可以为浮栅型存储管，对应的，第一电荷陷阱结构402和第二电荷陷阱结构403均可以包括浮栅和介电层。
参考图2和图3所示，同一行的组对存储单元对应连接两条字线406，同一行的沟道结构401对应两条字线406，且两条字线406堆叠在沟道结构401连接的两条位线之间。每条字线406沿行方向延伸且包裹同一行的所有第一电荷陷阱结构402或同一行的所有第二电荷陷阱结构403。需要说明的是，本实施例中，字线406充当存储管的栅极，可以用于控制存储管。
本实施例中，字线406的材料可以为多晶硅。为了减小字线406与其它线路连接的电阻，字线406远离电荷陷阱结构的表面可以形成有金属硅化物（polycide）。在其它实施例中，字线406的材料可以为金属，此时字线406远离电荷陷阱结构的表面不需要形成金属硅化物。
本实施例中，相邻的字线406之间、相邻的位线之间、相邻的沟道结构401之间、以及相邻的字线406和位线之间均可以通过介电材料分隔。
参考图2和图3所示，在基底10的垂向上，第一电荷陷阱结构402和对应的字线406的宽度相等，第二电荷陷阱结构403和对应的字线406的宽度相等。为了便于制作，第一电荷陷阱结构402和第二电荷陷阱结构403的宽度可以相等，从而第一电荷陷阱结构402、第二电荷陷阱结构403以及字线406的宽度可以相等。
本实施例中，参考图2和图3所示，所述3D非易失性存储器可以包括两个以上的存储阵列40，且所述两个以上的存储阵列40在所述基底10的垂向（即Z方向）上依次堆叠。图2和图3中，存储阵列40的数量为2，但可以根据需要，在顶层的存储阵列40上继续堆叠存储阵列40。
参考图2和图3所示，相邻两个所述存储阵列40之间设置有绝缘材料层30，相邻两个存储阵列40可以通过绝缘材料层30隔离。
本实施例中，参考图2和图3所示，所述3D非易失性存储器还可以包括外围电路20，所述外围电路20可以形成在所述基底10上，所述存储阵列40可以堆叠在所述外围电路20上方，如此可以进一步提高阵列效率（Array efficiency），从而可以进一步减小芯片尺寸。
所述存储阵列40和所述外围电路20之间可以形成有绝缘材料层30，以隔离所述存储阵列40和外围电路20。
需要说明的是，本实施例中，位线（包括第一位线405a和第二位线405b）和字线406可以延伸至存储阵列40的边缘，并在存储阵列40的边缘通过接触孔（contact）等导电结构与外围电路20连接。
本发明提供的组对结构的3D非易失性存储器具有以下优势：（1）与平面型非易失性存储器相比，本申请的组对存储单元的第一存储管和第二存储管在基底的垂向上堆叠设置，可以大幅减少组对存储单元的面积，提高存储阵列的存储密度，减少成本以及芯片尺寸；（2）组对存储单元的第一存储管和第二存储管可以独立存储二进制数据，存储密度与1T一致，存储阵列的存储密度高；（3）存储整列中只有单一器件，结构对称，布局简单，同组的两个存储管结构、尺寸和工艺完全相同，便于制作；（4）该组对结构的3D非易失性存储器的读写操作过程中，同一组对存储单元的两个存储管可以互为选择管，且同一组对存储单元的两个存储管连接的两个位线可以互为源线，所以无需设置专有的选择管和专有的源线，节约了存储单元的物理空间，提高了存储密度；（5）在数据写入操作过程中，由于同一组对存储单元的两个存储管连接的两条位线的电位完全一致，所以基本没有沟道电流，显著减小了数据的写入功耗；（6）该存储器可维持较大读取电流，可以提高读取速度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (8)
1.一种组对结构的3D非易失性存储器，其特征在于，包括基底和位于所述基底上的存储阵列；所述存储阵列包括：
行列排布的多个沟道结构，所述沟道结构垂直竖立在所述基底上，所述沟道结构的第一端靠近所述基底且第二端远离所述基底；
多条第一位线和多条第二位线，所述第一位线和所述第二位线均沿列方向延伸，一条所述第一位线电连接同一列的所有所述沟道结构的第一端，一条所述第二位线电连接同一列的所有所述沟道结构的第二端；
多个第一电荷陷阱结构和多个第二电荷陷阱结构，一个所述第一电荷陷阱结构环绕且贴覆一个所述沟道结构的上部侧壁，一个所述第二电荷陷阱结构环绕且贴覆一个所述沟道结构的下部侧壁；
多条字线，每条所述字线沿行方向延伸且包裹同一行的所有所述第一电荷陷阱结构或同一行的所有所述第二电荷陷阱结构；
其中，所述存储阵列包括多个组对存储单元，所述组对存储单元包括组对的第一存储管和第二存储管；一个所述组对存储单元对应一个所述沟道结构，所述第一存储管包括环绕所述沟道结构的所述第一电荷陷阱结构，所述第二存储管包括环绕所述沟道结构的所述第二电荷陷阱结构，所述第一存储管和所述第二存储管之间通过所述沟道结构连接；在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管；所述3D非易失性存储器包括两个以上的存储阵列，且所述两个以上的存储阵列在所述基底的垂向上依次堆叠，相邻两个所述存储阵列之间形成有绝缘材料层。
2.如权利要求1所述的组对结构的3D非易失性存储器，其特征在于，所述沟道结构为柱状；所述沟道结构包括环状的半导体材料层。
3.如权利要求2所述的组对结构的3D非易失性存储器，其特征在于，环状的所述半导体材料层内填充有绝缘材料，或者，环状的所述半导体材料层内为空腔。
4.如权利要求1所述的组对结构的3D非易失性存储器，其特征在于，所述沟道结构的两端设置有重掺杂多晶硅层，所述沟道结构的第一端通过所述重掺杂多晶硅层与所述第一位线连接，所述沟道结构的第二端通过所述重掺杂多晶硅层与所述第二位线连接。
5.如权利要求1所述的组对结构的3D非易失性存储器，其特征在于，所述第一电荷陷阱结构和所述第二电荷陷阱结构均包括由内向外依次层叠的隧道绝缘层、电荷陷阱层和阻挡绝缘层。
6.如权利要求1所述的组对结构的3D非易失性存储器，其特征在于，在所述基底的垂向上，所述第一电荷陷阱结构、所述第二电荷陷阱结构以及所述字线的宽度相等。
7.如权利要求1所述的组对结构的3D非易失性存储器，其特征在于，所述字线的材料为多晶硅；所述字线远离电荷陷阱结构的表面形成有金属硅化物。
8.如权利要求1至7任一项所述的组对结构的3D非易失性存储器，其特征在于，所述3D非易失性存储器包括外围电路，所述外围电路形成在所述基底上，所述存储阵列堆叠于所述外围电路上方。
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