JP3931153B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000011156 evaluation Methods 0.000 claims description 252
- 239000004020 conductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000002955 isolation Methods 0.000 description 13
- 238000007726 management method Methods 0.000 description 12
- 101100139847 Drosophila melanogaster Rac2 gene Proteins 0.000 description 10
- 238000013461 design Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 102100029860 Suppressor of tumorigenicity 20 protein Human genes 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、実使用素子の外に特性評価用素子が設けられている半導体装置及びその特性評価方法に関する。
【0002】
【従来の技術】
従来より、半導体装置には、製造上の特性のバラツキ,プロセストラブル等による特性異常などを、製品のプローブ検査を行わずに簡単にチェックできるように、コンタクト抵抗,トランジスタのしきい値電圧,I−V特性などが測定できる特性チェック用素子が設けられている。
【0003】
図11(a),(b),(c)は、それぞれ順に、従来の特性評価用素子の評価部の回路図,平面図及び断面図である。
【0004】
図11(a),(b)に示すように、評価部は、特性評価用素子であるMISトランジスタ101と、MISトランジスタ101のソース領域105に接続されるソースパッド102と、MISトランジスタ101のドレイン領域106に接続されるドレインパッド103と、MISトランジスタのゲート電極107に接続されるゲートパッド104とを備えている。
【0005】
また、図11(c)に示すように、Si基板である半導体基板100には、活性領域を区画するトレンチ素子分離(STI)110と、各々不純物拡散領域であるソース領域105及びドレイン領域106とが設けられている。また、MISトランジスタは、活性領域上に設けられたゲート絶縁膜108と、ゲート絶縁膜108上に設けられたゲート電極107と、ゲート電極107の側面上に設けられたサイドウォール109とを備えている。さらに、半導体基板100上には、ゲート電極107やサイドウォール109などを覆う層間絶縁膜111と、層間絶縁膜111を貫通してソース領域105及びドレイン領域106に到達するプラグ112とが設けられている。そして、ソースパッド102,ドレインパッド103及びゲートパッド104は、層間絶縁膜111の上に設けられており、それぞれプラグ112により、ソース領域105,ドレイン領域106及びゲート電極107に接続されている。
【0006】
【特許文献1】
特開2000−214228号公報(要約書)
【0007】
【発明が解決しょうとする課題】
ところで、半導体装置の微細化が進むにつれ、半導体装置中のMISトランジスタのゲート長,ゲート幅ともに小さくなるため、不純物濃度分布のばらつきや、加工精度のばらつき等による,MISトランジスタの各種特性のランダムなばらつきがますます顕著になってきている。
【0008】
一方、半導体集積回路全体のスタンバイ電流やゲート遅延を考えると、それらの特性に関与する素子(MISトランジスタ)の数は数百万個程度の膨大な数であるため、ランダムなばらつきが相殺される。そして、その結果、半導体集積回路の各種特性は、比較的ばらつき(標準偏差)が小さい。
【0009】
したがって、上記従来のような特性評価部を用いて評価すると、実際の半導体集積回路の特性のばらつき以上の大きなばらつきを示す評価結果が得られる,つまり,半導体集積回路本体の特性分布を代表しないようになっていくので、製造条件を過剰に厳しく管理するおそれがある。
【0010】
本発明の目的は、半導体装置全体の特性のばらつきに近い特性のばらつきを得るための評価部を設けることにより、半導体装置の評価精度の向上を図り、ひいては半導体装置の製造管理の容易化を図ることにある。
【0011】
【課題を解決するための手段】
本発明の半導体装置は、実使用MISトランジスタと評価用MISトランジスタを有し、複数の評価用MISトランジスタを並列に配置して、各ゲート電極に電気的に接続されるゲート用共通導体部と、各ソース領域に電気的に接続されるソース用共通導体部と、各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、複数の評価用MISトランジスタの評価対象の特性のばらつきが一定値以下となるよう、複数の評価用MISトランジスタの合計ゲート幅が一定値以上の長さに設定されている。
【0012】
これにより、複数の評価用MISトランジスタのゲート幅が実使用MISトランジスタよりも長くなるので、特性のばらつきが低減されて、実使用の半導体装置における特性のばらつきに近づくことがわかった。
この場合に、複数の評価用MISトランジスタの合計ゲート幅は3μm以上であることが好ましい。
【0013】
ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐している先端部を有していることにより、電気的なショートを回避することができる。
【0014】
評価用MISトランジスタのゲート電極の両側にダミー電極をさらに備えていることにより、ゲート電極の寸法精度が向上するので、評価される特性のばらつきが小さくなるなど、評価精度も向上する。
【0015】
複数の評価用MISトランジスタが配置されている活性領域の側方にダミー活性領域を設けることにより、活性領域が素子分離領域から受ける応力が各活性領域で均一化されるので、評価される特性のばらつきが低減され、評価精度が向上する。
【0016】
評価用MISトランジスタは、実使用MISトランジスタと実質的に同じ構造を有していることが好ましい。
【0017】
評価用MISトランジスタは、実使用MISトランジスタの種類に応じて、各種類別に設けられていることが好ましい。
【0022】
【発明の実施の形態】
(第1の実施形態)
−評価部の構造−
図1(a),(b)は、それぞれ順に、第1の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのI-I 線における断面図である。
【0023】
図1(a),(b)に示すように、評価部は、トレンチ素子分離11によって囲まれる3つの活性領域RacA,RacB,RacCに、特性評価用素子である評価用MISトランジスタTrA,TrB,TrCを配置して構成されている。そして、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17が設けられている。そして、評価部は、3つの評価用MISトランジスタTrA〜TrCの各ソース領域15に共通に電気的に接続されるソースパッド12(ソース用共通導体部)と、3つの評価用MISトランジスタTrA〜TrCの各ドレイン領域16に共通に電気的に接続されるドレインパッド13(ドレイン用共通導体部)と、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17に電気的に接続されるゲートパッド14(ゲート用共通導体部)とを備えている。
【0024】
各評価用MISトランジスタTrA,TrB,TrCは、それぞれ実使用のMISトランジスタと実質的に同じ構造を有している。図1(b)は、1つの評価用MISトランジスタTrBの断面構造を示している。図1(b)に示すように、Si基板である半導体基板10には、活性領域RacBを囲むトレンチ素子分離(STI)11が設けられており、活性領域RacBには、各々不純物拡散領域であるソース領域15及びドレイン領域16(いずれも、エクステンション拡散領域(又はLDD領域)と高濃度拡散領域とを含んでいる)が設けられている。また、評価用MISトランジスタTrBは、活性領域RacBの上に設けられたゲート絶縁膜18と、ゲート絶縁膜18上に設けられたゲート電極17と、ゲート電極17の側面上に設けられたサイドウォール19とを備えている。さらに、半導体基板10上には、ゲート電極17やサイドウォール19などを覆う層間絶縁膜21と、層間絶縁膜21を貫通してソース領域15及びドレイン領域16に到達するプラグ22とが設けられている。そして、ソースパッド12,ドレインパッド13及びゲートパッド14は、層間絶縁膜21の上に設けられており、それぞれプラグ22により、ソース領域15,ドレイン領域16及びゲート電極17に電気的に接続されている。
【0025】
本実施形態においては、評価用MISトランジスタTrA〜TrCのゲート長,ゲート幅,活性領域面積,ソース・ドレイン領域の不純物濃度は、実使用のロジック用MISトランジスタと実質的に同じになるように設計されている。特に、ゲート幅は1.2μmであり、ゲート長は0.12μmであり、活性領域の面積は、ゲート幅方向寸法が1.2μmでゲート長方向寸法が0.86μmである。また、ソース・ドレイン領域の不純物濃度は、エクステンション拡散領域では1×1017〜1×1020・cm-3で、高濃度拡散領域では1×1020〜3×1020・cm-3である。実使用MISトランジスタには、nチャネル型MISトランジスタとpチャネル型MISトランジスタとがあるので、評価部には、3つのnチャネル型MISトランジスタを並列に配置したものと、3つのpチャネル型MISトランジスタを並列に配置したものとがある。
【0026】
このように、1つの評価部が、実使用MISトランジスタと実質的に同じ構造を有する複数の評価用MISトランジスタを配置して構成され、ソースパッド12,ドレインパッド13及びゲートパッド14が各評価用MISトランジスタTrA〜TrCの各ソース領域15,ドレイン領域16及びゲート電極17に共通に電気的に接続されている点が本実施形態の特徴である。
【0027】
ここで、本実施形態及び後述する各実施形態において、評価用MISトランジスタの構造が実使用MISトランジスタの構造と実質的に同じとは、ゲート電極,ゲート絶縁膜,ソース・ドレイン領域などの構造が実質的に同じことを言う。ゲート電極の構造を規定するファクターとしては、ポリシリコン構造,ポリサイド構造,ポリメタル構造などの材質や、寸法(ゲート長,ゲート幅)や、ポリシリコン中の不純物の種類,濃度などがある。ゲート絶縁膜の構造としては、厚み,材質がある。ソース・ドレイン領域の構造としては、LDD領域やエクステンション領域の有無,不純物濃度などがある。「実質的に同じ」とは、半導体装置の評価に際して、半導体装置の特性の相違が明確に検知し得るような相違がないことをいう。
【0028】
−評価部を用いた評価方法−
図2(a),(b)は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【0029】
図2(a)に示すように、実効ゲート幅が3μm以上となる複数(本実施形態では3つ)の評価用MISトランジスタTrA〜TrCを有する評価部を設ける。そして、評価部には、3つの評価用MISトランジスタTrA〜TrC各ソース領域に電気的に接続されるソースパッド12,ドレインパッド13及びゲートパッド14を設ける。つまり、3つの評価用MISトランジスタを並列に配置する。そして、ソースパッド12,ドレインパッド13及びゲートパッド14に電圧印加用端子や電流測定端子などを接触させて、I−V特性などの電気的特性を評価する。
【0030】
半導体装置の特性の評価の際には、図2(b)に示すように、ステップST10で、並列配置された複数個の評価用MISトランジスタの特性を評価して、その結果をメモリ(図示せず)に保存する。次に、ステップST11で、メモリからステップST10における評価結果をメモリから取り出して、複数個の評価用MISトランジスタの特性値の平均値,分散σを算出し、これを1つのMISトランジスタの特性値として、メモリに保存する。そして、このMISトランジスタの特性値の平均値,分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【0031】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性,MISトランジスタのしきい値電圧,オン電流等の特性のばらつきがある。
【0032】
図3は、評価用MISトランジスタの実効ゲート幅(合計ゲート幅)に対する,MISトランジスタのしきい値電圧Vt及びそのばらつき3σを示す図である。同図において、横軸は並列に配置された3つの評価用MISトランジスタのゲート幅の合計値を表し、縦軸はしきい値電圧Vtの標準偏差の3倍である3σ(左側)及びしきい値電圧Vt(右側)を表している。また、同図において、▲はゲート幅が0.26μmの評価用MISトランジスタを1,3,9個配置した評価部から得られるしきい値電圧の3σ、□はゲート幅が1.2μmの評価用MISトランジスタを1,3,9個配置した評価部から得られるしきい値電圧の3σ、●はゲート幅が10.0μmの評価用MISトランジスタを1,3,5個配置した評価部から得られるしきい値電圧の3σをそれぞれ示している。また、×はゲート幅が0.26μmの評価用MISトランジスタを1,3,9個配置した評価部から得られるしきい値電圧、*はゲート幅が1.2μmの評価用MISトランジスタを1,3,9個配置した評価部から得られるしきい値電圧、+はゲート幅が10.0μmの評価用MISトランジスタを1,3,5個配置した評価部から得られるしきい値電圧のデータをそれぞれ示している。
【0033】
図3の破線L3σは、各種サンプルの3σの平均的な値を示しており、この破線L3σから以下のことがわかる。合計ゲート幅が3μm以上の範囲では、3σが一定の値を示しており、実使用MISトランジスタの平均的なばらつきを表している。つまり、半導体装置全体としてみると、局所的なMISトランジスタの特性のばらつきが相殺されて、図3に示す合計ゲート幅が3μm以上の領域における3σ値にほぼ一致することがわかった。
【0034】
一方、合計ゲート幅が3μm未満になると、しきい値電圧のばらつきを表す3σの値が大きくなっている。特に、合計ゲート幅が1.0μm未満になると、3σ値が合計ゲート幅が3μmのときの3σ値の2倍近くになっている。したがって、従来の半導体装置のごとく、1つの評価用MISトランジスタのみを配置した評価部を用いて、1つの実使用MISトランジスタの特性のばらつきを求め、このときの特性値の3σ(ばらつき)に基づいて、半導体装置の設計,製造工程の管理などを行なったのでは、実際の半導体装置の特性のばらつきよりも大きな特性のばらつきが存在すると誤って判断することになる。
【0035】
それに対し、図2に示すような本実施形態の評価部を用いたMISトランジスタの特性の評価を行なうことにより、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0036】
(第2の実施形態)
図4(a),(b)は、それぞれ順に、第2の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのIV-IV 線における断面図である。
【0037】
図4(a),(b)に示すように、本実施形態においても、評価部は、トレンチ素子分離11によって囲まれる3つの活性領域RacA,RacB,RacCに、特性評価用素子である評価用MISトランジスタTrA,TrB,TrCを配置して構成されている。そして、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17が設けられている。そして、評価部は、3つの評価用MISトランジスタTrA〜TrCの各ソース領域15に電気的に接続されるソースパッド12と、3つの評価用MISトランジスタTrA〜TrCの各ドレイン領域16に電気的に接続されるドレインパッド13と、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17に電気的に接続されるゲートパッド14とを備えている。
【0038】
ここで、本実施形態においては、ソースパッド12,ドレインパッド13の先端部は、各活性領域RacA〜RacCに向かって延びる3つの部分12a〜12c及び13a〜13cにそれぞれ分岐している点が、第1の実施形態とは異なっている。
【0039】
なお、図4(b)に示す断面構造は、基本的には図1(b)に示す第1の実施形態における1つの評価用MISトランジスタTrBの構造と同じであるので、説明を省略する。
【0040】
また、本実施形態においても、評価用MISトランジスタTrA〜TrCの構造は、実使用MISトランジスタと実質的に同じに設計されている。
【0041】
このように、1つの評価部が、実使用MISトランジスタと実質的に同じ構造を有する複数の評価用MISトランジスタを配置して構成され、ソースパッド12,ドレインパッド13及びゲートパッド14が各評価用MISトランジスタTrA〜TrCの各ソース領域15,ドレイン領域16及びゲート電極17に共通に電気的に接続されている点は、第1の実施形態と同じである。
【0042】
また、本実施形態においても、図2に示すような本実施形態の評価部を用いたMISトランジスタの特性の評価を行なう。
【0043】
よって、本実施形態により、第1の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0044】
特に、本実施形態においては、ソースパッド12,ドレインパッド13の先端部は、各活性領域RacA〜RacCに向かって延びる3つの部分12a〜12c及び13a〜13cにそれぞれ分岐しているので、ソースパッド12とドレインパッド13とが近接して相対向する部分の面積が小さくなる。したがって、第1の実施形態に比べ、ソースパッド12とドレインパッド13との間の電気的なショートの発生を効果的に抑制することができる。
【0045】
(第3の実施形態)
図5(a),(b)は、それぞれ順に、第3の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのV-V 線における断面図である。
【0046】
図5(a),(b)に示すように、本実施形態においても、評価部は、トレンチ素子分離11によって囲まれる3つの活性領域RacA,RacB,RacCに、特性評価用素子である評価用MISトランジスタTrA,TrB,TrCを配置して構成されている。そして、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17が設けられている。そして、評価部は、3つの評価用MISトランジスタTrA〜TrCの各ソース領域15に電気的に接続されるソースパッド12と、3つの評価用MISトランジスタTrA〜TrCの各ドレイン領域16に電気的に接続されるドレインパッド13と、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17に電気的に接続されるゲートパッド14とを備えている。
【0047】
ここで、本実施形態においては、評価用MISトランジスタTrA〜TrCが配置される各活性領域RacA〜RacCを挟んで、MISトランジスタが配置されない2つのダミー活性領域RacD1,RacD2が設けられている。また、ゲート電極17を挟んで、ゲート電極17に実質的に平行に並ぶ2つのダミーゲート17D1,17D2が設けられている。この2つの点が、第1の実施形態とは異なっている。
【0048】
なお、図5(b)に示す断面構造は、2つのダミーゲート17D1,17D2がゲート電極17を挟んで設けられている点を除くと、図1(b)に示す第1の実施形態における1つの評価用MISトランジスタTrBの構造と同じであるので、第1の実施形態と同じ部分についての説明を省略する。
【0049】
また、本実施形態においても、評価用MISトランジスタTrA〜TrCの構造は、実使用のロジック用MISトランジスタと実質的に同じになるように設計されている。
【0050】
1つの評価部が、実使用MISトランジスタと実質的に同じ構造を有する複数の評価用MISトランジスタを配置して構成され、ソースパッド12,ドレインパッド13及びゲートパッド14が各評価用MISトランジスタTrA〜TrCの各ソース領域15,ドレイン領域16及びゲート電極17に共通に電気的に接続されている点は、第1の実施形態と同じである。
【0051】
また、本実施形態においても、図2に示すような本実施形態の評価部を用いたMISトランジスタの特性の評価を行なう。
【0052】
よって、本実施形態により、第1の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0053】
特に、本実施形態においては、評価用MISトランジスタTrA〜TrCが設けられている各活性領域RacA〜RacCを挟んで、2つのダミー活性領域RacD1,RacD2が設けられているので、各活性領域RacA〜RacCを囲むトレンチ型素子分離から各活性領域RacA〜RacCが受ける応力がほぼ均一化される。したがって、各評価用MISトランジスタTrA〜TrCの特性のばらつきが低減され、実使用MISトランジスタの特性をより正確に推定することができる。
【0054】
また、本実施形態においては、評価用MISトランジスタTrA〜TrCに共通のゲート電極17を挟んで、2つのダミーゲート17D1,17D2が設けられているので、3つのゲート17,17D1,17D2がいわゆるラインアンドスペースパターンを構成している。したがって、ゲート電極17の寸法精度が向上し、これによっても、各評価用MISトランジスタTrA〜TrCの特性のばらつきが低減されるので、各評価用MISトランジスタの特性をより正確に推定することができる。
【0055】
(第4の実施形態)
図6(a),(b)は、それぞれ順に、第4の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのVI-VI 線における断面図である。
【0056】
図6(a),(b)に示すように、本実施形態においても、評価部は、トレンチ素子分離11によって囲まれる3つの活性領域RacA,RacB,RacCに、特性評価用素子である評価用MISトランジスタTrA,TrB,TrCを配置して構成されている。そして、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17が設けられている。そして、評価部は、3つの評価用MISトランジスタTrA〜TrCの各ソース領域15に電気的に接続されるソースパッド12と、3つの評価用MISトランジスタTrA〜TrCの各ドレイン領域16に電気的に接続されるドレインパッド13とを備えている。
【0057】
ここで、本実施形態においては、各活性領域RacA〜RacCのゲート長方向の寸法が、実使用MISトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい点が、第1の実施形態とは異なっている。たとえば、実使用のMISトランジスタの活性領域のゲート長方向の寸法が、0.86μmであるのに対し、評価用MISトランジスタTrA〜TrCが配置される各活性領域RacA〜RacCのゲート長方向の寸法は、10μm(2μm以上)である。ただし、各活性領域RacA〜RacCのゲート幅方向の寸法は、各評価用MISトランジスタTrA〜TrCのゲート幅の寸法と同じであるので、実使用のMISトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【0058】
なお、図6(b)に示す断面構造は、活性領域RacBのゲート長方向の寸法が大きい点を除くと、図1(b)に示す第1の実施形態における1つの評価用MISトランジスタTrBの構造と同じであるので、第1の実施形態と同じ部分についての説明を省略する。
【0059】
本実施形態においても、評価用MISトランジスタTrA〜TrCの構造は、実使用MISトランジスタと実質的に同じに設計されている。
【0060】
このように、1つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用MISトランジスタと実質的に同じ構造を有する複数の評価用MISトランジスタを配置して構成され、ソースパッド12,ドレインパッド13及びゲートパッド14が各評価用MISトランジスタTrA〜TrCの各ソース領域15,ドレイン領域16及びゲート電極17に共通に電気的に接続されている点は、第1の実施形態と同じである。
【0061】
また、本実施形態においても、図2に示すような本実施形態の評価部を用いたMISトランジスタの特性の評価を行なう。
【0062】
よって、本実施形態により、第1の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0063】
特に、本実施形態においては、評価用MISトランジスタTrA〜TrCが設けられている各活性領域RacA〜RacCのゲート長方向寸法が実使用MISトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域RacA〜RacCを囲むトレンチ型素子分離から各活性領域RacA〜RacCが受ける応力が小さくなる。したがって、各評価用MISトランジスタTrA〜TrCの特性のばらつきが低減され、実使用MISトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【0064】
(第5の実施形態)
図7(a),(b)は、それぞれ順に、第5の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのVII-VII 線における断面図である。
【0065】
図7(a),(b)に示すように、本実施形態においても、評価部は、トレンチ素子分離11によって囲まれる3つの活性領域RacA,RacB,RacCに、特性評価用素子である評価用MISトランジスタTrA,TrB,TrCを配置して構成されている。そして、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17が設けられている。そして、評価部は、3つの評価用MISトランジスタTrA〜TrCの各ソース領域15に電気的に接続されるソースパッド12と、3つの評価用MISトランジスタTrA〜TrCの各ドレイン領域16に電気的に接続されるドレインパッド13と、3つの評価用MISトランジスタTrA〜TrCに共通のゲート電極17に電気的に接続されるゲートパッド14とを備えている。
【0066】
ここで、本実施形態においては、第1〜第3の実施形態の特徴を全て備えている点が特徴である。
【0067】
まず、ソースパッド12,ドレインパッド13の先端部は、各活性領域RacA〜RacCに向かって延びる3つの部分12a〜12c及び13a〜13cにそれぞれ分岐している。また、評価用MISトランジスタTrA〜TrCが配置される各活性領域RacA〜RacCを挟んで、MISトランジスタが配置されない2つのダミー活性領域RacD1,RacD2が設けられている。また、ゲート電極17を挟んで、ゲート電極17に実質的に平行に並ぶ2つのダミーゲート17D1,17D2が設けられている。さらに、各活性領域RacA〜RacCのゲート長方向の寸法が、実使用MISトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい。たとえば、実使用のMISトランジスタの活性領域のゲート長方向の寸法が、0.86μmであるのに対し、評価用MISトランジスタTrA〜TrCが配置される各活性領域RacA〜RacCのゲート長方向の寸法は、10μm(2μm以上)である。ただし、各活性領域RacA〜RacCのゲート幅方向の寸法は、各評価用MISトランジスタTrA〜TrCのゲート幅の寸法と同じであるので、実使用のMISトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。
【0068】
なお、図7(b)に示す断面構造は、活性領域RacBのゲート長方向の寸法が大きい点を除くと、図1(b)に示す第1の実施形態における1つの評価用MISトランジスタTrBの構造と同じであるので、第1の実施形態と同じ部分についての説明を省略する。
【0069】
また、本実施形態においても、評価用MISトランジスタTrA〜TrCの構造は、実使用MISトランジスタと実質的に同じに設計されている。
【0070】
このように、1つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用MISトランジスタと実質的に同じ構造を有する複数の評価用MISトランジスタを配置して構成され、ソースパッド12,ドレインパッド13及びゲートパッド14が各評価用MISトランジスタTrA〜TrCの各ソース領域15,ドレイン領域16及びゲート電極17に共通に電気的に接続されている点は、第1の実施形態と同じである。
【0071】
また、本実施形態においても、図2に示すような本実施形態の評価部を用いたMISトランジスタの特性の評価を行なう。
【0072】
よって、本実施形態により、第1の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0073】
また、本実施形態においては、第2の実施形態と同様に、ソースパッド12,ドレインパッド13の先端部は、各活性領域RacA〜RacCに向かって延びる3つの部分12a〜12c及び13a〜13cにそれぞれ分岐しているので、ソースパッド12とドレインパッド13とが近接して相対向する部分の面積が小さくなる。したがって、第1の実施形態に比べ、ソースパッド12とドレインパッド13との間の電気的なショートの発生を効果的に抑制することができる。
【0074】
また、本実施形態においては、第3の実施形態と同様に、評価用MISトランジスタTrA〜TrCが設けられている各活性領域RacA〜RacCのゲート長方向寸法が実使用MISトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域RacA〜RacCを囲むトレンチ型素子分離から各活性領域RacA〜RacCが受ける応力が小さくなる。したがって、各評価用MISトランジスタTrA〜TrCの特性のばらつきが低減され、実使用MISトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【0075】
さらに、本実施形態においては、第4の実施形態と同様に、評価用MISトランジスタTrA〜TrCが設けられている各活性領域RacA〜RacCのゲート長方向寸法が実使用MISトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域RacA〜RacCを囲むトレンチ型素子分離から各活性領域RacA〜RacCが受ける応力が小さくなる。したがって、各評価用MISトランジスタTrA〜TrCの特性のばらつきが低減され、実使用MISトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。
【0076】
(第1〜第5の実施形態の特記事項)
第1〜第5の実施形態において、実使用のMISトランジスタが複数種類ある場合には、評価用MISトランジスタは、全ての種類について、実使用MISトランジスタを複数個配置した評価部を設けるのが原則である。たとえば、チャネル導電型にはpチャネル型MISトランジスタ,nチャネル型MISトランジスタの2種類がある。高しきい値MISトランジスタと低しきい値MISトランジスタとでは、ゲート絶縁膜の厚みが相異なる。メモリセルトランジスタ,メモリの周辺回路用トランジスタなどでは、ゲート長,ゲート幅,ソース・ドレイン領域の構造や不純物濃度などが異なっている。したがって、これらの全ての種類について、実使用MISトランジスタと同じ構造を有する評価用MISトランジスタを複数個配置した評価部を設けている。
【0077】
ただし、たとえば、nチャネル型MISトランジスタの特性の平均的なばらつきからpチャネル型トランジスタの特性の平均的なばらつきが予測できる場合など、1つの種類のMISトランジスタのデータに基づいて他の種類のMISトランジスタの特性のばらつきがほぼわかる場合には、予測可能な種類に係る評価部は必ずしも設ける必要はない。
【0078】
なお、第4の実施形態(図6参照),第5の実施形態(図7参照)においては、評価用MISトランジスタの活性領域のゲート長方向寸法が、実使用MISトランジスタの活性領域のゲート長方向寸法よりも大きいが、これによってMISトランジスタの特性が検知しうる程度には変わらないので、この場合にも、評価用MISトランジスタと実使用MISトランジスタとは実質的は同じ構造を有しているといえる。
【0079】
また、第1〜第5の実施形態において、後述するように、共通のゲートパッドに電気的に接続される複数の評価用MISトランジスタのゲート幅が所定値以上であればよい。
【0080】
また、第1〜第5の実施形態において、複数のMISトランジスタに共通のゲート電極が必ずしも必要ではなく、各MISトランジスタ毎に独立に設けられた複数のゲート電極にそれぞれ電気的に接続される1つのゲートパッドが設けられていてもよい。
【0081】
特に、第1,第4の実施形態においては、各活性領域RacA〜RacCが互いに隣接して評価部としてまとめられている必要はない。互いに離れた活性領域に配置された評価用MISトランジスタの各ゲート電極,ソース領域,ドレイン領域がそれぞれ共通のパッドに電気的に接続されていれば、第1,第4の実施形態と同じ効果を発揮することができる。
【0082】
さらに、第1〜第5の実施形態において、ソースパッド12,ドレインパッド13及びゲートパッド14は、半導体基板10の直上の層間絶縁膜21の上に設けられているとしている。しかし、一般的な半導体装置においては、多数の層間絶縁膜と多数の配線層とを順に積層してなる多層配線構造を有しているので、パッドは最上層に設けられている。各実施形態では、理解を容易にするために層間絶縁膜やプラグを1層分しか設けていないだけである。
【0083】
(第6の実施形態)
図8(a),(b)は、それぞれ順に、第6の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。図8(a)に示すように、ウェハの複数のブロックRblA〜RblEに、単体の評価用MISトランジスタを有する評価部(図11に示す従来の評価部と同じ構造を有している)を複数個設ける。このブロックRblは、ウェハから製品として切り出されるチップが複数個含まれるように設定される。
【0084】
そして、半導体装置の特性を評価する際には、図8(b)に示すように、ステップST20で、単体の評価用MISトランジスタの特性を各ブロックRblごとに複数個評価して、その評価結果をメモリ(図示せず)に保存する。そして、ステップST21で、メモリに保存された各MISトランジスタの特性値を用いて、各ブロックRblごとに複数の評価用MISトランジスタの平均的な特性値を算出し、この算出結果をメモリ(図示せず)に保存する。つまり、単体の評価用MISトランジスタを配置した評価部を用いて、各ブロックRblごとに複数個の評価用MISトランジスタの特性値の平均値を算出して、これを1つのMISトランジスタの特性値として、メモリに保存するのである。
【0085】
そして、ステップST22で、メモリから各ブロックRblのMISトランジスタの平均的な特性値を取り出して、ウェハ内のMISトランジスタの特性値の平均値,分散を算出する。そして、MISトランジスタの特性値の平均値,分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【0086】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性,MISトランジスタのしきい値電圧,オン電流等の特性のばらつきがある。
【0087】
本実施形態の半導体装置の特性の評価方法によっても、第1の実施形態と同様に、局所的なMISトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0088】
第7の実施形態においては、評価を行なうタイミングは、ウェハを個別のチップに分割する前であってもよいし、ウェハを個別のチップに切り出した後であってもよい。ウェハを個別のチップに切り出した後でも、評価用MISトランジスタが配置されていたブロックが特定できれば、上述の効果を発揮することができるからである。
【0089】
(第7の実施形態)
図9は、第7の実施形態に係る半導体装置の平面図である。図9に示すように、ウェハを複数のチップ(製品)に分割するためのスクライブライン(スクライブ領域)に、単体の評価用MISトランジスタを配置した評価部(図11に示す従来の評価部と同じ構造を有している)を複数個ずつ設ける。この評価部は、ウェハ全体にほぼ均一に分布するように設けられている。
【0090】
そして、半導体装置の特性を評価する際には、図8(b)に示す手順と同様の手順を行なう。すなわち、ウェハをいくつかの領域(たとえば図8(a)に示すような5カ所)にグループ分けしておいて、単体の評価用MISトランジスタの特性を各領域ごとに複数個評価して、その評価結果をメモリ(図示せず)に保存する。そして、メモリに保存された各MISトランジスタの特性値を用いて、各領域ごとに複数の評価用MISトランジスタの平均的な特性値を算出し、この算出結果をメモリ(図示せず)に保存する。つまり、単体の評価用MISトランジスタを配置した評価部を用いて、グループ分けされた各領域ごとに複数個の評価用MISトランジスタの特性値の平均値を算出して、これを1つのMISトランジスタの特性値として、メモリに保存するのである。
【0091】
そして、メモリから各領域におけるMISトランジスタの平均的な特性値を取り出して、ウェハ内のMISトランジスタの特性値の平均値,分散を算出する。そして、MISトランジスタの特性値の平均値,分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。
【0092】
本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性,MISトランジスタのしきい値電圧,オン電流等の特性のばらつきがある。
【0093】
本実施形態によっても、第1の実施形態と同様に、局所的なMISトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション,設計,製造工程の管理などを行なうことができる。
【0094】
図10は、第6,第7の実施形態の効果を示すグラフである。同図において、横軸はグループ(ブロック,領域)内の評価用MISトランジスタの個数を表し、縦軸は評価用MISトランジスタのしきい値(しきい値電圧)の標準偏差を表している。この標準偏差は、各グループごとに算出された評価用MISトランジスタの平均値を用いて、ウェハ全体のMISトランジスタのしきい値の平均値を算出することで求められたものである。同図に示すように、グループ内の評価用MISトランジスタの個数を増やすに従って、しきい値の標準偏差が減少していくことがわかる。つまり、単体の評価用MISトランジスタを配置した評価部を用いて、ウェハ全体の評価用MISトランジスタの特性の平均値,分散(標準偏差)をそのまま算出すると、製品となる半導体装置中の実使用MISトランジスタの特性値のばらつきより大きく見積もってしまうことがわかる。従って、第6,第7の実施形態により、半導体装置の特性評価の信頼性が向上することができることがわかる。
【図面の簡単な説明】
【図1】(a),(b)は、それぞれ順に、第1の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのI-I 線における断面図である。
【図2】(a),(b)は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。
【図3】評価用MISトランジスタの実効ゲート幅(合計ゲート幅)に対する,MISトランジスタのしきい値電圧Vt及びそのばらつき3σを示す図である。
【図4】(a),(b)は、それぞれ順に、第2の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのIV-IV 線における断面図である。
【図5】(a),(b)は、それぞれ順に、第3の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのV-V 線における断面図である。
【図6】(a),(b)は、それぞれ順に、第4の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのVI-VI 線における断面図である。
【図7】(a),(b)は、それぞれ順に、第5の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の1つの評価用MISトランジスタのVII-VII 線における断面図である。
【図8】(a),(b)は、それぞれ順に、第6の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。
【図9】第7の実施形態に係る半導体装置の平面図である。
【図10】第6,第7の実施形態の効果を示すグラフである。
【図11】(a),(b),(c)は、それぞれ順に、従来の特性評価用素子の評価部の回路図,平面図及びXI-XI線における断面図である。
【符号の説明】
10 半導体基板
11 トレンチ素子分離
12 ソースパッド
13 ドレインパッド
14 ゲートパッド
15 ソース領域
16 ドレイン領域
17 ゲート電極
18 ゲート絶縁膜
19 サイドウォール
21 層間絶縁膜
22 プラグ
Rac 活性領域
Tr 評価用MISトランジスタ
Claims (13)
- 半導体基板と、
上記半導体基板内の活性領域に配置される実使用MISトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極、ソース領域及びドレイン領域を有し、上記実使用MISトランジスタの特性を代表させるための複数の評価用MISトランジスタと、
上記複数の評価用MISトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用MISトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用MISトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用MISトランジスタの評価対象の特性のばらつきが一定値以下となるよう、上記複数の評価用MISトランジスタの合計ゲート幅が一定値以上の長さに設定されている半導体装置。 - 請求項1記載の半導体装置において、
上記複数の評価用MISトランジスタの合計ゲート幅は、3μm以上である,半導体装置。 - 請求項1又は2記載の半導体装置において、
上記複数の評価用MISトランジスタは、互いに隣接している複数の活性領域に配置されている,半導体装置。 - 請求項3記載の半導体装置において、
上記評価用MISトランジスタの各ゲート電極は、共通化された1つのゲート電極である,半導体装置。 - 請求項4記載の半導体装置において、
上記ソース用共通導体部及びドレイン用共通導体部と上記複数の評価用MISトランジスタの各ソース領域及び各ドレイン領域との間に介在する層間絶縁膜と、
各々上記層間絶縁膜を貫通して、上記ソース用共通導体部と上記各ソース領域との間、上記ドレイン用共通導体部と上記各ドレイン領域との間をそれぞれ接続するプラグとを備え、
上記ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐して上記プラグに接続されている先端部を有している,半導体装置。 - 請求項4又は5記載の半導体装置において、
上記評価用MISトランジスタのゲート電極の両側に設けられ、上記ゲート電極に実質的に平行に並び、ゲートとして機能しないダミー電極をさらに備えている,半導体装置。 - 請求項3〜6のうちいずれか1つに記載の半導体装置において、
上記複数の評価用MISトランジスタが配置されている上記複数の活性領域は、実質的に一列に配置されていて、上記複数の活性領域のうち両端の活性領域の各側方には、MISトランジスタが存在しないダミー活性領域がそれぞれ設けられている,半導体装置。 - 請求項1〜7のうちいずれか1つに記載の半導体装置において、
上記複数の評価用MISトランジスタは、上記実使用MISトランジスタと実質的に同じ構造を有している,半導体装置。 - 請求項8記載の半導体装置において、
上記実使用MISトランジスタは、互いに構造が実質的に異なる複数種類の実使用MISトランジスタに分けられ、
上記評価用MISトランジスタは、上記複数種類の実使用MISトランジスタと実質的に構造が同じである複数種類の評価用MISトランジスタに分けられる,半導体装置。 - 請求項1〜6のうちいずれか1つに記載の半導体装置において、
上記複数の評価用MISトランジスタが配置される活性領域は、上記実使用MISトランジスタが配置される活性領域よりもゲート長方向寸法が大きい,半導体装置。 - 請求項7記載の半導体装置において、
上記複数の評価用MISトランジスタが配置される活性領域及び上記ダミー活性領域は、上記実使用MISトランジスタが配置される活性領域よりもゲート長方向寸法が大きい,半導体装置。 - 半導体基板と、
上記半導体基板内の活性領域に配置される実使用MISトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極,ソース領域及びドレイン領域を有し、上記実使用MISトランジスタの特性を代表させるための複数の評価用MISトランジスタと、
上記複数の評価用MISトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用MISトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用MISトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用MISトランジスタが配置される活性領域は、上記実使用MISトランジスタが配置される活性領域よりもゲート長方向寸法が大きい,半導体装置。 - 半導体基板と、
上記半導体基板内の活性領域に配置される実使用MISトランジスタと、
上記半導体基板内の活性領域に配置され、各々ゲート電極,ソース領域及びドレイン領域を有し、上記実使用MISトランジスタの特性を代表させるための複数の評価用MISトランジスタと、
上記複数の評価用MISトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用MISトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用MISトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備え、
上記複数の評価用MISトランジスタは、互いに隣接している複数の活性領域に配置され、
上記複数の評価用MISトランジスタが配置されている上記複数の活性領域は、実質的に一列に配置されていて、上記複数の活性領域のうち両端の活性領域の各側方には、MISトランジスタが存在しないダミー活性領域がそれぞれ設けられており、
上記複数の評価用MISトランジスタが配置される活性領域及び上記ダミー活性領域は、上記実使用MISトランジスタが配置される活性領域よりもゲート長方向寸法が大きい,半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003120078A JP3931153B2 (ja) | 2003-04-24 | 2003-04-24 | 半導体装置 |
US10/824,426 US7042007B2 (en) | 2003-04-24 | 2004-04-15 | Semiconductor device and method for evaluating characteristics of the same |
EP04009306A EP1471576A3 (en) | 2003-04-24 | 2004-04-20 | Semiconductor device and method for evaluating characteristics of the same |
CNB2004100369864A CN100372091C (zh) | 2003-04-24 | 2004-04-26 | 半导体装置及其特性的评价方法 |
CNA2007101499623A CN101136348A (zh) | 2003-04-24 | 2004-04-26 | 半导体装置及其特性的评价方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003120078A JP3931153B2 (ja) | 2003-04-24 | 2003-04-24 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007011331A Division JP4510034B2 (ja) | 2007-01-22 | 2007-01-22 | 半導体装置の特性評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004327699A JP2004327699A (ja) | 2004-11-18 |
JP3931153B2 true JP3931153B2 (ja) | 2007-06-13 |
Family
ID=32959657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003120078A Expired - Lifetime JP3931153B2 (ja) | 2003-04-24 | 2003-04-24 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7042007B2 (ja) |
EP (1) | EP1471576A3 (ja) |
JP (1) | JP3931153B2 (ja) |
CN (2) | CN100372091C (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273903A (ja) * | 2003-03-11 | 2004-09-30 | Renesas Technology Corp | 回路シミュレータおよびシミュレーションシステム |
JP2006245150A (ja) * | 2005-03-01 | 2006-09-14 | Kyoto Univ | 評価用半導体デバイス、評価用半導体デバイスの作製方法、半導体デバイスの評価方法 |
CN101258453B (zh) * | 2005-09-13 | 2011-07-27 | 爱德万测试株式会社 | 生产系统、生产方法、管理装置、管理方法以及程序 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100395880B1 (ko) * | 2001-09-11 | 2003-08-25 | 삼성전자주식회사 | 테스트 소자 그룹 구조 |
-
2003
- 2003-04-24 JP JP2003120078A patent/JP3931153B2/ja not_active Expired - Lifetime
-
2004
- 2004-04-15 US US10/824,426 patent/US7042007B2/en not_active Expired - Fee Related
- 2004-04-20 EP EP04009306A patent/EP1471576A3/en not_active Withdrawn
- 2004-04-26 CN CNB2004100369864A patent/CN100372091C/zh not_active Expired - Fee Related
- 2004-04-26 CN CNA2007101499623A patent/CN101136348A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2004327699A (ja) | 2004-11-18 |
CN100372091C (zh) | 2008-02-27 |
EP1471576A2 (en) | 2004-10-27 |
EP1471576A3 (en) | 2008-03-19 |
US7042007B2 (en) | 2006-05-09 |
CN101136348A (zh) | 2008-03-05 |
US20040212016A1 (en) | 2004-10-28 |
CN1551324A (zh) | 2004-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060703 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061013 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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