KR20060033122A - 입체형 트랜지스터의 전기적 특성을 측정하여 평가하기위한 테스트 일렉트리컬 그룹 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

입체형 트랜지스터의 전기적 특성을 측정하여 평가하기 위한 테스트 일렉트리컬 그룹 패턴을 포함하는 반도체 소자를 개시한다. 본 발명의 일 실시예에 따른 반도체 소자는 셀 어레이 영역과 테스트 영역이 한정되어 있는 반도체 기판, 셀 어레이 영역 상에 형성되어 있는 다수의 제1 입체형 트랜지스터, 제1 입체형 트랜지스터와 동일한 구조를 가지며, 테스트 영역 상에 형성되어 있는 다수의 제2 입체형 트랜지스터, 다수의 제2 입체형 트랜지스터의 소스/드레인 영역을 전기적으로 연결하는 제1 배선 및 다수의 제2 입체형 트랜지스터의 게이트 전극을 전기적으로 연결하는 제2 배선을 포함한다.
입체형 트랜지스터, TEG

Description

입체형 트랜지스터의 전기적 특성을 측정하여 평가하기 위한 테스트 일렉트리컬 그룹 패턴을 포함하는 반도체 소자{Semiconductor device having test electrical group patters for measuring and evaluating a characteristic of 3-dimensional transistor}
도 1a는 반도체 소자의 셀 어레이 영역과 테스트 영역을 개략적으로 보여주는 평면도이다.
도 1b는 종래 기술에 따른 게이트 절연막의 특성을 평가하기 위한 TEG 패턴에 대한 개략적인 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 TEG 패턴을 포함하는 반도체 소자에 대한 개략적인 사시도이다.
본 발명은 테스트 일렉트리컬 그룹(Test Electrical Group, TEG) 패턴을 갖는 반도체 소자에 대한 것으로서, 보다 구체적으로는 입체형 트랜지스터의 전기적 특성을 측정하여 평가하기 위한 TEG 패턴이 구비된 테스트 영역을 포함하는 반도체 소자에 대한 것이다.
일반적으로, 반도체 소자의 테스트 영역에 형성되는 TEG 패턴은 에어리어 타입(area type)을 채택하여 게이트 절연막 및/또는 커패시터 유전막의 전기적 특성을 측정하는데 사용되고 있다. 여기서 에어리어 타입이란 다수의 셀이 어레이되어 있는 셀 영역과는 달리 테스트 영역 전체에 셀 영역보다 크기가 큰 단일 패턴을 형성하여 전기적 특성을 측정하여 평가하는 것을 말한다.
예를 들어, 게이트 절연막의 전기적 특성 즉 트랜지스터의 전기적 특성을 측정하는 경우라고 가정해보자. 현재, 셀 영역에 형성되는 게이트 절연막은 셀 트랜지스터의 일부로서 기판과 게이트 전극 사이에 개재되어 있으며, 그 크기도 디자인 룰이 감소함에 따라서 점점 작아지고 있다. 그리고, 반도체 소자 중에는 상기한 게이트 절연막의 전기적 특성을 측정하여 평가하기 위한 TEG 패턴이 구비되어 있는 것이 존재한다. TEG 패턴은 게이트 절연막의 정전 용량이나 모빌리티(mobility)를 평가하기 위한 테스트용 패턴이다.
도 1a에는 종래 기술에 따른 셀 어레이 영역(110)과 테스트 영역(120)이 한정되어 있는 반도체 소자(100)에 대한 개략적인 평면도가 도시되어 있다. 그리고, 도 1b에는 TEG 패턴(10)의 구성을 보여주기 위하여 도 1a의 테스트 영역(120)의 I-I'라인을 따라 절취한 개략적인 단면도가 도시되어 있다.
도 1a 및 도 1b를 참조하면, 종래에는 게이트 절연막의 커패시턴스에 대한 측정의 편의를 위하여 셀 영역(110)의 단위 셀(112)보다 크기가 큰 테스트 영역(120)에 절연막 패턴(14)이 형성되어 있다. 그리고, 절연막 패턴(14)에 대한 전기적 특성을 측정하고 평가함으로써, 셀 어레이 영역(110)의 셀 트랜지스터를 구성하 는 게이트 절연막의 전기적 특성을 평가한다. 따라서, 예전에는 절연막 패턴(14)을 트랜지스터의 게이트 절연막과 같이 작게 형성할 필요가 없으며, 반도체 기판(12)에도 소스/드레인 영역과 채널 영역을 형성하기 위한 이온 주입을 실시할 필요가 없다.
이와 같은 방법을 이용한 게이트 절연막 패턴의 전기적 특성을 측정하는 방법은 평면형 트랜지스터의 게이트 절연막에 대한 전기적 특성을 측정하고 평가하는데 이용될 수 있다. 왜냐하면, 평면형 트랜지스터의 경우에는 전압이 일방향에서만 인가되고, 그 결과 게이트 절연막의 물성 및 두께만이 게이트 절연막의 전기적인 특성에 영향을 미치고, 게이트 절연막의 크기는 전기적 특성에 영향을 미치지 않기 때문이다.
하지만, 핀펫(FnFET), 게이트 올 어라운드 트랜지스터(GAA Transistor) 또는 멀티 브릿지 채널(Multi Bridge Channel, MBC) 트랜지스터 등과 같은 입체형 트랜지스터의 경우에는 종래와 같은 방식으로 TEG 패턴을 형성하여 게이트 절연막의 전기적 특성을 측정하여 평가할 수가 없다. 왜냐하면, 입체형 트랜지스터의 경우에는 게이트 절연막의 두께 뿐만이 아니라 채널 및/또는 게이트 전극의 구조, 형상 및 크기 등도 트랜지스터의 특성에 영향을 미치기 때문이다. 즉, 평면형 트랜지스터와 같은 방식으로 셀 영역의 단위 트랜지스터보다 상대적으로 크기가 큰 단일 패턴을 포함하는 TEG 패턴을 구비한 반도체 소자를 이용해서는, 셀 영역에 형성되어 있는 입체형 트랜지스터의 게이트 절연막에 대한 전기적 특성을 측정하여 평가할 수는 없다. 그러므로, 입체형 트랜지스터를 구성하는 게이트 절연막의 전기적 특 성 즉 입체형 트랜지스터의 전기적 특성을 알아보기 위한 새로운 형태의 TEG 패턴이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 입체형 트랜지스터의 전기적 특성을 측정하여 평가하는데 사용될 수 있는 TEG 패턴을 구비한 반도체 소자를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 TEG 패턴을 갖는 반도체 소자는 반도체 기판, 다수의 제1 입체형 트랜지스터, 다수의 제2 입체형 트랜지스터, 제1 배선 및 제2 배선을 포함한다. 상기 반도체 기판에는 셀 어레이 영역과 테스트 영역이 한정되어 있다. 그리고, 상기 다수의 제1 입체형 트랜지스터는 상기 셀 어레이 영역 상에 형성되어 있다. 그리고, 상기 다수의 제2 입체형 트랜지스터는 상기 제1 입체형 트랜지스터와 동일한 구조를 가지며, 상기 테스트 영역 상에 형성되어 있다. 그리고, 상기 제1 배선은 상기 다수의 제2 입체형 트랜지스터의 소스/드레인 영역을 전기적으로 연결하고, 상기 제2 배선은 상기 다수의 제2 입체형 트랜지스터의 게이트 전극을 전기적으로 연결한다.
상기한 실시예의 일 측면에 의하면, 상기 제2 입체형 트랜지스터의 크기는 상기 제1 입체형 트랜지스터의 크기와 같을 수 있다.
상기한 실시예의 다른 측면에 의하면, 상기 반도체 소자는 상기 반도체 기판의 테스트 영역에 접속되는 제3 배선을 더 포함할 수 있다.
상기한 실시예의 또 다른 측면에 의하면, 상기 입체형 트랜지스터는 핀펫형 트랜지스터, 게이트 올 어라운드형 트랜지스터 또는 멀티 브릿지 채널형 트랜지스터일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 2a 내지 도 2c에는 본 발명의 바람직한 실시예에 따른 TEG 패턴을 갖는 반도체 소자를 설명하기 위한 테스트 영역에 대한 개략적인 사시도가 도시되어 있다. 여기서는 멀티 브릿지 채널형 트랜지스터를 포함하는 반도체 소자를 예를 들어서 도시하였지만, 다른 유형의 입체형 트랜지스터를 포함하는 반도체 소자의 경우에도 본 발명은 적용된다. 도 2a 내지 도 2c 중에서, 도 2c가 완성된 형태의 TEG 패턴을 갖는 반도체 소자에 대한 사시도이며, 도 2a 및 도 2b는 도 2c를 설명하기 부분 완성도를 보여주는 사시도이다.
도 2a 내지 도 2c를 참조하면, TEG 패턴을 갖는 반도체 소자는 반도체 기판(210), 다수의 제1 입체형 트랜지스터(도시하지 않음), 다수의 제2 입체형 트랜지스터(220, 230), 제1 배선(242) 및 제2 배선(244)을 포함한다.
반도체 기판(210)은 제1 도전형으로 도핑된 실리콘 기판일 수 있으며, 반도체 기판(210)에는 도 1a에 도시된 바와 같이 셀 어레이 영역과 테스트 영역이 한정되어 있다. 전술한 바와 같이 도 2a 내지 도 2c는 테스트 영역에 대한 사시도이며, 셀 어레이 영역에 대한 사시도는 생략하였다. 셀 어레이 영역의 각각의 셀에는 테스트 영역과 같은 유형의 입체형 트랜지스터가 형성되어 있다. 예를 들어, 셀 어레이 영역에는 다수의 멀티 브릿지 채널형 트랜지스터가 형성되어 있을 수 있다.
테스트 영역에는 다수의 제2 입체형 트랜지스터 즉, 멀티 브릿지 채널형 트랜지스터(220, 230)가 형성되어 있다. 전술한 바와 같이, 입체형 트랜지스터의 종류에는 특별한 제한이 없다. 예컨대, 입체형 트랜지스터는 FinFET, GAA형 트랜지스터 또는 MBC형 트랜지스터일 수 있다. 뿐만이 아니라, 입체형 트랜지스터의 구체적인 형태, 예컨대 멀티 브릿지 채널형 트랜지스터(220, 230)의 구체적인 형태에 대해서도 특별한 제한이 없다. 예를 들어, 멀티 브릿지 채널형 트랜지스터(220, 330)는 본 특허 출원의 양수인과 동일인에 의하여 양수된 미합중국특허출원 공개번호 제20040063286호, "Field effect transistors having multiple stacked channels"에 개시되어 있는 구조이거나, 본 특허 출원의 출원인과 동일인에 의하여 2004년 9월 7일에 출원된 대한민국 특허출원 제2004-0071225, " 다수의 와이어 브 릿지 채널을 구비한 모스 트랜지스터 및 그 제조방법"에 개시되어 있는 트랜지스터일 수도 있다.
본 발명에 의하면, 우선 테스트 영역에 크기가 큰 하나의 절연막 패턴이 형성되어 있는 것이 아니라 다수의 패턴이 형성되어 있다는 점에서 종래 기술에 따른 반도체 소자와 상이하다. 그리고, 본 발명에 의하면, 절연막 패턴의 크기 및 구조가 실제 셀 어레이 영역에 형성되어 있는 게이트 절연막의 크기 및 구조와 거의 동일하다는 점에서 종래 기술에 따른 반도체 소자와 상이하다. 결국, 입체형 트랜지스터의 경우에는 게이트 절연막의 전기적 특성, 예컨대 게이트 절연막의 커패시턴스 및 모빌리티를 정확하게 평가하기 위해서는 TEG 패턴도 셀 어레이 영역과 동일한 구조의 트랜지스터를 형성하지 않으면 안되기 때문에, TEG 패턴으로서 다수의 입체형 트랜지스터가 형성되어 있다.
그러므로, 도 2a를 참조하면 알 수 있는 바와 같이, 다수의 입체형 트랜지스터로 구성된 TEG 패턴의 활성 영역은 다수의 소스/드레인 영역(214)과 채널 영역(214)으로 분할되어 있다. 그리고, 도 2b를 참조하면 알 수 있는 바와 같이, TEG 패턴의 게이트 라인(230)도 상기 활성 영역과 직교하도록 다수의 라인 타입의 패턴을 형성한다. 게이트 라인(230)은 게이트 전극(232)과 측벽 스페이서(234)를 포함할 수 있다.
계속해서 도 2c를 참조하면, 제1 배선(242)이 다수의 입체형 트랜지스터의 소스/드레인 영역(214)을 전기적으로 연결하도록 형성되어 있다. 제1 배선(242)은 각각의 제2 입체형 트랜지스터의 소스/드레인 영역(214)을 전기적으로 연결함으로 써, 제1 배선(242)의 일단에 측정 회로를 연결함으로써, TEG 패턴 전체의 전기적 특성을 측정할 수 있다. 그리고, 제2 배선(244)이 다수의 입체형 트랜지스터의 게이트 전극(232)을 전기적으로 연결하도록 형성되어 있다. 제2 배선(244)을 통하여 각각의 제2 입체형 트랜지스터의 게이트 전극에 동일한 전압이 동시에 인가된다.
계속해서 도 2c를 참조하면, 반도체 소자의 테스트 영역에는 제3 배선(246)이 더 형성되어 있을 수 있다. 제3 배선(246)은 반도체 기판(210)의 웰-영역에 역 바이어스(back bias) 전압을 인가하기 위한 배선이다. 즉, 테스트를 할 경우에, 제3 배선(246)을 통하여 반도체 기판(210)의 웰 영역에 접지 전압 또는 소정의 전압을 인가한다.
본 발명에 의하면, TEG 패턴으로서 셀 어레이 영역에서와 동일한 크기 및 구조의 입체형 트랜지스터를 다수 개 어레이하여 형성함으로써, 입체형 트랜지스터를 포함하는 반도체 소자의 게이트 절연막에 대한 전기적 특성을 정확하게 측정하여 평가할 수가 있다. 그리고, 이러한 TEG 패턴을 셀 어레이 영역에 대한 제조 공정과 연관하여 제조하는 것이 가능하기 때문에 제조 공정을 특별하게 복잡하게 만들지도 않는다.

Claims (4)

  1. 셀 어레이 영역과 테스트 영역이 한정되어 있는 반도체 기판;
    상기 셀 어레이 영역 상에 형성되어 있는 다수의 제1 입체형 트랜지스터;
    상기 제1 입체형 트랜지스터와 동일한 구조를 가지며, 상기 테스트 영역 상에 형성되어 있는 다수의 제2 입체형 트랜지스터;
    상기 다수의 제2 입체형 트랜지스터의 소스/드레인 영역을 전기적으로 연결하는 제1 배선; 및
    상기 다수의 제2 입체형 트랜지스터의 게이트 전극을 전기적으로 연결하는 제2 배선를 포함하는 테스트 일렉트리컬 그룹 패턴을 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 입체형 트랜지스터의 크기는 상기 제1 입체형 트랜지스터의 크기와 같은 것을 특징으로 하는 테스트 일렉트리컬 그룹 패턴을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는 상기 반도체 기판의 테스트 영역에 접속되는 제3 배선을 더 포함하는 것을 특징으로 하는 테스트 일렉트리컬 그룹 패턴을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 입체형 트랜지스터는 핀펫형 트랜지스터, 게이트 올 어라운드형 트랜지스터 또는 멀티 브릿지 채널형 트랜지스터인 것을 특징으로 하는 테스트 일렉트리컬 그룹 패턴을 갖는 반도체 소자.
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US11488877B2 (en) 2018-04-20 2022-11-01 Samsung Electronics Co., Ltd. Semiconductor device including test structure

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