JP2002184829A - 絶縁膜容量評価装置 - Google Patents
絶縁膜容量評価装置Info
- Publication number
- JP2002184829A JP2002184829A JP2000378188A JP2000378188A JP2002184829A JP 2002184829 A JP2002184829 A JP 2002184829A JP 2000378188 A JP2000378188 A JP 2000378188A JP 2000378188 A JP2000378188 A JP 2000378188A JP 2002184829 A JP2002184829 A JP 2002184829A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- insulating film
- mis structure
- capacity
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
- G01R31/1227—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials
- G01R31/1263—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials of solid or fluid materials, e.g. insulation films, bulk material; of semiconductors or LV electronic components or parts; of cable, line or wire insulation
- G01R31/1272—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing of components, parts or materials of solid or fluid materials, e.g. insulation films, bulk material; of semiconductors or LV electronic components or parts; of cable, line or wire insulation of cable, line or wire insulation, e.g. using partial discharge measurements
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 直接トンネル漏れ電流の影響を受けずに極薄
絶縁膜の正確なＣ−Ｖ特性測定を可能とし、極薄絶縁膜
のＭＩＳ構造におけるＰ＋ゲート電極のボロン突き抜け
をも評価可能な絶縁膜容量評価装置および絶縁膜容量評
価方法を提供する。 【解決手段】 被測定対象である容量未知（Ｃ２）のＭ
ＩＳ構造に対して、容量既知（Ｃ１）のＭＩＳ構造、誘
電体およびキャパシタの少なくとも１種類を少なくとも
１個直列に接続させてＣ−Ｖ特性を測定し、測定された
合成容量から未知容量を算出する。
絶縁膜の正確なＣ−Ｖ特性測定を可能とし、極薄絶縁膜
のＭＩＳ構造におけるＰ＋ゲート電極のボロン突き抜け
をも評価可能な絶縁膜容量評価装置および絶縁膜容量評
価方法を提供する。 【解決手段】 被測定対象である容量未知（Ｃ２）のＭ
ＩＳ構造に対して、容量既知（Ｃ１）のＭＩＳ構造、誘
電体およびキャパシタの少なくとも１種類を少なくとも
１個直列に接続させてＣ−Ｖ特性を測定し、測定された
合成容量から未知容量を算出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ構造のＣ−
Ｖ特性を測定する絶縁膜容量評価装置および絶縁膜容量
評価方法に関し、特に、膜厚が３ｎｍ未満の薄膜シリコ
ン酸化膜を備えたＭＩＳ構造のＣ−Ｖ特性を測定可能な
絶縁膜容量評価装置および絶縁膜容量評価方法に関す
る。
Ｖ特性を測定する絶縁膜容量評価装置および絶縁膜容量
評価方法に関し、特に、膜厚が３ｎｍ未満の薄膜シリコ
ン酸化膜を備えたＭＩＳ構造のＣ−Ｖ特性を測定可能な
絶縁膜容量評価装置および絶縁膜容量評価方法に関す
る。
【０００２】
【従来の技術】トランジスタのゲート絶縁膜を評価する
に際して、実際にトランジスタを作製して評価するのは
繁雑で時間がかかる。このため、事前にドライブ電流値
等のトランジスタ特性を推測する方法の１つとして、Ｍ
ＩＳ（電極／絶縁膜／半導体）構造を作製し、そのＣ−
Ｖ（容量−電圧）特性を測定することが行われる。
に際して、実際にトランジスタを作製して評価するのは
繁雑で時間がかかる。このため、事前にドライブ電流値
等のトランジスタ特性を推測する方法の１つとして、Ｍ
ＩＳ（電極／絶縁膜／半導体）構造を作製し、そのＣ−
Ｖ（容量−電圧）特性を測定することが行われる。
【０００３】近年では、デュアルゲート（Ｐ＋ゲート、
Ｎ＋ゲート）構造が用いられるようになり、Ｐ＋ゲート
電極に注入されたボロンがその後の工程で受ける熱処理
によってチャネル部まで拡散し、トランジスタのしきい
値を変動させてしまうという問題がある。図５は、ＭＩ
Ｓ構造形成後の熱処理によるＰ＋ゲート電極のボロン突
き抜けを示すグラフである。ここでは、サイズ９×１０
-4ｃｍ2のＰ型ＭＩＳ構造を形成し、熱処理温度を変化
させてＣ−Ｖ特性を測定している。この図に示すよう
に、１０１０℃および１０２０℃の熱処理ではＣ−Ｖカ
ーブが重なっており、ボロンの突き抜けは無く良好であ
るが、１０５０℃ではＣ−Ｖカーブが正の電位へずれて
おり、ボロンが基板まで拡散したことを示している。ト
ランジスタ作製前にこのデータを得ていれば、１０２０
℃までの温度でプロセスを構築すれば良いことが分か
る。よって、簡単に、かつ、早くＰ＋ゲート電極のボロ
ン突き抜け有無を評価する手法として、Ｃ−Ｖ特性の測
定は益々重要となってきている。
Ｎ＋ゲート）構造が用いられるようになり、Ｐ＋ゲート
電極に注入されたボロンがその後の工程で受ける熱処理
によってチャネル部まで拡散し、トランジスタのしきい
値を変動させてしまうという問題がある。図５は、ＭＩ
Ｓ構造形成後の熱処理によるＰ＋ゲート電極のボロン突
き抜けを示すグラフである。ここでは、サイズ９×１０
-4ｃｍ2のＰ型ＭＩＳ構造を形成し、熱処理温度を変化
させてＣ−Ｖ特性を測定している。この図に示すよう
に、１０１０℃および１０２０℃の熱処理ではＣ−Ｖカ
ーブが重なっており、ボロンの突き抜けは無く良好であ
るが、１０５０℃ではＣ−Ｖカーブが正の電位へずれて
おり、ボロンが基板まで拡散したことを示している。ト
ランジスタ作製前にこのデータを得ていれば、１０２０
℃までの温度でプロセスを構築すれば良いことが分か
る。よって、簡単に、かつ、早くＰ＋ゲート電極のボロ
ン突き抜け有無を評価する手法として、Ｃ−Ｖ特性の測
定は益々重要となってきている。
【０００４】従来においては、シリコン基板（ウェハま
たはチップ）上にテストパターン（ＴＥＧ）としてＭＩ
Ｓ構造を作製し、測定装置（ＬＣＲメーター）によりＣ
−Ｖ特性を評価していた。
たはチップ）上にテストパターン（ＴＥＧ）としてＭＩ
Ｓ構造を作製し、測定装置（ＬＣＲメーター）によりＣ
−Ｖ特性を評価していた。
【０００５】ところで、ＬＳＩの高集積化に伴って、ま
た、デバイス高速化の要求から、そのサイズは微細化さ
れてきており、デバイスの平面方向の微細化のみなら
ず、デバイスの縦方向（厚さ方向）のサイズも小さくな
っている。特に、ゲートシリコン酸化膜においては３ｎ
ｍ以下の膜厚が要求されているため、従来の測定装置で
はＣ−Ｖ特性を正確に測定することができない。図６
は、１．５ｎｍ〜３．２ｎｍの膜厚のシリコン酸化膜を
絶縁膜とするＮ型ＭＯＳ（金属／酸化膜／半導体）構造
のＩ−Ｖ特性を示すグラフである。シリコン酸化膜の場
合、３ｎｍ以上の膜厚ではＦ−Ｎトンネル漏れ電流に支
配されており、漏れ電流は非常に小さいが、３ｎｍ未満
の膜厚になると直接トンネル漏れ電流に支配されるた
め、漏れ電流が非常に大きくなることがこの図からよく
分かる。Ｃ−Ｖ特性においては図７に示すように、膜厚
３．２ｎｍでは正常なＣ−Ｖカーブを示しているが、膜
厚２ｎｍでは直接トンネル漏れ電流の影響で−１．５Ｖ
以下の電圧において理想カーブから大きくずれてしまっ
ている。
た、デバイス高速化の要求から、そのサイズは微細化さ
れてきており、デバイスの平面方向の微細化のみなら
ず、デバイスの縦方向（厚さ方向）のサイズも小さくな
っている。特に、ゲートシリコン酸化膜においては３ｎ
ｍ以下の膜厚が要求されているため、従来の測定装置で
はＣ−Ｖ特性を正確に測定することができない。図６
は、１．５ｎｍ〜３．２ｎｍの膜厚のシリコン酸化膜を
絶縁膜とするＮ型ＭＯＳ（金属／酸化膜／半導体）構造
のＩ−Ｖ特性を示すグラフである。シリコン酸化膜の場
合、３ｎｍ以上の膜厚ではＦ−Ｎトンネル漏れ電流に支
配されており、漏れ電流は非常に小さいが、３ｎｍ未満
の膜厚になると直接トンネル漏れ電流に支配されるた
め、漏れ電流が非常に大きくなることがこの図からよく
分かる。Ｃ−Ｖ特性においては図７に示すように、膜厚
３．２ｎｍでは正常なＣ−Ｖカーブを示しているが、膜
厚２ｎｍでは直接トンネル漏れ電流の影響で−１．５Ｖ
以下の電圧において理想カーブから大きくずれてしまっ
ている。
【０００６】なお、このように極薄の絶縁膜を有するデ
バイスでは、薄膜化によって高速化を達成することがで
きるが、リークの問題が残るため、デバイスの目的に応
じた使い分けが行われている。すなわち、消費電流を少
しでも小さくしたい場合にはこのような極薄の絶縁膜を
有するデバイスは用いず、消費電力（電流）が多くても
高速化を要求されるような場合には３ｎｍ付近よりも薄
い絶縁膜を有するデバイスを用いている。
バイスでは、薄膜化によって高速化を達成することがで
きるが、リークの問題が残るため、デバイスの目的に応
じた使い分けが行われている。すなわち、消費電流を少
しでも小さくしたい場合にはこのような極薄の絶縁膜を
有するデバイスは用いず、消費電力（電流）が多くても
高速化を要求されるような場合には３ｎｍ付近よりも薄
い絶縁膜を有するデバイスを用いている。
【０００７】一方、絶縁膜容量を評価するための装置と
しては、特開平６−１１２２８９号公報に図８に示すよ
うな非接触型のＣ−Ｖ測定装置が提案されている。この
図において、Φｍｓは測定装置の電極の仕事関数差、Ｃ
ａｉｒは空間（エアギャップ）容量、Ｃｏｘは絶縁膜容
量、Ｃｄは半導体ウェハの空乏層容量である。このよう
に測定装置自体に電極を設け、電極と絶縁膜との間に空
間を設けることにより、ＭＩＳ構造を形成することな
く、絶縁膜形成直後に容量測定を行うことができる。ま
た、シリコンウェハと電極とを非接触にすることによ
り、シリコンウェハを金属電極で汚染しないため、測定
後のウェハをインラインでその後の処理工程へ進めるこ
とができる。
しては、特開平６−１１２２８９号公報に図８に示すよ
うな非接触型のＣ−Ｖ測定装置が提案されている。この
図において、Φｍｓは測定装置の電極の仕事関数差、Ｃ
ａｉｒは空間（エアギャップ）容量、Ｃｏｘは絶縁膜容
量、Ｃｄは半導体ウェハの空乏層容量である。このよう
に測定装置自体に電極を設け、電極と絶縁膜との間に空
間を設けることにより、ＭＩＳ構造を形成することな
く、絶縁膜形成直後に容量測定を行うことができる。ま
た、シリコンウェハと電極とを非接触にすることによ
り、シリコンウェハを金属電極で汚染しないため、測定
後のウェハをインラインでその後の処理工程へ進めるこ
とができる。
【０００８】
【発明が解決しようとする課題】しかしながら、図８に
示した従来の測定装置を用いて膜厚３ｎｍ以下の絶縁膜
を評価しようとした場合、電極と絶縁膜との間の距離を
０．０１ｎｍオーダーまで精密に制御しなければ空間の
容量を正確に計算することができない。しかし、現状で
はこのオーダーでの制御は物理的に不可能であり、これ
により生じる誤差で絶縁膜の容量を正確に知ることはで
きない。また、電極とシリコン基板との距離はインライ
ンでのダストにより制限され、現状では１００ｎｍ以下
に近づけることは困難であり、ダストで電極と基板がシ
ョートした場合には測定装置を破損してしまう。さら
に、測定が絶縁膜形成直後に限られ、電極形成後では測
定不可能であるため、この測定装置により図５に示した
ようなＰ＋ゲート電極からのボロン突き抜けを評価する
ことができなかった。
示した従来の測定装置を用いて膜厚３ｎｍ以下の絶縁膜
を評価しようとした場合、電極と絶縁膜との間の距離を
０．０１ｎｍオーダーまで精密に制御しなければ空間の
容量を正確に計算することができない。しかし、現状で
はこのオーダーでの制御は物理的に不可能であり、これ
により生じる誤差で絶縁膜の容量を正確に知ることはで
きない。また、電極とシリコン基板との距離はインライ
ンでのダストにより制限され、現状では１００ｎｍ以下
に近づけることは困難であり、ダストで電極と基板がシ
ョートした場合には測定装置を破損してしまう。さら
に、測定が絶縁膜形成直後に限られ、電極形成後では測
定不可能であるため、この測定装置により図５に示した
ようなＰ＋ゲート電極からのボロン突き抜けを評価する
ことができなかった。
【０００９】本発明は、このような従来技術の課題を解
決するべくなされたものであり、直接トンネル漏れ電流
の影響を受けずに極薄絶縁膜の正確なＣ−Ｖ特性測定を
可能とし、さらに、極薄絶縁膜のＭＩＳ構造におけるＰ
＋ゲート電極のボロン突き抜けをも評価可能な絶縁膜容
量評価装置および絶縁膜容量評価方法を提供することを
目的とする。
決するべくなされたものであり、直接トンネル漏れ電流
の影響を受けずに極薄絶縁膜の正確なＣ−Ｖ特性測定を
可能とし、さらに、極薄絶縁膜のＭＩＳ構造におけるＰ
＋ゲート電極のボロン突き抜けをも評価可能な絶縁膜容
量評価装置および絶縁膜容量評価方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明の絶縁膜容量評価
装置は、ＭＩＳ構造のＣ−Ｖ特性を測定する装置であっ
て、被測定対象である容量未知のＭＩＳ構造に対して、
容量既知のＭＩＳ構造、誘電体およびキャパシタの少な
くとも１種類を少なくとも１個直列に接続させて測定を
行い、そのことにより上記目的が達成される。
装置は、ＭＩＳ構造のＣ−Ｖ特性を測定する装置であっ
て、被測定対象である容量未知のＭＩＳ構造に対して、
容量既知のＭＩＳ構造、誘電体およびキャパシタの少な
くとも１種類を少なくとも１個直列に接続させて測定を
行い、そのことにより上記目的が達成される。
【００１１】前記容量既知のＭＩＳ構造、誘電体および
キャパシタは、装置本体から着脱可能であるのが好まし
い。
キャパシタは、装置本体から着脱可能であるのが好まし
い。
【００１２】容量値が異なる複数個の前記容量既知のＭ
ＩＳ構造、誘電体およびキャパシタの少なくとも１種類
を備え、スイッチにより該ＭＩＳ構造、誘電体およびキ
ャパシタを適宜選択して使用可能であるのが好ましい。
ＩＳ構造、誘電体およびキャパシタの少なくとも１種類
を備え、スイッチにより該ＭＩＳ構造、誘電体およびキ
ャパシタを適宜選択して使用可能であるのが好ましい。
【００１３】前記容量既知のＭＩＳ構造、誘電体および
キャパシタの容量は、シリコン酸化膜換算で３ｎｍ以上
であるのが好ましい。
キャパシタの容量は、シリコン酸化膜換算で３ｎｍ以上
であるのが好ましい。
【００１４】前記容量既知のＭＩＳ構造、誘電体および
キャパシタは、直接トンネル漏れ電流を流さないもので
あるのが好ましい。
キャパシタは、直接トンネル漏れ電流を流さないもので
あるのが好ましい。
【００１５】本発明の絶縁膜容量評価方法は、本発明の
絶縁膜容量評価装置において、被測定対象である容量未
知のＭＩＳ構造と、前記容量既知のＭＩＳ構造、誘電体
およびキャパシタの少なくとも１個とを直列に接続させ
て、測定された合成容量から該容量未知のＭＩＳ構造の
容量を算出し、そのことにより上記目的が達成される。
絶縁膜容量評価装置において、被測定対象である容量未
知のＭＩＳ構造と、前記容量既知のＭＩＳ構造、誘電体
およびキャパシタの少なくとも１個とを直列に接続させ
て、測定された合成容量から該容量未知のＭＩＳ構造の
容量を算出し、そのことにより上記目的が達成される。
【００１６】以下に、本発明の作用について説明する。
【００１７】本発明にあっては、被測定対象である容量
未知のＭＩＳ（ＭＯＳを含む）構造に対して、容量既知
のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）
の少なくとも１種類を１個または複数個、直列に接続す
ることにより、容量未知のＭＩＳ構造中の絶縁膜が直接
トンネル漏れ電流を流しても、それと直列に接続した容
量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎ
トンネル漏れ電流に支配されていれば、装置に過大なリ
ーク電流が流れることを防ぐことができ、Ｃ−Ｖ特性の
測定を正確に行うことが可能である。
未知のＭＩＳ（ＭＯＳを含む）構造に対して、容量既知
のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）
の少なくとも１種類を１個または複数個、直列に接続す
ることにより、容量未知のＭＩＳ構造中の絶縁膜が直接
トンネル漏れ電流を流しても、それと直列に接続した容
量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎ
トンネル漏れ電流に支配されていれば、装置に過大なリ
ーク電流が流れることを防ぐことができ、Ｃ−Ｖ特性の
測定を正確に行うことが可能である。
【００１８】得られた結果は既知の容量Ｃ１と未知の容
量Ｃ２との合成容量Ｃであり、 １／Ｃ＝１／Ｃ１＋１／Ｃ２ から未知の容量を算出することができる。なお、既知容
量のＭＩＳ構造、誘電体およびキャパシタ（コンデン
サ）は、同じ種類のものまたは異なる種類のものを複数
個設けることも可能であるが、抵抗を小さくするために
複数個設けるよりも１個だけ設ける方が好ましい。
量Ｃ２との合成容量Ｃであり、 １／Ｃ＝１／Ｃ１＋１／Ｃ２ から未知の容量を算出することができる。なお、既知容
量のＭＩＳ構造、誘電体およびキャパシタ（コンデン
サ）は、同じ種類のものまたは異なる種類のものを複数
個設けることも可能であるが、抵抗を小さくするために
複数個設けるよりも１個だけ設ける方が好ましい。
【００１９】容量既知のＭＩＳ構造、誘電体およびキャ
パシタは、コネクタ等により装置本体から着脱可能とす
るか、またはスイッチにより切り換え可能とすることに
より、付加する既知容量を適宜選択することが可能にな
る。
パシタは、コネクタ等により装置本体から着脱可能とす
るか、またはスイッチにより切り換え可能とすることに
より、付加する既知容量を適宜選択することが可能にな
る。
【００２０】容量既知のＭＩＳ構造、誘電体およびキャ
パシタは、容量がシリコン酸化膜換算で３ｎｍ以上で、
直接トンネル漏れ電流を流さないものとすることによ
り、測定装置（ＬＣＲメーター）に過大な電流が流れる
ことを防ぎ、正確な容量測定が可能となる。
パシタは、容量がシリコン酸化膜換算で３ｎｍ以上で、
直接トンネル漏れ電流を流さないものとすることによ
り、測定装置（ＬＣＲメーター）に過大な電流が流れる
ことを防ぎ、正確な容量測定が可能となる。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００２２】（実施形態１）図１に本発明の一実施形態
である絶縁膜容量評価装置の等価回路の一部を示し、図
２にＬＣＲメーターも加えた構成を示す。ここでは、膜
厚３ｎｍ未満の直接トンネル漏れ電流が流れるシリコン
酸化膜（例えば膜厚２ｎｍ）を絶縁膜とした容量未知
（Ｃ２）のＭＯＳ構造２に対して、膜厚３ｎｍ以上の直
接トンネル漏れ電流が流れないシリコン酸化膜（例えば
膜厚３．２ｎｍ）を絶縁膜とした容量既知（Ｃ１）のＭ
ＯＳ構造１を直列に接続している。この図において、Φ
ｍｓ１およびΦｍｓ２は容量既知のＭＯＳ構造の仕事関
数差（例えばｎ＋ＰｏｌｙＳｉ電極、Ｐｗｅｌｌ（１Ｅ
１５ａｔｍ）の構造で−１．０Ｖ程度）であり、Ｃ１は
シリコン酸化膜の容量Ｃ１−１とシリコン半導体の容量
Ｃ１−２の合成容量であり、Ｃ２はシリコン酸化膜の容
量Ｃ２−１とシリコン半導体の容量Ｃ２−２の合成容量
である。
である絶縁膜容量評価装置の等価回路の一部を示し、図
２にＬＣＲメーターも加えた構成を示す。ここでは、膜
厚３ｎｍ未満の直接トンネル漏れ電流が流れるシリコン
酸化膜（例えば膜厚２ｎｍ）を絶縁膜とした容量未知
（Ｃ２）のＭＯＳ構造２に対して、膜厚３ｎｍ以上の直
接トンネル漏れ電流が流れないシリコン酸化膜（例えば
膜厚３．２ｎｍ）を絶縁膜とした容量既知（Ｃ１）のＭ
ＯＳ構造１を直列に接続している。この図において、Φ
ｍｓ１およびΦｍｓ２は容量既知のＭＯＳ構造の仕事関
数差（例えばｎ＋ＰｏｌｙＳｉ電極、Ｐｗｅｌｌ（１Ｅ
１５ａｔｍ）の構造で−１．０Ｖ程度）であり、Ｃ１は
シリコン酸化膜の容量Ｃ１−１とシリコン半導体の容量
Ｃ１−２の合成容量であり、Ｃ２はシリコン酸化膜の容
量Ｃ２−１とシリコン半導体の容量Ｃ２−２の合成容量
である。
【００２３】このように構成された本実施形態の絶縁膜
容量評価装置を用いてＣ−Ｖ特性を測定することによ
り、図３中の合成カーブのような結果が得られ、合成容
量としてＣ−Ｖ特性を評価することが可能となる。そし
て、 １／Ｃ＝１／Ｃ１＋１／Ｃ２ から、各電圧で得られた合成容量から図２中の３．２ｎ
ｍＣ−Ｖ測定カーブの容量を差し引くことにより、図３
中の２ｎｍＣ−Ｖ換算カーブが得られる。これは、図３
中の２ｎｍＣ−Ｖ理想カーブに極めて近い結果を示して
いる。
容量評価装置を用いてＣ−Ｖ特性を測定することによ
り、図３中の合成カーブのような結果が得られ、合成容
量としてＣ−Ｖ特性を評価することが可能となる。そし
て、 １／Ｃ＝１／Ｃ１＋１／Ｃ２ から、各電圧で得られた合成容量から図２中の３．２ｎ
ｍＣ−Ｖ測定カーブの容量を差し引くことにより、図３
中の２ｎｍＣ−Ｖ換算カーブが得られる。これは、図３
中の２ｎｍＣ−Ｖ理想カーブに極めて近い結果を示して
いる。
【００２４】ここで、仕事関数差については、以下のよ
うに取り扱う。ＬＣＲメーターで発生させた電位差をＶ
とすると、ＭＯＳ構造２に印加される電位差Ｖ２はＶ２
＝Ｖ−Φｍｓ１となる。よって、ある電圧Ｖで得られた
合成容量ＣからＣ２を算出し、それをＶ２に対してプロ
ットすれば正確なＣ−Ｖカーブが得られる。
うに取り扱う。ＬＣＲメーターで発生させた電位差をＶ
とすると、ＭＯＳ構造２に印加される電位差Ｖ２はＶ２
＝Ｖ−Φｍｓ１となる。よって、ある電圧Ｖで得られた
合成容量ＣからＣ２を算出し、それをＶ２に対してプロ
ットすれば正確なＣ−Ｖカーブが得られる。
【００２５】図３では容量既知のＭＯＳ構造はＰ＋／Ｐ
ｗｅｌｌであり、Φｍｓ１は０．２Ｖであるため、ＬＣ
Ｒメーターで発生した電位差が２Ｖの場合、未知のＭＯ
Ｓ構造には１．８Ｖの電圧が印加される。よって、ＬＣ
Ｒメーター２Ｖでの未知容量を計算し、その値を１．８
Ｖに対してプロットすることにより、未知のＭＯＳ構造
のＣ−Ｖカーブが得られる。
ｗｅｌｌであり、Φｍｓ１は０．２Ｖであるため、ＬＣ
Ｒメーターで発生した電位差が２Ｖの場合、未知のＭＯ
Ｓ構造には１．８Ｖの電圧が印加される。よって、ＬＣ
Ｒメーター２Ｖでの未知容量を計算し、その値を１．８
Ｖに対してプロットすることにより、未知のＭＯＳ構造
のＣ−Ｖカーブが得られる。
【００２６】なお、図３中の２ｎｍＣ−Ｖ理想カーブは
物理的な膜厚から算出した特性であり、本実施形態で求
めた図３中の２ｎｍＣ−Ｖ換算カーブとは若干の差があ
るが、このような差が生じる原因としては、電極（Ｐｏ
ｌｙ−Ｓｉ）の不純物濃度によって電極自体が一部空乏
化したりすることも考えられる。しかしながら、本実施
形態のように電極特性から求めた容量データの方が、物
理的な膜厚から算出したデータに比べて、種々の特性を
評価する上で重要である。
物理的な膜厚から算出した特性であり、本実施形態で求
めた図３中の２ｎｍＣ−Ｖ換算カーブとは若干の差があ
るが、このような差が生じる原因としては、電極（Ｐｏ
ｌｙ−Ｓｉ）の不純物濃度によって電極自体が一部空乏
化したりすることも考えられる。しかしながら、本実施
形態のように電極特性から求めた容量データの方が、物
理的な膜厚から算出したデータに比べて、種々の特性を
評価する上で重要である。
【００２７】これに対して、従来のＣ−Ｖ特性評価で
は、容量既知のＭＯＳ構造が設けられていないため、蓄
積側（Ｃ−Ｖ特性の−側、−１Ｖ〜−１．５Ｖ以下）で
直接トンネル漏れ電流によりＣ−Ｖ特性が図７中の２ｎ
ｍ測定カーブのようにずれて正確に評価ができなかっ
た。
は、容量既知のＭＯＳ構造が設けられていないため、蓄
積側（Ｃ−Ｖ特性の−側、−１Ｖ〜−１．５Ｖ以下）で
直接トンネル漏れ電流によりＣ−Ｖ特性が図７中の２ｎ
ｍ測定カーブのようにずれて正確に評価ができなかっ
た。
【００２８】このように、本実施形態によれば、極薄膜
の正確なＣ−Ｖ特性の測定が可能となる。さらに、従来
の非接触型のＣ−Ｖ測定装置では不可能であった、＋Ｐ
ゲート電極のボロン突き抜け有無の評価についても、こ
の手法を用いてＰ型ＭＯＳ構造（またはＭＩＳ構造）に
対して同様の測定を行えば、評価することが可能であ
る。
の正確なＣ−Ｖ特性の測定が可能となる。さらに、従来
の非接触型のＣ−Ｖ測定装置では不可能であった、＋Ｐ
ゲート電極のボロン突き抜け有無の評価についても、こ
の手法を用いてＰ型ＭＯＳ構造（またはＭＩＳ構造）に
対して同様の測定を行えば、評価することが可能であ
る。
【００２９】（実施形態２）図４は、本実施形態の絶縁
膜容量評価装置において、被測定対象である容量未知の
ＭＩＳ構造に対して直列に接続される、容量既知のキャ
パシタ部の等価回路を示す図である。この図において、
系２−１は直接トンネル漏れ電流が流れない膜厚３ｎｍ
以上、例えば膜厚３ｎｍのシリコン酸化膜を絶縁膜とす
るキャパシタであり、系２−２は直接トンネル漏れ電流
が流れない膜厚３ｎｍ以上、例えば膜厚５ｎｍのシリコ
ン酸化膜を絶縁膜とするキャパシタであり、系２−３は
例えばキャパシタが設けられていない。また、Φｍｓａ
１、Φｍｓａ２、Φｍｓｂ１およびΦｍｓｂ２は容量既
知のキャパシタの仕事関数差であり、ＣａおよびＣｂは
キャパシタの容量である。ここで、仕事関数差は絶縁膜
を上下から挟む金属材料であり、上下の材料が同じであ
れば考慮する必要はない。また、キャパシタでは、実施
形態１のＭＯＳ構造に比べて空乏層（図１のＣ１−２）
を考慮する必要がない。
膜容量評価装置において、被測定対象である容量未知の
ＭＩＳ構造に対して直列に接続される、容量既知のキャ
パシタ部の等価回路を示す図である。この図において、
系２−１は直接トンネル漏れ電流が流れない膜厚３ｎｍ
以上、例えば膜厚３ｎｍのシリコン酸化膜を絶縁膜とす
るキャパシタであり、系２−２は直接トンネル漏れ電流
が流れない膜厚３ｎｍ以上、例えば膜厚５ｎｍのシリコ
ン酸化膜を絶縁膜とするキャパシタであり、系２−３は
例えばキャパシタが設けられていない。また、Φｍｓａ
１、Φｍｓａ２、Φｍｓｂ１およびΦｍｓｂ２は容量既
知のキャパシタの仕事関数差であり、ＣａおよびＣｂは
キャパシタの容量である。ここで、仕事関数差は絶縁膜
を上下から挟む金属材料であり、上下の材料が同じであ
れば考慮する必要はない。また、キャパシタでは、実施
形態１のＭＯＳ構造に比べて空乏層（図１のＣ１−２）
を考慮する必要がない。
【００３０】この装置において、スイッチにより系２−
３を選択すると、従来同様のキャパシタを配しない構成
での測定が可能であり、系２−１または系２−３を選択
すると、容量未知のＭＩＳ構造に対して直列に容量既知
のキャパシタを接続することができる。従って、任意に
所望の容量のキャパシタを接続することが可能となる。
３を選択すると、従来同様のキャパシタを配しない構成
での測定が可能であり、系２−１または系２−３を選択
すると、容量未知のＭＩＳ構造に対して直列に容量既知
のキャパシタを接続することができる。従って、任意に
所望の容量のキャパシタを接続することが可能となる。
【００３１】なお、キャパシタの劣化を考えると絶縁膜
の膜厚が厚い方が好ましいが、測定精度を向上させるた
めには３ｎｍ以上であって、なるべく薄いものが好まし
い。測定精度と電流リークとのトレードオフを考える
と、３ｎｍ程度が最も好ましいことになる。しかし、薄
いシリコン酸化膜ではストレスによる劣化が早く、例え
ば３ｎｍの膜でＣ−Ｖ特性を測定すると電気的なストレ
スが蓄積されて、ほぼ１０００回程度で破壊されてしま
う。そこで、例えば系２−１と系２−２を等しい容量に
することにより、一方を予備のキャパシタとして、所定
の測定回数を経た後は予備のキャパシタに切り換えるよ
うにすることができる。
の膜厚が厚い方が好ましいが、測定精度を向上させるた
めには３ｎｍ以上であって、なるべく薄いものが好まし
い。測定精度と電流リークとのトレードオフを考える
と、３ｎｍ程度が最も好ましいことになる。しかし、薄
いシリコン酸化膜ではストレスによる劣化が早く、例え
ば３ｎｍの膜でＣ−Ｖ特性を測定すると電気的なストレ
スが蓄積されて、ほぼ１０００回程度で破壊されてしま
う。そこで、例えば系２−１と系２−２を等しい容量に
することにより、一方を予備のキャパシタとして、所定
の測定回数を経た後は予備のキャパシタに切り換えるよ
うにすることができる。
【００３２】なお、本実施形態では、スイッチによりキ
ャパシタを切り換え可能としたが、各キャパシタを装置
本体から着脱可能としてもよい。
ャパシタを切り換え可能としたが、各キャパシタを装置
本体から着脱可能としてもよい。
【００３３】また、上記実施形態１および実施形態２で
は容量既知のＭＯＳ構造またはキャパシタを容量未知の
ＭＯＳ構造に直列に接続してＣ−Ｖ特性を測定する例に
ついて説明したが、ＭＩＳ構造や誘電体を用いたり、こ
れらを組み合わせて複数個設けてもよい。また、容量未
知のＭＩＳ構造の容量を評価することもできる。誘電体
としては例えばシリコン酸化膜、シリコンナイトライ
ド、アルミニウム酸化膜等の絶縁膜を用いることができ
る。なお、誘電体を実際に使用する上では、キャパシタ
構造とするのが好ましい。
は容量既知のＭＯＳ構造またはキャパシタを容量未知の
ＭＯＳ構造に直列に接続してＣ−Ｖ特性を測定する例に
ついて説明したが、ＭＩＳ構造や誘電体を用いたり、こ
れらを組み合わせて複数個設けてもよい。また、容量未
知のＭＩＳ構造の容量を評価することもできる。誘電体
としては例えばシリコン酸化膜、シリコンナイトライ
ド、アルミニウム酸化膜等の絶縁膜を用いることができ
る。なお、誘電体を実際に使用する上では、キャパシタ
構造とするのが好ましい。
【００３４】
【発明の効果】以上詳述したように、本発明によれば、
被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構
造に直列に容量既知のＭＩＳ構造、誘電体およびキャパ
シタの少なくとも１種類を１個または複数個設けること
により、容量未知のＭＩＳ構造中の絶縁膜が直接トンネ
ル漏れ電流を流しても、それと直列に接続した容量既知
のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネ
ル漏れ電流に支配されていれば、測定装置に過大なリー
ク電流が流れることを防ぐため、Ｃ−Ｖ特性の測定を正
確に行って、未知の容量を算出することができる。
被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構
造に直列に容量既知のＭＩＳ構造、誘電体およびキャパ
シタの少なくとも１種類を１個または複数個設けること
により、容量未知のＭＩＳ構造中の絶縁膜が直接トンネ
ル漏れ電流を流しても、それと直列に接続した容量既知
のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネ
ル漏れ電流に支配されていれば、測定装置に過大なリー
ク電流が流れることを防ぐため、Ｃ−Ｖ特性の測定を正
確に行って、未知の容量を算出することができる。
【図１】実施形態１の絶縁膜容量評価装置を示す等価回
路図である。
路図である。
【図２】実施形態１の絶縁膜容量評価装置におけるＬＣ
Ｒメーターも加えた構成を示す等価回路図である。
Ｒメーターも加えた構成を示す等価回路図である。
【図３】実施形態１において得られたＣ−Ｖ特性を示す
グラフである。
グラフである。
【図４】実施形態２の絶縁膜容量評価装置を示す等価回
路図である。
路図である。
【図５】従来のＣ−Ｖ測定装置によるＰ＋ゲート電極の
ボロン突き抜け有無の評価結果を示すグラフである。
ボロン突き抜け有無の評価結果を示すグラフである。
【図６】膜厚１．５ｎｍ〜３．２ｎｍまでのシリコン酸
化膜を絶縁膜とするＭＯＳ構造のＩ−Ｖ特性を示すグラ
フである。
化膜を絶縁膜とするＭＯＳ構造のＩ−Ｖ特性を示すグラ
フである。
【図７】従来のＣ−Ｖ測定装置を用いて測定したＣ−Ｖ
特性を示すグラフである。
特性を示すグラフである。
【図８】従来の非接触型Ｃ−Ｖ測定装置を示す等価回路
図である。
図である。
１ 容量未知のＭＩＳ構造に直列に接続される容量既知
のＭＩＳ構造 ２ 容量未知のＭＩＳ構造 Φｍｓ１、Φｍｓ２ 容量既知のＭＯＳ構造の仕事関数
差 Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１、Φｍｓｂ２ 容
量既知のキャパシタの仕事関数差 Ｃ１ 絶縁膜容量Ｃ１−１と半導体容量Ｃ１−２の合成
容量（既知） Ｃ２ 絶縁膜容量Ｃ２−１と半導体容量Ｃ２−２の合成
容量（未知） Ｃ１−１ 容量既知の絶縁膜容量 Ｃ１−２ 容量既知の半導体容量 Ｃ２−１ 容量未知の絶縁膜容量 Ｃ２−２ 容量未知の半導体容量 Ｃａ、Ｃｂ 容量既知のキャパシタ容量 Φｍｓ 従来の測定装置における電極の仕事関数差 Ｃａｉｒ 従来の測定装置における空間（エアギャッ
プ）容量 Ｃｏｘ 絶縁膜容量 Ｃｄ 半導体容量
のＭＩＳ構造 ２ 容量未知のＭＩＳ構造 Φｍｓ１、Φｍｓ２ 容量既知のＭＯＳ構造の仕事関数
差 Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１、Φｍｓｂ２ 容
量既知のキャパシタの仕事関数差 Ｃ１ 絶縁膜容量Ｃ１−１と半導体容量Ｃ１−２の合成
容量（既知） Ｃ２ 絶縁膜容量Ｃ２−１と半導体容量Ｃ２−２の合成
容量（未知） Ｃ１−１ 容量既知の絶縁膜容量 Ｃ１−２ 容量既知の半導体容量 Ｃ２−１ 容量未知の絶縁膜容量 Ｃ２−２ 容量未知の半導体容量 Ｃａ、Ｃｂ 容量既知のキャパシタ容量 Φｍｓ 従来の測定装置における電極の仕事関数差 Ｃａｉｒ 従来の測定装置における空間（エアギャッ
プ）容量 Ｃｏｘ 絶縁膜容量 Ｃｄ 半導体容量
Claims (6)
- 【請求項１】 ＭＩＳ構造のＣ−Ｖ特性を測定する装置
であって、被測定対象である容量未知のＭＩＳ構造に対
して、容量既知のＭＩＳ構造、誘電体およびキャパシタ
の少なくとも１種類を少なくとも１個直列に接続させて
測定を行う絶縁膜容量評価装置。 - 【請求項２】 前記容量既知のＭＩＳ構造、誘電体およ
びキャパシタは、装置本体から着脱可能である請求項１
に記載の絶縁膜容量評価装置。 - 【請求項３】 容量値が異なる複数個の前記容量既知の
ＭＩＳ構造、誘電体およびキャパシタの少なくとも１種
類を備え、スイッチにより該ＭＩＳ構造、誘電体および
キャパシタを適宜選択して使用可能である請求項１また
は請求項２に記載の絶縁膜容量評価装置。 - 【請求項４】 前記容量既知のＭＩＳ構造、誘電体およ
びキャパシタの少なくとも１個の容量は、シリコン酸化
膜換算で３ｎｍ以上である請求項１乃至請求項３のいず
れかに記載の絶縁膜容量評価装置。 - 【請求項５】 前記容量既知のＭＩＳ構造、誘電体およ
びキャパシタは、直接トンネル漏れ電流を流さないもの
である請求項１乃至請求項４のいずれかに記載の絶縁膜
容量評価装置。 - 【請求項６】 請求項１乃至請求項４のいずれかに記載
の絶縁膜容量評価装置において、被測定対象である容量
未知のＭＩＳ構造と、前記容量既知のＭＩＳ構造、誘電
体およびキャパシタの少なくとも１個とを直列に接続さ
せて、測定された合成容量から該容量未知のＭＩＳ構造
の容量を算出する絶縁膜容量評価方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
| US10/003,258 US6975102B2 (en) | 2000-12-12 | 2001-12-06 | Apparatus and method for analyzing capacitance of insulator |
| TW090130637A TW541636B (en) | 2000-12-12 | 2001-12-11 | Apparatus and method for analyzing capacitance of insulator |
| KR10-2001-0078391A KR100407240B1 (ko) | 2000-12-12 | 2001-12-12 | 절연체의 용량을 평가하는 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184829A true JP2002184829A (ja) | 2002-06-28 |
| JP3736740B2 JP3736740B2 (ja) | 2006-01-18 |
Family
ID=18846801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000378188A Expired - Fee Related JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6975102B2 (ja) |
| JP (1) | JP3736740B2 (ja) |
| KR (1) | KR100407240B1 (ja) |
| TW (1) | TW541636B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100633995B1 (ko) | 2005-10-24 | 2006-10-16 | 동부일렉트로닉스 주식회사 | Ｍｏｓ 바렉터 특성 검출 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111983B2 (en) * | 2004-04-13 | 2006-09-26 | Reliance Electric Technologies, Llc | Temperature detection method and apparatus for inverter-driven machines |
| US8134376B2 (en) * | 2005-01-17 | 2012-03-13 | Tohoku University | Method of measuring electronic device and measuring apparatus |
| KR100799100B1 (ko) * | 2005-08-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 폴리실리콘공핍율 측정방법과 그를 위한 테스트패턴의제조방법 |
| US8446154B2 (en) * | 2010-09-24 | 2013-05-21 | The Boeing Company | Methods and systems for quantifying degradation of wiring insulation |
| CN104282250B (zh) * | 2014-10-24 | 2016-08-31 | 深圳市华星光电技术有限公司 | Tft 中mis 结构设计的控制方法及系统 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844585B1 (ja) * | 1969-04-12 | 1973-12-25 | ||
| US4510516A (en) * | 1982-02-01 | 1985-04-09 | Bartelink Dirk J | Three-electrode MOS electron device |
| JPH03171663A (ja) * | 1989-11-29 | 1991-07-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| JP2802825B2 (ja) * | 1990-09-22 | 1998-09-24 | 大日本スクリーン製造 株式会社 | 半導体ウエハの電気測定装置 |
| JP2619147B2 (ja) * | 1991-04-15 | 1997-06-11 | 三菱電機株式会社 | Ｍｉｓ構造の界面準位密度分布測定方法 |
| US5362975A (en) * | 1992-09-02 | 1994-11-08 | Kobe Steel Usa | Diamond-based chemical sensors |
| JPH06112291A (ja) * | 1992-09-25 | 1994-04-22 | Dainippon Screen Mfg Co Ltd | 半導体の少数キャリアのライフタイム測定方法 |
| JP2709351B2 (ja) * | 1992-09-25 | 1998-02-04 | 大日本スクリーン製造株式会社 | 非接触ｃ−ｖ測定装置におけるｃ−ｖ特性変換方法 |
| JP2802868B2 (ja) * | 1992-12-22 | 1998-09-24 | 大日本スクリーン製造株式会社 | 半導体ウエハの非接触電気測定用センサおよびその製造方法、並びに、そのセンサを用いた測定方法 |
| JPH06349920A (ja) * | 1993-06-08 | 1994-12-22 | Dainippon Screen Mfg Co Ltd | 半導体ウェハの電荷量測定方法 |
| US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| JP2856666B2 (ja) * | 1993-12-28 | 1999-02-10 | 大日本スクリーン製造株式会社 | 半導体ウェハの絶縁膜厚測定方法 |
| US5521525A (en) * | 1994-04-15 | 1996-05-28 | University Of North Carolina | Method and apparatus for measuring the doping density profile of a semiconductor layer |
| JPH08102481A (ja) * | 1994-09-30 | 1996-04-16 | Shin Etsu Handotai Co Ltd | Ｍｉｓ型半導体装置の評価方法 |
| KR100384265B1 (ko) * | 1994-10-28 | 2003-08-14 | 클리크 앤드 소파 홀딩스 인코포레이티드 | 프로그램가능한고집적전자검사장치 |
| US6157045A (en) * | 1995-08-25 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device evaluation pattern and evaluation method |
| JP3506875B2 (ja) * | 1997-03-25 | 2004-03-15 | 大日本スクリーン製造株式会社 | 電気特性測定装置 |
| JP4031854B2 (ja) * | 1997-11-19 | 2008-01-09 | 沖電気工業株式会社 | 半導体装置のキャパシタ絶縁膜製造方法 |
| JP3194375B2 (ja) * | 1998-12-21 | 2001-07-30 | 日本電気株式会社 | 特性評価用半導体装置および特性評価方法 |
| US6472233B1 (en) * | 1999-08-02 | 2002-10-29 | Advanced Micro Devices, Inc. | MOSFET test structure for capacitance-voltage measurements |
-
2000
- 2000-12-12 JP JP2000378188A patent/JP3736740B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-06 US US10/003,258 patent/US6975102B2/en not_active Expired - Fee Related
- 2001-12-11 TW TW090130637A patent/TW541636B/zh active
- 2001-12-12 KR KR10-2001-0078391A patent/KR100407240B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100633995B1 (ko) | 2005-10-24 | 2006-10-16 | 동부일렉트로닉스 주식회사 | Ｍｏｓ 바렉터 특성 검출 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020070731A1 (en) | 2002-06-13 |
| JP3736740B2 (ja) | 2006-01-18 |
| TW541636B (en) | 2003-07-11 |
| KR20020046967A (ko) | 2002-06-21 |
| KR100407240B1 (ko) | 2003-11-28 |
| US6975102B2 (en) | 2005-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7129099B2 (en) | Method for manufacturing semiconductor device | |
| US10054630B2 (en) | Methods, apparatus and system for screening process splits for technology development | |
| JP3931153B2 (ja) | 半導体装置 | |
| US6995027B2 (en) | Integrated semiconductor structure for reliability tests of dielectrics | |
| WO2023019659A1 (zh) | 一种定位故障晶体管的测试方法、结构 | |
| US3882391A (en) | Testing the stability of MOSFET devices | |
| US7737717B2 (en) | Current-voltage-based method for evaluating thin dielectrics based on interface traps | |
| US10153073B2 (en) | Integrated circuit (IC) including semiconductor resistor and resistance compensation circuit and related methods | |
| US9086328B2 (en) | Apparatus and method for measuring local surface temperature of semiconductor device | |
| JP2002184829A (ja) | 絶縁膜容量評価装置 | |
| US6456105B1 (en) | Method for determining transistor gate oxide thickness | |
| US7098049B2 (en) | Shallow trench isolation void detecting method and structure for the same | |
| JP4844101B2 (ja) | 半導体装置の評価方法および半導体装置の製造方法 | |
| CN114927505A (zh) | 一种芯片的测试结构及测试方法 | |
| US6377067B1 (en) | Testing method for buried strap and deep trench leakage current | |
| US7335518B2 (en) | Method for manufacturing semiconductor device | |
| US6731130B1 (en) | Method of determining gate oxide thickness of an operational MOSFET | |
| US20100007363A1 (en) | System and method for determining in-line interfacial oxide contact resistance | |
| Crupi et al. | A novel methodology for sensing the breakdown location and its application to the reliability study of ultrathin Hf-silicate gate dielectrics | |
| JP2007258488A (ja) | 絶縁膜の絶縁破壊寿命推定方法 | |
| US7351595B2 (en) | Method for manufacturing semiconductor device | |
| JP2584093B2 (ja) | 絶縁膜の信頼性評価方法 | |
| JPH11108985A (ja) | Ｍｏｓｆｅｔオーバーラップ長測定方法 | |
| TW451377B (en) | Reliability testing device and its testing method | |
| CN115166461A (zh) | 测试器件结构单元、并行测试器件结构及晶圆 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051020 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |