KR100633995B1 - Ｍｏｓ 바렉터 특성 검출 방법 - Google Patents

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Abstract

본 발명에 따른 MOS 바렉터 특성 검출 방법은, 면적(area) 성분과 둘레 길이(perimeter) 성분을 구비하는 MOS 바렉터 모델식을 수립하는 단계; 테스트 시료에 대한 측정을 통하여 MOS 바렉터 모델식을 구성하는 계수 값을 구하는 단계; 구해진 계수 값을 이용하여 MOS 바렉터의 캐패시터 특성을 추출하는 단계; 를 포함한다.
본 발명에 의하면, MOS 바렉터 모델식은 다음 수학식으로 표현되는 점에 그 특징이 있다.
Figure 112005060122280-pat00001
여기서, Cgate는 게이트 인가전압에 대한 게이트 캐패시턴스이며, Cigate는 내부 게이트 캐패시턴스(intrinsic gate capacitance)이고, Cpgate는 둘레 길이 게이트 캐패시턴스(perimeter gate capacitance)이고, N은 게이트의 핑거 개수이다.
이와 같은 본 발명에 의하면, 캐패시터의 여러 면적과 둘레 길이에 적용 가능한 MOS 바렉터 모델식을 제시함으로써, 소자의 표면형상에 따른 상이성을 고려하여 게이트 인가전압에 대한 게이트 캐패시턴스를 추정할 수 있는 장점이 있다.

Description

ＭＯＳ 바렉터 특성 검출 방법{Characteristic detection method for MOS varactor}
도 1 및 도 2는 일반적인 MOS 바렉터의 구조를 개략적으로 나타낸 도면.
도 3 내지 도 7은 종래 MOS 바렉터 모델식에 따라 추정된 값과 실제 측정된 값의 차이를 비교한 도면.
도 8 내지 도 12는 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값과 실제 측정된 값의 차이를 비교한 도면.
도 13은 본 발명에 따른 MOS 바렉터 모델식에 의한 오차 값과 종래 MOS 바렉터의 모델식에 의한 오차 값을 비교한 도면.
본 발명은 MOS 바렉터 특성 검출 방법에 관한 것이다.
최근 무선 이동통신의 발달로 고주파 응용 소자(RF application device)에 대한 중요도가 높아지고 있다. 이에 부합하여 누적 모드 MOS 바렉터(accumulation mode MOS varactor)는 전압 조절 오실레이터(VCO;Voltage Controlled Oscillator)와 같이 넓은 튜닝 범위(wide tuning range)를 필요로 하는 응용분야에 사용되어지 고 있다. 기술이 발전함에 따라 공급 전압이 낮아지고 있는 환경에서, MOS 바렉터의 고품질, 확장된 튜닝 범위, 저잡음, 저소비전력 등의 특성은 그 유용성을 잘 대변해 주고 있다.
이러한 MOS 바렉터는 수학적인 비선형 모델링을 통하여 설계되고 있다.
도 1 및 도 2는 일반적인 MOS 바렉터의 구조를 개략적으로 나타낸 도면으로서, MOS 바렉터의 수학적인 비선형 모델링에 있어서의 모델 변수(model parameter)를 추출하기 위한 구조를 나타낸 것이다.
종래 MOS 바렉터 모델식은, 다음 [수학식 1]에 나타낸 바와 같이, C-V 곡선의 크기에 대한 변수(parameter)인 Cgmin0, dCg0와, 곡선의 기울기에 대한 변수인 dVgs0, Vgnorm으로 구성되어 있으며, 단일 크기의 구조로부터 변수를 추출한다.
Figure 112005060122280-pat00002
여기서, Cgmin0, dCg0, dVgs0, Vgnorm은 게이트 캐패시턴스 계수(gate capacitance coefficient)이고, Vg는 외부에서 인가되는 게이트 전압을 나타낸다. 이와 같은 MOS 바렉터 모델식은 단일 면적에 대해서는 좋은 정확도를 나타내고 있으나, 다른 면적의 소자에 동일한 변수를 적용하였을 경우에는 정확도가 떨어진다는 단점이 있다.
도 3 내지 도 7은 종래 MOS 바렉터 모델식에 따라 추정된 값과 실제 측정된 값의 차이를 비교한 도면이며, 인가되는 게이트 전압에 대한 게이트 캐패시턴스 값을 나타낸 것이다.
도 3은 W(폭), L(길이), N(핑거수)이 각각 2, 1, 60으로 형성된 경우를 나타낸 것이다. 도 3에 도시된 바와 같이, S자 곡선의 양 끝으로 갈수록 오차가 크게 발생하는 것을 볼 수 있으며, 오차값(RMS error)은 5.43%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 종래 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 4는 W(폭), L(길이), N(핑거수)이 각각 5, 1, 48로 형성된 경우를 나타낸 것이다. 도 4에 도시된 바와 같이, S자 곡선의 양 끝으로 갈수록 오차가 크게 발생하는 것을 볼 수 있으며, 오차값(RMS error)은 7.28%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 종래 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 5는 W(폭), L(길이), N(핑거수)이 각각 5, 2, 48로 형성된 경우를 나타낸 것이다. 도 5에 도시된 바와 같이, S자 곡선의 양 끝으로 갈수록 오차가 크게 발생하는 것을 볼 수 있으며, 오차값(RMS error)은 5.85%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 종래 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 6은 W(폭), L(길이), N(핑거수)이 각각 10, 1, 96으로 형성된 경우를 나타낸 것이다. 도 6에 도시된 바와 같이, S자 곡선의 양 끝으로 갈수록 오차가 크게 발생하는 것을 볼 수 있으며, 오차값(RMS error)은 7.97%로 측정되었다. 점(●)으 로 표시된 것은 측정값을 나타낸 것이고, 실선은 종래 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 7은 W(폭), L(길이), N(핑거수)이 각각 10, 2, 96으로 형성된 경우를 나타낸 것이다. 도 7에 도시된 바와 같이, S자 곡선의 양 끝으로 갈수록 오차가 크게 발생하는 것을 볼 수 있으며, 오차값(RMS error)은 11.52%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 종래 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
이와 같이, 종래 MOS 바렉터 모델링에 의하면 캐패시터의 다양한 크기를 동시에 충족시킬 수 없다는 단점이 있다. 이에 따라 각각의 캐패시터의 크기별로 모델링을 각각 수행해야 하는 번거로움이 있다.
본 발명은 캐패시터의 여러 면적과 둘레 길이에 적용 가능한 MOS 바렉터 모델식을 제시함으로써, 소자의 표면형상에 따른 상이성을 고려하여 게이트 인가전압에 대한 게이트 캐패시턴스를 추정할 수 있는 MOS 바렉터 특성 검출 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 MOS 바렉터 특성 검출 방법은, 면적(area) 성분과 둘레 길이(perimeter) 성분을 구비하는 MOS 바렉터 모델식을 수립하는 단계; 테스트 시료에 대한 측정을 통하여 상기 MOS 바렉터 모델식을 구성하는 계수 값을 구하는 단계; 상기 구해진 계수 값을 이용하여 MOS 바렉터의 캐패시 터 특성을 추출하는 단계; 를 포함하는 점에 그 특징이 있다.
본 발명에 의하면, 상기 MOS 바렉터 모델식은 다음 수학식으로 표현되는 점에 그 특징이 있다.
Figure 112005060122280-pat00003
여기서, 상기 Cgate는 게이트 인가전압에 대한 게이트 캐패시턴스이며, 상기 Cigate는 내부 게이트 캐패시턴스(intrinsic gate capacitance)이고, 상기 Cpgate는 둘레 길이 게이트 캐패시턴스(perimeter gate capacitance)이고, 상기 N은 게이트의 핑거 개수이다.
이와 같은 본 발명에 의하면, 캐패시터의 여러 면적과 둘레 길이에 적용 가능한 MOS 바렉터 모델식을 제시함으로써, 소자의 표면형상에 따른 상이성을 고려하여 게이트 인가전압에 대한 게이트 캐패시턴스를 추정할 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
본 발명에서는 MOS 바렉터 모델식을 수립함에 있어, 다음 [수학식 2]에 나타낸 바와 같이, 캐패시턴스가 각각의 구조에 대해 면적 성분과 둘레 길이 성분이 모두 존재한다는 점에 착안하여 구성하였다.
Figure 112005060122280-pat00004
여기서, Cigate는 내부 게이트 캐패시턴스(intrinsic gate capacitance)이고, Cpgate는 둘레 길이 게이트 캐패시턴스(perimeter gate capacitance)이다. 즉, Cigate는 게이트의 면적 성분이 가지는 캐패시턴스이고, Cpgate는 게이트의 둘레 길이 성분이 가지는 케패시턴스이다. 여기서, 다음 [수학식 3] 및 [수학식 4]에 나타낸 바와 같이 Cigate와 Cpgate의 C-V 특성을 나타내었다.
Figure 112005060122280-pat00005
Figure 112005060122280-pat00006
여기서, Cigmin0, dCig0, dVigs0, Vignorm은 내부 게이트 캐패시턴스 계수(intrinsic gate capacitance coefficient)이고, Cpgmin0, dCpg0, dVpgs0, Vpgnorm은 둘레 길이 게이트 캐패시턴스 계수(perimeter gate capacitance coefficient)이다.
즉, 종래 MOS 바렉터 모델식에 비교하면, 각각의 면적(Ci)과 둘레 길이(Cp)에 대응되는 구성요소(component)로 구분하여 변환하고, 각각에 대해 변수(parameter)를 추출하여 그 결과로부터 표현된 최종 MOS 바렉터 모델식이 여러 면적과 둘레 길이에 적용 가능한 스케일러블(scalable) MOS 바렉터 모델식이 되는 것이다.
이와 같은 방법으로 도출된, 면적 성분과 둘레 길이 성분을 구비하는 MOS 바 렉터 모델식은 다음 [수학식 5]와 같이 나타낼 수 있다. 여기서, N은 게이트의 핑거 개수를 나타낸다.
Figure 112005060122280-pat00007
여기서 Cigate 및 Cpgate는 상기 [수학식 3] 및 [수학식 4]에 대응된다.
본 발명에 의하면 MOS 바렉터 모델식을 상기 [수학식 5]와 같이 수립하였으며, 여러 개의 테스트 시료에 대한 측정을 통하여 상기 계수들의 값을 구하였다. 이와 같은 과정을 통하여 구해진 본 발명에 따른 MOS 바렉터 모델식의 적정성에 대하여 도 8 내지 도 12을 참조하여 설명하기로 한다.
도 8 내지 도 12는 본 발명에 따른 MOS 바렉터의 모델식에 따라 추정된 값과 실제 측정된 값의 차이를 비교한 도면이며, 인가되는 게이트 전압에 대한 게이트 캐패시턴스 값을 나타낸 것이다.
도 8은 W(폭), L(길이), N(핑거수)이 각각 2, 1, 60으로 형성된 경우를 나타낸 것이다. 도 8에 도시된 바와 같이, S자 곡선의 전체 영역에서 추정된 값과 실제 측정된 값이 잘 맞는 것을 볼 수 있으며, 오차값(RMS error)은 4.14%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 9는 W(폭), L(길이), N(핑거수)이 각각 5, 1, 48로 형성된 경우를 나타낸 것이다. 도 9에 도시된 바와 같이, S자 곡선의 전체 영역에서 추정된 값과 실제 측 정된 값이 잘 맞는 것을 볼 수 있으며, 오차값(RMS error)은 4.27%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 10은 W(폭), L(길이), N(핑거수)이 각각 5, 2, 48로 형성된 경우를 나타낸 것이다. 도 10에 도시된 바와 같이, S자 곡선의 전체 영역에서 추정된 값과 실제 측정된 값이 잘 맞는 것을 볼 수 있으며, 오차값(RMS error)은 4.71%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 11은 W(폭), L(길이), N(핑거수)이 각각 10, 1, 96으로 형성된 경우를 나타낸 것이다. 도 11에 도시된 바와 같이, S자 곡선의 전체 영역에서 추정된 값과 실제 측정된 값이 잘 맞는 것을 볼 수 있으며, 오차값(RMS error)은 4.37%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
도 12는 W(폭), L(길이), N(핑거수)이 각각 10, 2, 96으로 형성된 경우를 나타낸 것이다. 도 12에 도시된 바와 같이, S자 곡선의 전체 영역에서 추정된 값과 실제 측정된 값이 잘 맞는 것을 볼 수 있으며, 오차값(RMS error)은 4.76%로 측정되었다. 점(●)으로 표시된 것은 측정값을 나타낸 것이고, 실선은 본 발명에 따른 MOS 바렉터 모델식에 따라 추정된 값을 도시한 것이다.
이와 같이 본 발명에 따라 구성된 MOS 바렉터 모델식에 의하여 추정된 값들은 실제 측정된 값들과 잘 맞는 것을 알 수 있으며, 도 13에 나타낸 바와 같이, 종 래 MOS 바렉터 모델식에 의한 오차 값에 비하여 훨씬 좋은 결과를 나타냄을 알 수 있다. 도 13은 본 발명에 따른 MOS 바렉터 모델식에 의한 오차 값과 종래 MOS 바렉터의 모델식에 의한 오차 값을 비교한 도면이다.
즉, 본 발명에 따라 구성된 MOS 바렉터 모델식에 의하면, 캐패시터의 면적 성분 및 둘레 길이 성분을 이용하여 게이트 인가전압에 대한 게이트 캐패시턴스 값을 추정함으로써, 실제 측정치에 보다 근사한 유효값을 얻을 수 있었다.
이에 따라, 본 발명에 따라 구성된 MOS 바렉터 모델식을 이용하면, 캐패시터의 특성을 더욱 정확하게 추정할 수 있게 되며, 고주파 응용 소자의 설계에 더욱 유용하게 적용될 수 있게 된다.
이상의 설명에서와 같이 MOS 바렉터 특성 검출 방법에 의하면, 캐패시터의 여러 면적과 둘레 길이에 적용 가능한 MOS 바렉터 모델식을 제시함으로써, 소자의 표면형상에 따른 상이성을 고려하여 게이트 인가전압에 대한 게이트 캐패시턴스를 추정할 수 있는 장점이 있다.

Claims (4)

  1. 면적(area) 성분과 둘레 길이(perimeter) 성분을 구비하는 MOS 바렉터 모델식을 수립하는 단계;
    테스트 시료에 대한 측정을 통하여 상기 MOS 바렉터 모델식을 구성하는 계수 값을 구하는 단계;
    상기 구해진 계수 값을 이용하여 MOS 바렉터의 캐패시터 특성을 추출하는 단계;
    를 포함하는 것을 특징으로 하는 MOS 바렉터 특성 검출 방법.
  2. 제 1항에 있어서,
    상기 MOS 바렉터 모델식은 다음 수학식으로 표현되는 것을 특징으로 하는 MOS 바렉터 특성 검출 방법.
    Figure 112005060122280-pat00008
    여기서, 상기 Cgate는 게이트 인가전압에 대한 게이트 캐패시턴스이며, 상기 Cigate는 내부 게이트 캐패시턴스(intrinsic gate capacitance)이고, 상기 Cpgate는 둘레 길이 게이트 캐패시턴스(perimeter gate capacitance)이고, 상기 N은 게이트의 핑거 개수이다.
  3. 제 2항에 있어서,
    상기 Cigate는 다음 수학식으로 표현되는 것을 특징으로 하는 MOS 바렉터 특성 검출 방법.
    Figure 112005060122280-pat00009
    여기서, 상기 Cigmin0, dCig0, dVigs0, Vignorm은 내부 게이트 캐패시턴스 계수(intrinsic gate capacitance coefficient)이다.
  4. 제 2항에 있어서,
    상기 Cpgate는 다음 수학식으로 표현되는 것을 특징으로 하는 MOS 바렉터 특성 검출 방법.
    Figure 112005060122280-pat00010
    여기서, 상기 Cpgmin0, dCpg0, dVpgs0, Vpgnorm은 둘레 길이 게이트 캐패시턴스 계수(perimeter gate capacitance coefficient)이다.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115281B2 (en) * 2008-05-20 2012-02-14 Atmel Corporation Differential varactor
CN102194798B (zh) * 2010-03-11 2013-05-01 中芯国际集成电路制造(上海)有限公司 微电容mos变容管和变容二极管的短路去嵌测试结构
US9513244B2 (en) 2011-04-14 2016-12-06 Regents Of The University Of Minnesota Ultra-compact, passive, varactor-based wireless sensor using quantum capacitance effect in graphene
CN107293542B (zh) * 2011-11-14 2021-09-07 英特尔公司 宏晶体管器件
CN105184026B (zh) * 2015-10-27 2018-07-20 上海华力微电子有限公司 一种mos可变电容的仿真模型建立方法和仿真方法
US11908901B1 (en) 2019-03-14 2024-02-20 Regents Of The University Of Minnesota Graphene varactor including ferroelectric material

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184829A (ja) 2000-12-12 2002-06-28 Sharp Corp 絶縁膜容量評価装置
US20020102752A1 (en) 2001-01-31 2002-08-01 Heng-Seng Huang Method for measuring effective gate channel length during C-V method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235862B2 (en) * 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
SE527215C2 (sv) * 2004-03-23 2006-01-24 Infineon Technologies Ag Integrerad omkopplingsanordning
US7223667B2 (en) * 2004-04-21 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Compensated linearity voltage-control-capacitor device by standard CMOS process
US7276746B1 (en) * 2005-06-27 2007-10-02 Altera Corporation Metal-oxide-semiconductor varactors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184829A (ja) 2000-12-12 2002-06-28 Sharp Corp 絶縁膜容量評価装置
US20020102752A1 (en) 2001-01-31 2002-08-01 Heng-Seng Huang Method for measuring effective gate channel length during C-V method

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