JP3736740B2 - 絶縁膜容量評価装置および絶縁膜容量評価方法 - Google Patents
絶縁膜容量評価装置および絶縁膜容量評価方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ構造のＣ−Ｖ特性を測定する絶縁膜容量評価装置および絶縁膜容量評価方法に関し、特に、膜厚が３ｎｍ未満の薄膜シリコン酸化膜を備えたＭＩＳ構造のＣ−Ｖ特性を測定可能な絶縁膜容量評価装置および絶縁膜容量評価方法に関する。
【０００２】
【従来の技術】
トランジスタのゲート絶縁膜を評価するに際して、実際にトランジスタを作製して評価するのは繁雑で時間がかかる。このため、事前にドライブ電流値等のトランジスタ特性を推測する方法の１つとして、ＭＩＳ（電極／絶縁膜／半導体）構造を作製し、そのＣ−Ｖ（容量−電圧）特性を測定することが行われる。
【０００３】
近年では、デュアルゲート（Ｐ＋ゲート、Ｎ＋ゲート）構造が用いられるようになり、Ｐ＋ゲート電極に注入されたボロンがその後の工程で受ける熱処理によってチャネル部まで拡散し、トランジスタのしきい値を変動させてしまうという問題がある。図５は、ＭＩＳ構造形成後の熱処理によるＰ＋ゲート電極のボロン突き抜けを示すグラフである。ここでは、サイズ９×１０-4ｃｍ2のＰ型ＭＩＳ構造を形成し、熱処理温度を変化させてＣ−Ｖ特性を測定している。この図に示すように、１０１０℃および１０２０℃の熱処理ではＣ−Ｖカーブが重なっており、ボロンの突き抜けは無く良好であるが、１０５０℃ではＣ−Ｖカーブが正の電位へずれており、ボロンが基板まで拡散したことを示している。トランジスタ作製前にこのデータを得ていれば、１０２０℃までの温度でプロセスを構築すれば良いことが分かる。よって、簡単に、かつ、早くＰ＋ゲート電極のボロン突き抜け有無を評価する手法として、Ｃ−Ｖ特性の測定は益々重要となってきている。
【０００４】
従来においては、シリコン基板（ウェハまたはチップ）上にテストパターン（ＴＥＧ）としてＭＩＳ構造を作製し、測定装置（ＬＣＲメーター）によりＣ−Ｖ特性を評価していた。
【０００５】
ところで、ＬＳＩの高集積化に伴って、また、デバイス高速化の要求から、そのサイズは微細化されてきており、デバイスの平面方向の微細化のみならず、デバイスの縦方向（厚さ方向）のサイズも小さくなっている。特に、ゲートシリコン酸化膜においては３ｎｍ以下の膜厚が要求されているため、従来の測定装置ではＣ−Ｖ特性を正確に測定することができない。図６は、１．５ｎｍ〜３．２ｎｍの膜厚のシリコン酸化膜を絶縁膜とするＮ型ＭＯＳ（金属／酸化膜／半導体）構造のＩ−Ｖ特性を示すグラフである。シリコン酸化膜の場合、３ｎｍ以上の膜厚ではＦ−Ｎトンネル漏れ電流に支配されており、漏れ電流は非常に小さいが、３ｎｍ未満の膜厚になると直接トンネル漏れ電流に支配されるため、漏れ電流が非常に大きくなることがこの図からよく分かる。Ｃ−Ｖ特性においては図７に示すように、膜厚３．２ｎｍでは正常なＣ−Ｖカーブを示しているが、膜厚２ｎｍでは直接トンネル漏れ電流の影響で−１．５Ｖ以下の電圧において理想カーブから大きくずれてしまっている。
【０００６】
なお、このように極薄の絶縁膜を有するデバイスでは、薄膜化によって高速化を達成することができるが、リークの問題が残るため、デバイスの目的に応じた使い分けが行われている。すなわち、消費電流を少しでも小さくしたい場合にはこのような極薄の絶縁膜を有するデバイスは用いず、消費電力（電流）が多くても高速化を要求されるような場合には３ｎｍ付近よりも薄い絶縁膜を有するデバイスを用いている。
【０００７】
一方、絶縁膜容量を評価するための装置としては、特開平６−１１２２８９号公報に図８に示すような非接触型のＣ−Ｖ測定装置が提案されている。この図において、Φｍｓは測定装置の電極の仕事関数差、Ｃａｉｒは空間（エアギャップ）容量、Ｃｏｘは絶縁膜容量、Ｃｄは半導体ウェハの空乏層容量である。このように測定装置自体に電極を設け、電極と絶縁膜との間に空間を設けることにより、ＭＩＳ構造を形成することなく、絶縁膜形成直後に容量測定を行うことができる。また、シリコンウェハと電極とを非接触にすることにより、シリコンウェハを金属電極で汚染しないため、測定後のウェハをインラインでその後の処理工程へ進めることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図８に示した従来の測定装置を用いて膜厚３ｎｍ以下の絶縁膜を評価しようとした場合、電極と絶縁膜との間の距離を０．０１ｎｍオーダーまで精密に制御しなければ空間の容量を正確に計算することができない。しかし、現状ではこのオーダーでの制御は物理的に不可能であり、これにより生じる誤差で絶縁膜の容量を正確に知ることはできない。また、電極とシリコン基板との距離はインラインでのダストにより制限され、現状では１００ｎｍ以下に近づけることは困難であり、ダストで電極と基板がショートした場合には測定装置を破損してしまう。さらに、測定が絶縁膜形成直後に限られ、電極形成後では測定不可能であるため、この測定装置により図５に示したようなＰ＋ゲート電極からのボロン突き抜けを評価することができなかった。
【０００９】
本発明は、このような従来技術の課題を解決するべくなされたものであり、直接トンネル漏れ電流の影響を受けずに極薄絶縁膜の正確なＣ−Ｖ特性測定を可能とし、さらに、極薄絶縁膜のＭＩＳ構造におけるＰ＋ゲート電極のボロン突き抜けをも評価可能な絶縁膜容量評価装置および絶縁膜容量評価方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の絶縁膜容量評価装置は、ＭＩＳ構造のＣ−Ｖ特性を測定する装置であって、容量未知であってシリコン酸化膜換算で３ｎｍ未満の膜厚の絶縁膜に対応する容量を有する被測定対象のＭＩＳ構造に対して、該ＭＩＳ構造のトンネル電流による漏れ電流を直接流さないようにシリコン酸化膜換算で３ｎｍ以上の膜厚の絶縁膜に対応する容量を有する容量既知のＭＩＳ構造を有する既知容量構造を少なくとも１個直列に接続して、直列に接続された前記容量未知のＭＩＳ構造と前記既知容量構造との合成容量の測定を行うことを特徴とし、そのことにより上記目的が達成される。
【００１１】
前記既知容量構造は、装置本体から着脱可能であることが好ましい。
【００１２】
前記既知容量構造として、それぞれの容量値が異なる複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能であることが好ましい。
【００１３】
前記既知容量構造として、それぞれの容量値が等しい複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能であることが好ましい。
【００１４】
本発明の絶縁膜容量評価方法は、前記絶縁膜容量評価装置によって測定される前記合成容量から前記容量未知のＭＩＳ構造の容量を算出することを特徴とする。
【００１６】
以下に、本発明の作用について説明する。
【００１７】
本発明にあっては、被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構造に対して、容量既知のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）の少なくとも１種類を１個または複数個、直列に接続することにより、容量未知のＭＩＳ構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネル漏れ電流に支配されていれば、装置に過大なリーク電流が流れることを防ぐことができ、Ｃ−Ｖ特性の測定を正確に行うことが可能である。
【００１８】
得られた結果は既知の容量Ｃ１と未知の容量Ｃ２との合成容量Ｃであり、
１／Ｃ＝１／Ｃ１＋１／Ｃ２
から未知の容量を算出することができる。なお、既知容量のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）は、同じ種類のものまたは異なる種類のものを複数個設けることも可能であるが、抵抗を小さくするために複数個設けるよりも１個だけ設ける方が好ましい。
【００１９】
容量既知のＭＩＳ構造、誘電体およびキャパシタは、コネクタ等により装置本体から着脱可能とするか、またはスイッチにより切り換え可能とすることにより、付加する既知容量を適宜選択することが可能になる。
【００２０】
容量既知のＭＩＳ構造、誘電体およびキャパシタは、容量がシリコン酸化膜換算で３ｎｍ以上で、直接トンネル漏れ電流を流さないものとすることにより、測定装置（ＬＣＲメーター）に過大な電流が流れることを防ぎ、正確な容量測定が可能となる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２２】
（実施形態１）
図１に本発明の一実施形態である絶縁膜容量評価装置の等価回路の一部を示し、図２にＬＣＲメーターも加えた構成を示す。ここでは、膜厚３ｎｍ未満の直接トンネル漏れ電流が流れるシリコン酸化膜（例えば膜厚２ｎｍ）を絶縁膜とした容量未知（Ｃ２）のＭＯＳ構造２に対して、膜厚３ｎｍ以上の直接トンネル漏れ電流が流れないシリコン酸化膜（例えば膜厚３．２ｎｍ）を絶縁膜とした容量既知（Ｃ１）のＭＯＳ構造１を直列に接続している。この図において、Φｍｓ１およびΦｍｓ２は容量既知のＭＯＳ構造の仕事関数差（例えばｎ＋ＰｏｌｙＳｉ電極、Ｐｗｅｌｌ（１Ｅ１５ａｔｍ）の構造で−１．０Ｖ程度）であり、Ｃ１はシリコン酸化膜の容量Ｃ１−１とシリコン半導体の容量Ｃ１−２の合成容量であり、Ｃ２はシリコン酸化膜の容量Ｃ２−１とシリコン半導体の容量Ｃ２−２の合成容量である。
【００２３】
このように構成された本実施形態の絶縁膜容量評価装置を用いてＣ−Ｖ特性を測定することにより、図３中の合成カーブのような結果が得られ、合成容量としてＣ−Ｖ特性を評価することが可能となる。そして、
１／Ｃ＝１／Ｃ１＋１／Ｃ２
から、各電圧で得られた合成容量から図２中の３．２ｎｍＣ−Ｖ測定カーブの容量を差し引くことにより、図３中の２ｎｍＣ−Ｖ換算カーブが得られる。これは、図３中の２ｎｍＣ−Ｖ理想カーブに極めて近い結果を示している。
【００２４】
ここで、仕事関数差については、以下のように取り扱う。ＬＣＲメーターで発生させた電位差をＶとすると、ＭＯＳ構造２に印加される電位差Ｖ２はＶ２＝Ｖ−Φｍｓ１となる。よって、ある電圧Ｖで得られた合成容量ＣからＣ２を算出し、それをＶ２に対してプロットすれば正確なＣ−Ｖカーブが得られる。
【００２５】
図３では容量既知のＭＯＳ構造はＰ＋／Ｐｗｅｌｌであり、Φｍｓ１は０．２Ｖであるため、ＬＣＲメーターで発生した電位差が２Ｖの場合、未知のＭＯＳ構造には１．８Ｖの電圧が印加される。よって、ＬＣＲメーター２Ｖでの未知容量を計算し、その値を１．８Ｖに対してプロットすることにより、未知のＭＯＳ構造のＣ−Ｖカーブが得られる。
【００２６】
なお、図３中の２ｎｍＣ−Ｖ理想カーブは物理的な膜厚から算出した特性であり、本実施形態で求めた図３中の２ｎｍＣ−Ｖ換算カーブとは若干の差があるが、このような差が生じる原因としては、電極（Ｐｏｌｙ−Ｓｉ）の不純物濃度によって電極自体が一部空乏化したりすることも考えられる。しかしながら、本実施形態のように電極特性から求めた容量データの方が、物理的な膜厚から算出したデータに比べて、種々の特性を
評価する上で重要である。
【００２７】
これに対して、従来のＣ−Ｖ特性評価では、容量既知のＭＯＳ構造が設けられていないため、蓄積側（Ｃ−Ｖ特性の−側、−１Ｖ〜−１．５Ｖ以下）で直接トンネル漏れ電流によりＣ−Ｖ特性が図７中の２ｎｍ測定カーブのようにずれて正確に評価ができなかった。
【００２８】
このように、本実施形態によれば、極薄膜の正確なＣ−Ｖ特性の測定が可能となる。さらに、従来の非接触型のＣ−Ｖ測定装置では不可能であった、＋Ｐゲート電極のボロン突き抜け有無の評価についても、この手法を用いてＰ型ＭＯＳ構造（またはＭＩＳ構造）に対して同様の測定を行えば、評価することが可能である。
【００２９】
（実施形態２）
図４は、本実施形態の絶縁膜容量評価装置において、被測定対象である容量未知のＭＩＳ構造に対して直列に接続される、容量既知のキャパシタ部の等価回路を示す図である。この図において、系２−１は直接トンネル漏れ電流が流れない膜厚３ｎｍ以上、例えば膜厚３ｎｍのシリコン酸化膜を絶縁膜とするキャパシタであり、系２−２は直接トンネル漏れ電流が流れない膜厚３ｎｍ以上、例えば膜厚５ｎｍのシリコン酸化膜を絶縁膜とするキャパシタであり、系２−３は例えばキャパシタが設けられていない。また、Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１およびΦｍｓｂ２は容量既知のキャパシタの仕事関数差であり、ＣａおよびＣｂはキャパシタの容量である。ここで、仕事関数差は絶縁膜を上下から挟む金属材料であり、上下の材料が同じであれば考慮する必要はない。また、キャパシタでは、実施形態１のＭＯＳ構造に比べて空乏層（図１のＣ１−２）を考慮する必要がない。
【００３０】
この装置において、スイッチにより系２−３を選択すると、従来同様のキャパシタを配しない構成での測定が可能であり、系２−１または系２−３を選択すると、容量未知のＭＩＳ構造に対して直列に容量既知のキャパシタを接続することができる。従って、任意に所望の容量のキャパシタを接続することが可能となる。
【００３１】
なお、キャパシタの劣化を考えると絶縁膜の膜厚が厚い方が好ましいが、測定精度を向上させるためには３ｎｍ以上であって、なるべく薄いものが好ましい。測定精度と電流リークとのトレードオフを考えると、３ｎｍ程度が最も好ましいことになる。しかし、薄いシリコン酸化膜ではストレスによる劣化が早く、例えば３ｎｍの膜でＣ−Ｖ特性を測定すると電気的なストレスが蓄積されて、ほぼ１０００回程度で破壊されてしまう。そこで、例えば系２−１と系２−２を等しい容量にすることにより、一方を予備のキャパシタとして、所定の測定回数を経た後は予備のキャパシタに切り換えるようにすることができる。
【００３２】
なお、本実施形態では、スイッチによりキャパシタを切り換え可能としたが、各キャパシタを装置本体から着脱可能としてもよい。
【００３３】
また、上記実施形態１および実施形態２では容量既知のＭＯＳ構造またはキャパシタを容量未知のＭＯＳ構造に直列に接続してＣ−Ｖ特性を測定する例について説明したが、ＭＩＳ構造や誘電体を用いたり、これらを組み合わせて複数個設けてもよい。また、容量未知のＭＩＳ構造の容量を評価することもできる。誘電体としては例えばシリコン酸化膜、シリコンナイトライド、アルミニウム酸化膜等の絶縁膜を用いることができる。なお、誘電体を実際に使用する上では、キャパシタ構造とするのが好ましい。
【００３４】
【発明の効果】
以上詳述したように、本発明によれば、被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構造に直列に容量既知のＭＩＳ構造、誘電体およびキャパシタの少なくとも１種類を１個または複数個設けることにより、容量未知のＭＩＳ構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネル漏れ電流に支配されていれば、測定装置に過大なリーク電流が流れることを防ぐため、Ｃ−Ｖ特性の測定を正確に行って、未知の容量を算出することができる。
【図面の簡単な説明】
【図１】実施形態１の絶縁膜容量評価装置を示す等価回路図である。
【図２】実施形態１の絶縁膜容量評価装置におけるＬＣＲメーターも加えた構成を示す等価回路図である。
【図３】実施形態１において得られたＣ−Ｖ特性を示すグラフである。
【図４】実施形態２の絶縁膜容量評価装置を示す等価回路図である。
【図５】従来のＣ−Ｖ測定装置によるＰ＋ゲート電極のボロン突き抜け有無の評価結果を示すグラフである。
【図６】膜厚１．５ｎｍ〜３．２ｎｍまでのシリコン酸化膜を絶縁膜とするＭＯＳ構造のＩ−Ｖ特性を示すグラフである。
【図７】従来のＣ−Ｖ測定装置を用いて測定したＣ−Ｖ特性を示すグラフである。
【図８】従来の非接触型Ｃ−Ｖ測定装置を示す等価回路図である。
【符号の説明】
１ 容量未知のＭＩＳ構造に直列に接続される容量既知のＭＩＳ構造
２ 容量未知のＭＩＳ構造
Φｍｓ１、Φｍｓ２ 容量既知のＭＯＳ構造の仕事関数差
Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１、Φｍｓｂ２ 容量既知のキャパシタの仕事関数差
Ｃ１ 絶縁膜容量Ｃ１−１と半導体容量Ｃ１−２の合成容量（既知）
Ｃ２ 絶縁膜容量Ｃ２−１と半導体容量Ｃ２−２の合成容量（未知）
Ｃ１−１ 容量既知の絶縁膜容量
Ｃ１−２ 容量既知の半導体容量
Ｃ２−１ 容量未知の絶縁膜容量
Ｃ２−２ 容量未知の半導体容量
Ｃａ、Ｃｂ 容量既知のキャパシタ容量
Φｍｓ 従来の測定装置における電極の仕事関数差
Ｃａｉｒ 従来の測定装置における空間（エアギャップ）容量
Ｃｏｘ 絶縁膜容量
Ｃｄ 半導体容量
【発明の属する技術分野】
本発明は、ＭＩＳ構造のＣ−Ｖ特性を測定する絶縁膜容量評価装置および絶縁膜容量評価方法に関し、特に、膜厚が３ｎｍ未満の薄膜シリコン酸化膜を備えたＭＩＳ構造のＣ−Ｖ特性を測定可能な絶縁膜容量評価装置および絶縁膜容量評価方法に関する。
【０００２】
【従来の技術】
トランジスタのゲート絶縁膜を評価するに際して、実際にトランジスタを作製して評価するのは繁雑で時間がかかる。このため、事前にドライブ電流値等のトランジスタ特性を推測する方法の１つとして、ＭＩＳ（電極／絶縁膜／半導体）構造を作製し、そのＣ−Ｖ（容量−電圧）特性を測定することが行われる。
【０００３】
近年では、デュアルゲート（Ｐ＋ゲート、Ｎ＋ゲート）構造が用いられるようになり、Ｐ＋ゲート電極に注入されたボロンがその後の工程で受ける熱処理によってチャネル部まで拡散し、トランジスタのしきい値を変動させてしまうという問題がある。図５は、ＭＩＳ構造形成後の熱処理によるＰ＋ゲート電極のボロン突き抜けを示すグラフである。ここでは、サイズ９×１０-4ｃｍ2のＰ型ＭＩＳ構造を形成し、熱処理温度を変化させてＣ−Ｖ特性を測定している。この図に示すように、１０１０℃および１０２０℃の熱処理ではＣ−Ｖカーブが重なっており、ボロンの突き抜けは無く良好であるが、１０５０℃ではＣ−Ｖカーブが正の電位へずれており、ボロンが基板まで拡散したことを示している。トランジスタ作製前にこのデータを得ていれば、１０２０℃までの温度でプロセスを構築すれば良いことが分かる。よって、簡単に、かつ、早くＰ＋ゲート電極のボロン突き抜け有無を評価する手法として、Ｃ−Ｖ特性の測定は益々重要となってきている。
【０００４】
従来においては、シリコン基板（ウェハまたはチップ）上にテストパターン（ＴＥＧ）としてＭＩＳ構造を作製し、測定装置（ＬＣＲメーター）によりＣ−Ｖ特性を評価していた。
【０００５】
ところで、ＬＳＩの高集積化に伴って、また、デバイス高速化の要求から、そのサイズは微細化されてきており、デバイスの平面方向の微細化のみならず、デバイスの縦方向（厚さ方向）のサイズも小さくなっている。特に、ゲートシリコン酸化膜においては３ｎｍ以下の膜厚が要求されているため、従来の測定装置ではＣ−Ｖ特性を正確に測定することができない。図６は、１．５ｎｍ〜３．２ｎｍの膜厚のシリコン酸化膜を絶縁膜とするＮ型ＭＯＳ（金属／酸化膜／半導体）構造のＩ−Ｖ特性を示すグラフである。シリコン酸化膜の場合、３ｎｍ以上の膜厚ではＦ−Ｎトンネル漏れ電流に支配されており、漏れ電流は非常に小さいが、３ｎｍ未満の膜厚になると直接トンネル漏れ電流に支配されるため、漏れ電流が非常に大きくなることがこの図からよく分かる。Ｃ−Ｖ特性においては図７に示すように、膜厚３．２ｎｍでは正常なＣ−Ｖカーブを示しているが、膜厚２ｎｍでは直接トンネル漏れ電流の影響で−１．５Ｖ以下の電圧において理想カーブから大きくずれてしまっている。
【０００６】
なお、このように極薄の絶縁膜を有するデバイスでは、薄膜化によって高速化を達成することができるが、リークの問題が残るため、デバイスの目的に応じた使い分けが行われている。すなわち、消費電流を少しでも小さくしたい場合にはこのような極薄の絶縁膜を有するデバイスは用いず、消費電力（電流）が多くても高速化を要求されるような場合には３ｎｍ付近よりも薄い絶縁膜を有するデバイスを用いている。
【０００７】
一方、絶縁膜容量を評価するための装置としては、特開平６−１１２２８９号公報に図８に示すような非接触型のＣ−Ｖ測定装置が提案されている。この図において、Φｍｓは測定装置の電極の仕事関数差、Ｃａｉｒは空間（エアギャップ）容量、Ｃｏｘは絶縁膜容量、Ｃｄは半導体ウェハの空乏層容量である。このように測定装置自体に電極を設け、電極と絶縁膜との間に空間を設けることにより、ＭＩＳ構造を形成することなく、絶縁膜形成直後に容量測定を行うことができる。また、シリコンウェハと電極とを非接触にすることにより、シリコンウェハを金属電極で汚染しないため、測定後のウェハをインラインでその後の処理工程へ進めることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図８に示した従来の測定装置を用いて膜厚３ｎｍ以下の絶縁膜を評価しようとした場合、電極と絶縁膜との間の距離を０．０１ｎｍオーダーまで精密に制御しなければ空間の容量を正確に計算することができない。しかし、現状ではこのオーダーでの制御は物理的に不可能であり、これにより生じる誤差で絶縁膜の容量を正確に知ることはできない。また、電極とシリコン基板との距離はインラインでのダストにより制限され、現状では１００ｎｍ以下に近づけることは困難であり、ダストで電極と基板がショートした場合には測定装置を破損してしまう。さらに、測定が絶縁膜形成直後に限られ、電極形成後では測定不可能であるため、この測定装置により図５に示したようなＰ＋ゲート電極からのボロン突き抜けを評価することができなかった。
【０００９】
本発明は、このような従来技術の課題を解決するべくなされたものであり、直接トンネル漏れ電流の影響を受けずに極薄絶縁膜の正確なＣ−Ｖ特性測定を可能とし、さらに、極薄絶縁膜のＭＩＳ構造におけるＰ＋ゲート電極のボロン突き抜けをも評価可能な絶縁膜容量評価装置および絶縁膜容量評価方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の絶縁膜容量評価装置は、ＭＩＳ構造のＣ−Ｖ特性を測定する装置であって、容量未知であってシリコン酸化膜換算で３ｎｍ未満の膜厚の絶縁膜に対応する容量を有する被測定対象のＭＩＳ構造に対して、該ＭＩＳ構造のトンネル電流による漏れ電流を直接流さないようにシリコン酸化膜換算で３ｎｍ以上の膜厚の絶縁膜に対応する容量を有する容量既知のＭＩＳ構造を有する既知容量構造を少なくとも１個直列に接続して、直列に接続された前記容量未知のＭＩＳ構造と前記既知容量構造との合成容量の測定を行うことを特徴とし、そのことにより上記目的が達成される。
【００１１】
前記既知容量構造は、装置本体から着脱可能であることが好ましい。
【００１２】
前記既知容量構造として、それぞれの容量値が異なる複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能であることが好ましい。
【００１３】
前記既知容量構造として、それぞれの容量値が等しい複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能であることが好ましい。
【００１４】
本発明の絶縁膜容量評価方法は、前記絶縁膜容量評価装置によって測定される前記合成容量から前記容量未知のＭＩＳ構造の容量を算出することを特徴とする。
【００１６】
以下に、本発明の作用について説明する。
【００１７】
本発明にあっては、被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構造に対して、容量既知のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）の少なくとも１種類を１個または複数個、直列に接続することにより、容量未知のＭＩＳ構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネル漏れ電流に支配されていれば、装置に過大なリーク電流が流れることを防ぐことができ、Ｃ−Ｖ特性の測定を正確に行うことが可能である。
【００１８】
得られた結果は既知の容量Ｃ１と未知の容量Ｃ２との合成容量Ｃであり、
１／Ｃ＝１／Ｃ１＋１／Ｃ２
から未知の容量を算出することができる。なお、既知容量のＭＩＳ構造、誘電体およびキャパシタ（コンデンサ）は、同じ種類のものまたは異なる種類のものを複数個設けることも可能であるが、抵抗を小さくするために複数個設けるよりも１個だけ設ける方が好ましい。
【００１９】
容量既知のＭＩＳ構造、誘電体およびキャパシタは、コネクタ等により装置本体から着脱可能とするか、またはスイッチにより切り換え可能とすることにより、付加する既知容量を適宜選択することが可能になる。
【００２０】
容量既知のＭＩＳ構造、誘電体およびキャパシタは、容量がシリコン酸化膜換算で３ｎｍ以上で、直接トンネル漏れ電流を流さないものとすることにより、測定装置（ＬＣＲメーター）に過大な電流が流れることを防ぎ、正確な容量測定が可能となる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２２】
（実施形態１）
図１に本発明の一実施形態である絶縁膜容量評価装置の等価回路の一部を示し、図２にＬＣＲメーターも加えた構成を示す。ここでは、膜厚３ｎｍ未満の直接トンネル漏れ電流が流れるシリコン酸化膜（例えば膜厚２ｎｍ）を絶縁膜とした容量未知（Ｃ２）のＭＯＳ構造２に対して、膜厚３ｎｍ以上の直接トンネル漏れ電流が流れないシリコン酸化膜（例えば膜厚３．２ｎｍ）を絶縁膜とした容量既知（Ｃ１）のＭＯＳ構造１を直列に接続している。この図において、Φｍｓ１およびΦｍｓ２は容量既知のＭＯＳ構造の仕事関数差（例えばｎ＋ＰｏｌｙＳｉ電極、Ｐｗｅｌｌ（１Ｅ１５ａｔｍ）の構造で−１．０Ｖ程度）であり、Ｃ１はシリコン酸化膜の容量Ｃ１−１とシリコン半導体の容量Ｃ１−２の合成容量であり、Ｃ２はシリコン酸化膜の容量Ｃ２−１とシリコン半導体の容量Ｃ２−２の合成容量である。
【００２３】
このように構成された本実施形態の絶縁膜容量評価装置を用いてＣ−Ｖ特性を測定することにより、図３中の合成カーブのような結果が得られ、合成容量としてＣ−Ｖ特性を評価することが可能となる。そして、
１／Ｃ＝１／Ｃ１＋１／Ｃ２
から、各電圧で得られた合成容量から図２中の３．２ｎｍＣ−Ｖ測定カーブの容量を差し引くことにより、図３中の２ｎｍＣ−Ｖ換算カーブが得られる。これは、図３中の２ｎｍＣ−Ｖ理想カーブに極めて近い結果を示している。
【００２４】
ここで、仕事関数差については、以下のように取り扱う。ＬＣＲメーターで発生させた電位差をＶとすると、ＭＯＳ構造２に印加される電位差Ｖ２はＶ２＝Ｖ−Φｍｓ１となる。よって、ある電圧Ｖで得られた合成容量ＣからＣ２を算出し、それをＶ２に対してプロットすれば正確なＣ−Ｖカーブが得られる。
【００２５】
図３では容量既知のＭＯＳ構造はＰ＋／Ｐｗｅｌｌであり、Φｍｓ１は０．２Ｖであるため、ＬＣＲメーターで発生した電位差が２Ｖの場合、未知のＭＯＳ構造には１．８Ｖの電圧が印加される。よって、ＬＣＲメーター２Ｖでの未知容量を計算し、その値を１．８Ｖに対してプロットすることにより、未知のＭＯＳ構造のＣ−Ｖカーブが得られる。
【００２６】
なお、図３中の２ｎｍＣ−Ｖ理想カーブは物理的な膜厚から算出した特性であり、本実施形態で求めた図３中の２ｎｍＣ−Ｖ換算カーブとは若干の差があるが、このような差が生じる原因としては、電極（Ｐｏｌｙ−Ｓｉ）の不純物濃度によって電極自体が一部空乏化したりすることも考えられる。しかしながら、本実施形態のように電極特性から求めた容量データの方が、物理的な膜厚から算出したデータに比べて、種々の特性を
評価する上で重要である。
【００２７】
これに対して、従来のＣ−Ｖ特性評価では、容量既知のＭＯＳ構造が設けられていないため、蓄積側（Ｃ−Ｖ特性の−側、−１Ｖ〜−１．５Ｖ以下）で直接トンネル漏れ電流によりＣ−Ｖ特性が図７中の２ｎｍ測定カーブのようにずれて正確に評価ができなかった。
【００２８】
このように、本実施形態によれば、極薄膜の正確なＣ−Ｖ特性の測定が可能となる。さらに、従来の非接触型のＣ−Ｖ測定装置では不可能であった、＋Ｐゲート電極のボロン突き抜け有無の評価についても、この手法を用いてＰ型ＭＯＳ構造（またはＭＩＳ構造）に対して同様の測定を行えば、評価することが可能である。
【００２９】
（実施形態２）
図４は、本実施形態の絶縁膜容量評価装置において、被測定対象である容量未知のＭＩＳ構造に対して直列に接続される、容量既知のキャパシタ部の等価回路を示す図である。この図において、系２−１は直接トンネル漏れ電流が流れない膜厚３ｎｍ以上、例えば膜厚３ｎｍのシリコン酸化膜を絶縁膜とするキャパシタであり、系２−２は直接トンネル漏れ電流が流れない膜厚３ｎｍ以上、例えば膜厚５ｎｍのシリコン酸化膜を絶縁膜とするキャパシタであり、系２−３は例えばキャパシタが設けられていない。また、Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１およびΦｍｓｂ２は容量既知のキャパシタの仕事関数差であり、ＣａおよびＣｂはキャパシタの容量である。ここで、仕事関数差は絶縁膜を上下から挟む金属材料であり、上下の材料が同じであれば考慮する必要はない。また、キャパシタでは、実施形態１のＭＯＳ構造に比べて空乏層（図１のＣ１−２）を考慮する必要がない。
【００３０】
この装置において、スイッチにより系２−３を選択すると、従来同様のキャパシタを配しない構成での測定が可能であり、系２−１または系２−３を選択すると、容量未知のＭＩＳ構造に対して直列に容量既知のキャパシタを接続することができる。従って、任意に所望の容量のキャパシタを接続することが可能となる。
【００３１】
なお、キャパシタの劣化を考えると絶縁膜の膜厚が厚い方が好ましいが、測定精度を向上させるためには３ｎｍ以上であって、なるべく薄いものが好ましい。測定精度と電流リークとのトレードオフを考えると、３ｎｍ程度が最も好ましいことになる。しかし、薄いシリコン酸化膜ではストレスによる劣化が早く、例えば３ｎｍの膜でＣ−Ｖ特性を測定すると電気的なストレスが蓄積されて、ほぼ１０００回程度で破壊されてしまう。そこで、例えば系２−１と系２−２を等しい容量にすることにより、一方を予備のキャパシタとして、所定の測定回数を経た後は予備のキャパシタに切り換えるようにすることができる。
【００３２】
なお、本実施形態では、スイッチによりキャパシタを切り換え可能としたが、各キャパシタを装置本体から着脱可能としてもよい。
【００３３】
また、上記実施形態１および実施形態２では容量既知のＭＯＳ構造またはキャパシタを容量未知のＭＯＳ構造に直列に接続してＣ−Ｖ特性を測定する例について説明したが、ＭＩＳ構造や誘電体を用いたり、これらを組み合わせて複数個設けてもよい。また、容量未知のＭＩＳ構造の容量を評価することもできる。誘電体としては例えばシリコン酸化膜、シリコンナイトライド、アルミニウム酸化膜等の絶縁膜を用いることができる。なお、誘電体を実際に使用する上では、キャパシタ構造とするのが好ましい。
【００３４】
【発明の効果】
以上詳述したように、本発明によれば、被測定対象である容量未知のＭＩＳ（ＭＯＳを含む）構造に直列に容量既知のＭＩＳ構造、誘電体およびキャパシタの少なくとも１種類を１個または複数個設けることにより、容量未知のＭＩＳ構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のＭＩＳ構造、誘電体またはキャパシタがＦ−Ｎトンネル漏れ電流に支配されていれば、測定装置に過大なリーク電流が流れることを防ぐため、Ｃ−Ｖ特性の測定を正確に行って、未知の容量を算出することができる。
【図面の簡単な説明】
【図１】実施形態１の絶縁膜容量評価装置を示す等価回路図である。
【図２】実施形態１の絶縁膜容量評価装置におけるＬＣＲメーターも加えた構成を示す等価回路図である。
【図３】実施形態１において得られたＣ−Ｖ特性を示すグラフである。
【図４】実施形態２の絶縁膜容量評価装置を示す等価回路図である。
【図５】従来のＣ−Ｖ測定装置によるＰ＋ゲート電極のボロン突き抜け有無の評価結果を示すグラフである。
【図６】膜厚１．５ｎｍ〜３．２ｎｍまでのシリコン酸化膜を絶縁膜とするＭＯＳ構造のＩ−Ｖ特性を示すグラフである。
【図７】従来のＣ−Ｖ測定装置を用いて測定したＣ−Ｖ特性を示すグラフである。
【図８】従来の非接触型Ｃ−Ｖ測定装置を示す等価回路図である。
【符号の説明】
１ 容量未知のＭＩＳ構造に直列に接続される容量既知のＭＩＳ構造
２ 容量未知のＭＩＳ構造
Φｍｓ１、Φｍｓ２ 容量既知のＭＯＳ構造の仕事関数差
Φｍｓａ１、Φｍｓａ２、Φｍｓｂ１、Φｍｓｂ２ 容量既知のキャパシタの仕事関数差
Ｃ１ 絶縁膜容量Ｃ１−１と半導体容量Ｃ１−２の合成容量（既知）
Ｃ２ 絶縁膜容量Ｃ２−１と半導体容量Ｃ２−２の合成容量（未知）
Ｃ１−１ 容量既知の絶縁膜容量
Ｃ１−２ 容量既知の半導体容量
Ｃ２−１ 容量未知の絶縁膜容量
Ｃ２−２ 容量未知の半導体容量
Ｃａ、Ｃｂ 容量既知のキャパシタ容量
Φｍｓ 従来の測定装置における電極の仕事関数差
Ｃａｉｒ 従来の測定装置における空間（エアギャップ）容量
Ｃｏｘ 絶縁膜容量
Ｃｄ 半導体容量
Claims (5)
- ＭＩＳ構造のＣ−Ｖ特性を測定する装置であって、容量未知であってシリコン酸化膜換算で３ｎｍ未満の膜厚の絶縁膜に対応する容量を有する被測定対象のＭＩＳ構造に対して、該ＭＩＳ構造のトンネル電流による漏れ電流を直接流さないようにシリコン酸化膜換算で３ｎｍ以上の膜厚の絶縁膜に対応する容量を有する容量既知のＭＩＳ構造を有する既知容量構造を少なくとも１個直列に接続して、直列に接続された前記容量未知のＭＩＳ構造と前記既知容量構造との合成容量の測定を行うことを特徴とする絶縁膜容量評価装置。
- 前記既知容量構造は、装置本体から着脱可能である請求項１に記載の絶縁膜容量評価装置。
- 前記既知容量構造として、それぞれの容量値が異なる複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能である請求項１または請求項２に記載の絶縁膜容量評価装置。
- 前記既知容量構造として、それぞれの容量値が等しい複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか１つを選択して使用可能である請求項１または請求項２に記載の絶縁膜容量評価装置。
- 請求項１乃至請求項４のいずれかに記載の絶縁膜容量評価装置によって測定される前記合成容量から前記容量未知のＭＩＳ構造の容量を算出することを特徴とする絶縁膜容量評価方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
| US10/003,258 US6975102B2 (en) | 2000-12-12 | 2001-12-06 | Apparatus and method for analyzing capacitance of insulator |
| TW090130637A TW541636B (en) | 2000-12-12 | 2001-12-11 | Apparatus and method for analyzing capacitance of insulator |
| KR10-2001-0078391A KR100407240B1 (ko) | 2000-12-12 | 2001-12-12 | 절연체의 용량을 평가하는 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184829A JP2002184829A (ja) | 2002-06-28 |
| JP3736740B2 true JP3736740B2 (ja) | 2006-01-18 |
Family
ID=18846801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000378188A Expired - Fee Related JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6975102B2 (ja) |
| JP (1) | JP3736740B2 (ja) |
| KR (1) | KR100407240B1 (ja) |
| TW (1) | TW541636B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111983B2 (en) * | 2004-04-13 | 2006-09-26 | Reliance Electric Technologies, Llc | Temperature detection method and apparatus for inverter-driven machines |
| US8134376B2 (en) * | 2005-01-17 | 2012-03-13 | Tohoku University | Method of measuring electronic device and measuring apparatus |
| KR100799100B1 (ko) * | 2005-08-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 폴리실리콘공핍율 측정방법과 그를 위한 테스트패턴의제조방법 |
| KR100633995B1 (ko) | 2005-10-24 | 2006-10-16 | 동부일렉트로닉스 주식회사 | Ｍｏｓ 바렉터 특성 검출 방법 |
| US8446154B2 (en) * | 2010-09-24 | 2013-05-21 | The Boeing Company | Methods and systems for quantifying degradation of wiring insulation |
| CN104282250B (zh) * | 2014-10-24 | 2016-08-31 | 深圳市华星光电技术有限公司 | Tft 中mis 结构设计的控制方法及系统 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844585B1 (ja) * | 1969-04-12 | 1973-12-25 | ||
| US4510516A (en) * | 1982-02-01 | 1985-04-09 | Bartelink Dirk J | Three-electrode MOS electron device |
| JPH03171663A (ja) * | 1989-11-29 | 1991-07-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| JP2802825B2 (ja) * | 1990-09-22 | 1998-09-24 | 大日本スクリーン製造 株式会社 | 半導体ウエハの電気測定装置 |
| JP2619147B2 (ja) * | 1991-04-15 | 1997-06-11 | 三菱電機株式会社 | Ｍｉｓ構造の界面準位密度分布測定方法 |
| US5362975A (en) * | 1992-09-02 | 1994-11-08 | Kobe Steel Usa | Diamond-based chemical sensors |
| JPH06112291A (ja) | 1992-09-25 | 1994-04-22 | Dainippon Screen Mfg Co Ltd | 半導体の少数キャリアのライフタイム測定方法 |
| JP2709351B2 (ja) * | 1992-09-25 | 1998-02-04 | 大日本スクリーン製造株式会社 | 非接触ｃ−ｖ測定装置におけるｃ−ｖ特性変換方法 |
| JP2802868B2 (ja) * | 1992-12-22 | 1998-09-24 | 大日本スクリーン製造株式会社 | 半導体ウエハの非接触電気測定用センサおよびその製造方法、並びに、そのセンサを用いた測定方法 |
| JPH06349920A (ja) * | 1993-06-08 | 1994-12-22 | Dainippon Screen Mfg Co Ltd | 半導体ウェハの電荷量測定方法 |
| US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| JP2856666B2 (ja) * | 1993-12-28 | 1999-02-10 | 大日本スクリーン製造株式会社 | 半導体ウェハの絶縁膜厚測定方法 |
| US5521525A (en) * | 1994-04-15 | 1996-05-28 | University Of North Carolina | Method and apparatus for measuring the doping density profile of a semiconductor layer |
| JPH08102481A (ja) * | 1994-09-30 | 1996-04-16 | Shin Etsu Handotai Co Ltd | Ｍｉｓ型半導体装置の評価方法 |
| JP3685498B2 (ja) * | 1994-10-28 | 2005-08-17 | カリック アンド ソファ ホウルディングス インコーポレイテッド | プログラム可能高密度電子工学試験装置 |
| US6157045A (en) * | 1995-08-25 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device evaluation pattern and evaluation method |
| JP3506875B2 (ja) * | 1997-03-25 | 2004-03-15 | 大日本スクリーン製造株式会社 | 電気特性測定装置 |
| JP4031854B2 (ja) * | 1997-11-19 | 2008-01-09 | 沖電気工業株式会社 | 半導体装置のキャパシタ絶縁膜製造方法 |
| JP3194375B2 (ja) * | 1998-12-21 | 2001-07-30 | 日本電気株式会社 | 特性評価用半導体装置および特性評価方法 |
| US6472233B1 (en) * | 1999-08-02 | 2002-10-29 | Advanced Micro Devices, Inc. | MOSFET test structure for capacitance-voltage measurements |
-
2000
- 2000-12-12 JP JP2000378188A patent/JP3736740B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-06 US US10/003,258 patent/US6975102B2/en not_active Expired - Fee Related
- 2001-12-11 TW TW090130637A patent/TW541636B/zh active
- 2001-12-12 KR KR10-2001-0078391A patent/KR100407240B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100407240B1 (ko) | 2003-11-28 |
| US6975102B2 (en) | 2005-12-13 |
| US20020070731A1 (en) | 2002-06-13 |
| JP2002184829A (ja) | 2002-06-28 |
| KR20020046967A (ko) | 2002-06-21 |
| TW541636B (en) | 2003-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051020 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111104 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |