JP3736740B2 - 絶縁膜容量評価装置および絶縁膜容量評価方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MIS構造のC−V特性を測定する絶縁膜容量評価装置および絶縁膜容量評価方法に関し、特に、膜厚が3nm未満の薄膜シリコン酸化膜を備えたMIS構造のC−V特性を測定可能な絶縁膜容量評価装置および絶縁膜容量評価方法に関する。
【0002】
【従来の技術】
トランジスタのゲート絶縁膜を評価するに際して、実際にトランジスタを作製して評価するのは繁雑で時間がかかる。このため、事前にドライブ電流値等のトランジスタ特性を推測する方法の1つとして、MIS(電極/絶縁膜/半導体)構造を作製し、そのC−V(容量−電圧)特性を測定することが行われる。
【0003】
近年では、デュアルゲート(P+ゲート、N+ゲート)構造が用いられるようになり、P+ゲート電極に注入されたボロンがその後の工程で受ける熱処理によってチャネル部まで拡散し、トランジスタのしきい値を変動させてしまうという問題がある。図5は、MIS構造形成後の熱処理によるP+ゲート電極のボロン突き抜けを示すグラフである。ここでは、サイズ9×10-4cm2のP型MIS構造を形成し、熱処理温度を変化させてC−V特性を測定している。この図に示すように、1010℃および1020℃の熱処理ではC−Vカーブが重なっており、ボロンの突き抜けは無く良好であるが、1050℃ではC−Vカーブが正の電位へずれており、ボロンが基板まで拡散したことを示している。トランジスタ作製前にこのデータを得ていれば、1020℃までの温度でプロセスを構築すれば良いことが分かる。よって、簡単に、かつ、早くP+ゲート電極のボロン突き抜け有無を評価する手法として、C−V特性の測定は益々重要となってきている。
【0004】
従来においては、シリコン基板(ウェハまたはチップ)上にテストパターン(TEG)としてMIS構造を作製し、測定装置(LCRメーター)によりC−V特性を評価していた。
【0005】
ところで、LSIの高集積化に伴って、また、デバイス高速化の要求から、そのサイズは微細化されてきており、デバイスの平面方向の微細化のみならず、デバイスの縦方向(厚さ方向)のサイズも小さくなっている。特に、ゲートシリコン酸化膜においては3nm以下の膜厚が要求されているため、従来の測定装置ではC−V特性を正確に測定することができない。図6は、1.5nm〜3.2nmの膜厚のシリコン酸化膜を絶縁膜とするN型MOS(金属/酸化膜/半導体)構造のI−V特性を示すグラフである。シリコン酸化膜の場合、3nm以上の膜厚ではF−Nトンネル漏れ電流に支配されており、漏れ電流は非常に小さいが、3nm未満の膜厚になると直接トンネル漏れ電流に支配されるため、漏れ電流が非常に大きくなることがこの図からよく分かる。C−V特性においては図7に示すように、膜厚3.2nmでは正常なC−Vカーブを示しているが、膜厚2nmでは直接トンネル漏れ電流の影響で−1.5V以下の電圧において理想カーブから大きくずれてしまっている。
【0006】
なお、このように極薄の絶縁膜を有するデバイスでは、薄膜化によって高速化を達成することができるが、リークの問題が残るため、デバイスの目的に応じた使い分けが行われている。すなわち、消費電流を少しでも小さくしたい場合にはこのような極薄の絶縁膜を有するデバイスは用いず、消費電力(電流)が多くても高速化を要求されるような場合には3nm付近よりも薄い絶縁膜を有するデバイスを用いている。
【0007】
一方、絶縁膜容量を評価するための装置としては、特開平6−112289号公報に図8に示すような非接触型のC−V測定装置が提案されている。この図において、Φmsは測定装置の電極の仕事関数差、Cairは空間(エアギャップ)容量、Coxは絶縁膜容量、Cdは半導体ウェハの空乏層容量である。このように測定装置自体に電極を設け、電極と絶縁膜との間に空間を設けることにより、MIS構造を形成することなく、絶縁膜形成直後に容量測定を行うことができる。また、シリコンウェハと電極とを非接触にすることにより、シリコンウェハを金属電極で汚染しないため、測定後のウェハをインラインでその後の処理工程へ進めることができる。
【0008】
【発明が解決しようとする課題】
しかしながら、図8に示した従来の測定装置を用いて膜厚3nm以下の絶縁膜を評価しようとした場合、電極と絶縁膜との間の距離を0.01nmオーダーまで精密に制御しなければ空間の容量を正確に計算することができない。しかし、現状ではこのオーダーでの制御は物理的に不可能であり、これにより生じる誤差で絶縁膜の容量を正確に知ることはできない。また、電極とシリコン基板との距離はインラインでのダストにより制限され、現状では100nm以下に近づけることは困難であり、ダストで電極と基板がショートした場合には測定装置を破損してしまう。さらに、測定が絶縁膜形成直後に限られ、電極形成後では測定不可能であるため、この測定装置により図5に示したようなP+ゲート電極からのボロン突き抜けを評価することができなかった。
【0009】
本発明は、このような従来技術の課題を解決するべくなされたものであり、直接トンネル漏れ電流の影響を受けずに極薄絶縁膜の正確なC−V特性測定を可能とし、さらに、極薄絶縁膜のMIS構造におけるP+ゲート電極のボロン突き抜けをも評価可能な絶縁膜容量評価装置および絶縁膜容量評価方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明の絶縁膜容量評価装置は、MIS構造のC−V特性を測定する装置であって、容量未知であってシリコン酸化膜換算で3nm未満の膜厚の絶縁膜に対応する容量を有する被測定対象のMIS構造に対して、該MIS構造のトンネル電流による漏れ電流を直接流さないようにシリコン酸化膜換算で3nm以上の膜厚の絶縁膜に対応する容量を有する容量既知のMIS構造を有する既知容量構造を少なくとも1個直列に接続して、直列に接続された前記容量未知のMIS構造と前記既知容量構造との合成容量の測定を行うことを特徴とし、そのことにより上記目的が達成される。
【0011】
前記既知容量構造は、装置本体から着脱可能であることが好ましい。
【0012】
前記既知容量構造として、それぞれの容量値が異なる複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか1つを選択して使用可能であることが好ましい。
【0013】
前記既知容量構造として、それぞれの容量値が等しい複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか1つを選択して使用可能であることが好ましい。
【0014】
本発明の絶縁膜容量評価方法は、前記絶縁膜容量評価装置によって測定される前記合成容量から前記容量未知のMIS構造の容量を算出することを特徴とする。
【0016】
以下に、本発明の作用について説明する。
【0017】
本発明にあっては、被測定対象である容量未知のMIS(MOSを含む)構造に対して、容量既知のMIS構造、誘電体およびキャパシタ(コンデンサ)の少なくとも1種類を1個または複数個、直列に接続することにより、容量未知のMIS構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のMIS構造、誘電体またはキャパシタがF−Nトンネル漏れ電流に支配されていれば、装置に過大なリーク電流が流れることを防ぐことができ、C−V特性の測定を正確に行うことが可能である。
【0018】
得られた結果は既知の容量C1と未知の容量C2との合成容量Cであり、
1/C=1/C1+1/C2
から未知の容量を算出することができる。なお、既知容量のMIS構造、誘電体およびキャパシタ(コンデンサ)は、同じ種類のものまたは異なる種類のものを複数個設けることも可能であるが、抵抗を小さくするために複数個設けるよりも1個だけ設ける方が好ましい。
【0019】
容量既知のMIS構造、誘電体およびキャパシタは、コネクタ等により装置本体から着脱可能とするか、またはスイッチにより切り換え可能とすることにより、付加する既知容量を適宜選択することが可能になる。
【0020】
容量既知のMIS構造、誘電体およびキャパシタは、容量がシリコン酸化膜換算で3nm以上で、直接トンネル漏れ電流を流さないものとすることにより、測定装置(LCRメーター)に過大な電流が流れることを防ぎ、正確な容量測定が可能となる。
【0021】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【0022】
(実施形態1)
図1に本発明の一実施形態である絶縁膜容量評価装置の等価回路の一部を示し、図2にLCRメーターも加えた構成を示す。ここでは、膜厚3nm未満の直接トンネル漏れ電流が流れるシリコン酸化膜(例えば膜厚2nm)を絶縁膜とした容量未知(C2)のMOS構造2に対して、膜厚3nm以上の直接トンネル漏れ電流が流れないシリコン酸化膜(例えば膜厚3.2nm)を絶縁膜とした容量既知(C1)のMOS構造1を直列に接続している。この図において、Φms1およびΦms2は容量既知のMOS構造の仕事関数差(例えばn+PolySi電極、Pwell(1E15atm)の構造で−1.0V程度)であり、C1はシリコン酸化膜の容量C1−1とシリコン半導体の容量C1−2の合成容量であり、C2はシリコン酸化膜の容量C2−1とシリコン半導体の容量C2−2の合成容量である。
【0023】
このように構成された本実施形態の絶縁膜容量評価装置を用いてC−V特性を測定することにより、図3中の合成カーブのような結果が得られ、合成容量としてC−V特性を評価することが可能となる。そして、
1/C=1/C1+1/C2
から、各電圧で得られた合成容量から図2中の3.2nmC−V測定カーブの容量を差し引くことにより、図3中の2nmC−V換算カーブが得られる。これは、図3中の2nmC−V理想カーブに極めて近い結果を示している。
【0024】
ここで、仕事関数差については、以下のように取り扱う。LCRメーターで発生させた電位差をVとすると、MOS構造2に印加される電位差V2はV2=V−Φms1となる。よって、ある電圧Vで得られた合成容量CからC2を算出し、それをV2に対してプロットすれば正確なC−Vカーブが得られる。
【0025】
図3では容量既知のMOS構造はP+/Pwellであり、Φms1は0.2Vであるため、LCRメーターで発生した電位差が2Vの場合、未知のMOS構造には1.8Vの電圧が印加される。よって、LCRメーター2Vでの未知容量を計算し、その値を1.8Vに対してプロットすることにより、未知のMOS構造のC−Vカーブが得られる。
【0026】
なお、図3中の2nmC−V理想カーブは物理的な膜厚から算出した特性であり、本実施形態で求めた図3中の2nmC−V換算カーブとは若干の差があるが、このような差が生じる原因としては、電極(Poly−Si)の不純物濃度によって電極自体が一部空乏化したりすることも考えられる。しかしながら、本実施形態のように電極特性から求めた容量データの方が、物理的な膜厚から算出したデータに比べて、種々の特性を
評価する上で重要である。
【0027】
これに対して、従来のC−V特性評価では、容量既知のMOS構造が設けられていないため、蓄積側(C−V特性の−側、−1V〜−1.5V以下)で直接トンネル漏れ電流によりC−V特性が図7中の2nm測定カーブのようにずれて正確に評価ができなかった。
【0028】
このように、本実施形態によれば、極薄膜の正確なC−V特性の測定が可能となる。さらに、従来の非接触型のC−V測定装置では不可能であった、+Pゲート電極のボロン突き抜け有無の評価についても、この手法を用いてP型MOS構造(またはMIS構造)に対して同様の測定を行えば、評価することが可能である。
【0029】
(実施形態2)
図4は、本実施形態の絶縁膜容量評価装置において、被測定対象である容量未知のMIS構造に対して直列に接続される、容量既知のキャパシタ部の等価回路を示す図である。この図において、系2−1は直接トンネル漏れ電流が流れない膜厚3nm以上、例えば膜厚3nmのシリコン酸化膜を絶縁膜とするキャパシタであり、系2−2は直接トンネル漏れ電流が流れない膜厚3nm以上、例えば膜厚5nmのシリコン酸化膜を絶縁膜とするキャパシタであり、系2−3は例えばキャパシタが設けられていない。また、Φmsa1、Φmsa2、Φmsb1およびΦmsb2は容量既知のキャパシタの仕事関数差であり、CaおよびCbはキャパシタの容量である。ここで、仕事関数差は絶縁膜を上下から挟む金属材料であり、上下の材料が同じであれば考慮する必要はない。また、キャパシタでは、実施形態1のMOS構造に比べて空乏層(図1のC1−2)を考慮する必要がない。
【0030】
この装置において、スイッチにより系2−3を選択すると、従来同様のキャパシタを配しない構成での測定が可能であり、系2−1または系2−3を選択すると、容量未知のMIS構造に対して直列に容量既知のキャパシタを接続することができる。従って、任意に所望の容量のキャパシタを接続することが可能となる。
【0031】
なお、キャパシタの劣化を考えると絶縁膜の膜厚が厚い方が好ましいが、測定精度を向上させるためには3nm以上であって、なるべく薄いものが好ましい。測定精度と電流リークとのトレードオフを考えると、3nm程度が最も好ましいことになる。しかし、薄いシリコン酸化膜ではストレスによる劣化が早く、例えば3nmの膜でC−V特性を測定すると電気的なストレスが蓄積されて、ほぼ1000回程度で破壊されてしまう。そこで、例えば系2−1と系2−2を等しい容量にすることにより、一方を予備のキャパシタとして、所定の測定回数を経た後は予備のキャパシタに切り換えるようにすることができる。
【0032】
なお、本実施形態では、スイッチによりキャパシタを切り換え可能としたが、各キャパシタを装置本体から着脱可能としてもよい。
【0033】
また、上記実施形態1および実施形態2では容量既知のMOS構造またはキャパシタを容量未知のMOS構造に直列に接続してC−V特性を測定する例について説明したが、MIS構造や誘電体を用いたり、これらを組み合わせて複数個設けてもよい。また、容量未知のMIS構造の容量を評価することもできる。誘電体としては例えばシリコン酸化膜、シリコンナイトライド、アルミニウム酸化膜等の絶縁膜を用いることができる。なお、誘電体を実際に使用する上では、キャパシタ構造とするのが好ましい。
【0034】
【発明の効果】
以上詳述したように、本発明によれば、被測定対象である容量未知のMIS(MOSを含む)構造に直列に容量既知のMIS構造、誘電体およびキャパシタの少なくとも1種類を1個または複数個設けることにより、容量未知のMIS構造中の絶縁膜が直接トンネル漏れ電流を流しても、それと直列に接続した容量既知のMIS構造、誘電体またはキャパシタがF−Nトンネル漏れ電流に支配されていれば、測定装置に過大なリーク電流が流れることを防ぐため、C−V特性の測定を正確に行って、未知の容量を算出することができる。
【図面の簡単な説明】
【図1】実施形態1の絶縁膜容量評価装置を示す等価回路図である。
【図2】実施形態1の絶縁膜容量評価装置におけるLCRメーターも加えた構成を示す等価回路図である。
【図3】実施形態1において得られたC−V特性を示すグラフである。
【図4】実施形態2の絶縁膜容量評価装置を示す等価回路図である。
【図5】従来のC−V測定装置によるP+ゲート電極のボロン突き抜け有無の評価結果を示すグラフである。
【図6】膜厚1.5nm〜3.2nmまでのシリコン酸化膜を絶縁膜とするMOS構造のI−V特性を示すグラフである。
【図7】従来のC−V測定装置を用いて測定したC−V特性を示すグラフである。
【図8】従来の非接触型C−V測定装置を示す等価回路図である。
【符号の説明】
1 容量未知のMIS構造に直列に接続される容量既知のMIS構造
2 容量未知のMIS構造
Φms1、Φms2 容量既知のMOS構造の仕事関数差
Φmsa1、Φmsa2、Φmsb1、Φmsb2 容量既知のキャパシタの仕事関数差
C1 絶縁膜容量C1−1と半導体容量C1−2の合成容量(既知)
C2 絶縁膜容量C2−1と半導体容量C2−2の合成容量(未知)
C1−1 容量既知の絶縁膜容量
C1−2 容量既知の半導体容量
C2−1 容量未知の絶縁膜容量
C2−2 容量未知の半導体容量
Ca、Cb 容量既知のキャパシタ容量
Φms 従来の測定装置における電極の仕事関数差
Cair 従来の測定装置における空間(エアギャップ)容量
Cox 絶縁膜容量
Cd 半導体容量
Claims (5)
- MIS構造のC−V特性を測定する装置であって、容量未知であってシリコン酸化膜換算で3nm未満の膜厚の絶縁膜に対応する容量を有する被測定対象のMIS構造に対して、該MIS構造のトンネル電流による漏れ電流を直接流さないようにシリコン酸化膜換算で3nm以上の膜厚の絶縁膜に対応する容量を有する容量既知のMIS構造を有する既知容量構造を少なくとも1個直列に接続して、直列に接続された前記容量未知のMIS構造と前記既知容量構造との合成容量の測定を行うことを特徴とする絶縁膜容量評価装置。
- 前記既知容量構造は、装置本体から着脱可能である請求項1に記載の絶縁膜容量評価装置。
- 前記既知容量構造として、それぞれの容量値が異なる複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか1つを選択して使用可能である請求項1または請求項2に記載の絶縁膜容量評価装置。
- 前記既知容量構造として、それぞれの容量値が等しい複数個の既知容量構造が設けられており、該複数個の既知容量構造はスイッチによっていずれか1つを選択して使用可能である請求項1または請求項2に記載の絶縁膜容量評価装置。
- 請求項1乃至請求項4のいずれかに記載の絶縁膜容量評価装置によって測定される前記合成容量から前記容量未知のMIS構造の容量を算出することを特徴とする絶縁膜容量評価方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
US10/003,258 US6975102B2 (en) | 2000-12-12 | 2001-12-06 | Apparatus and method for analyzing capacitance of insulator |
TW090130637A TW541636B (en) | 2000-12-12 | 2001-12-11 | Apparatus and method for analyzing capacitance of insulator |
KR10-2001-0078391A KR100407240B1 (ko) | 2000-12-12 | 2001-12-12 | 절연체의 용량을 평가하는 장치 및 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000378188A JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002184829A JP2002184829A (ja) | 2002-06-28 |
JP3736740B2 true JP3736740B2 (ja) | 2006-01-18 |
Family
ID=18846801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000378188A Expired - Fee Related JP3736740B2 (ja) | 2000-12-12 | 2000-12-12 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6975102B2 (ja) |
JP (1) | JP3736740B2 (ja) |
KR (1) | KR100407240B1 (ja) |
TW (1) | TW541636B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100633995B1 (ko) | 2005-10-24 | 2006-10-16 | 동부일렉트로닉스 주식회사 | Mos 바렉터 특성 검출 방법 |
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CN104282250B (zh) | 2014-10-24 | 2016-08-31 | 深圳市华星光电技术有限公司 | Tft 中mis 结构设计的控制方法及系统 |
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US6472233B1 (en) * | 1999-08-02 | 2002-10-29 | Advanced Micro Devices, Inc. | MOSFET test structure for capacitance-voltage measurements |
-
2000
- 2000-12-12 JP JP2000378188A patent/JP3736740B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-06 US US10/003,258 patent/US6975102B2/en not_active Expired - Fee Related
- 2001-12-11 TW TW090130637A patent/TW541636B/zh active
- 2001-12-12 KR KR10-2001-0078391A patent/KR100407240B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100407240B1 (ko) | 2003-11-28 |
US20020070731A1 (en) | 2002-06-13 |
KR20020046967A (ko) | 2002-06-21 |
US6975102B2 (en) | 2005-12-13 |
TW541636B (en) | 2003-07-11 |
JP2002184829A (ja) | 2002-06-28 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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