CN114927505A - 一种芯片的测试结构及测试方法 - Google Patents

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CN114927505A CN202210668088.9A CN202210668088A CN114927505A CN 114927505 A CN114927505 A CN 114927505A CN 202210668088 A CN202210668088 A CN 202210668088A CN 114927505 A CN114927505 A CN 114927505A
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Abstract

本发明公开了一种芯片的测试结构及测试方法，属于半导体技术领域。所述测试结构包括：第一分部，设置在衬底的表面上，且沿所述衬底内的有源区的方向延伸；第二分部，一端与所述第一分部连接，另一端向所述有源区上延伸，且与所述有源区上的介质层接触，所述第二分部覆盖所述有源区之间的浅沟槽隔离结构，以测试所述浅沟槽隔离结构与所述有源区之间是否存在凹陷；第三分部，所述第三分部与所述第一分部平行设置；第四分部，所述第四分部和所述第二分部交错设置；第一电压源，连接于所述第一分部的一端；以及第二电压源，连接于所述第三分部的一端。通过本发明提供的芯片的测试结构及测试方法，提高芯片的检测效率。

Description

一种芯片的测试结构及测试方法
技术领域
本发明属于半导体技术领域，特别涉及一种芯片的测试结构及测试方法。
背景技术
随着半导体集成技术的发展，在衬底上集成更多的器件，多个器件之间通过浅沟槽隔离结构(Shallow Trench Isolation，STI)进行隔离。随着芯片体积缩小，浅沟槽隔离结构的尺寸也在缩小和加深，浅沟槽隔离结构的填充既要没有空洞，又要求边缘形貌良好。在形成浅沟槽隔离结构时，浅沟槽隔离结构与有源区之间的台阶高度过低，有可能在浅沟槽隔离结构与有源区边界形成凹陷(divot)，在后期栅极沉积过程中，凹陷处栅极厚度偏大，易导致栅极材料残留。浅沟槽隔离结构与有源区之间的台阶高度过高，凹陷上方的介质层突出，导致栅极材料刻蚀不完全造成栅极残留。且在芯片制作完成后，芯片在凹陷处导通，浅沟槽隔离结构失效，且无法有效测试浅沟槽隔离结构失效，导致产品良率降低。
因此，提供一种能够有效对芯片进行检测的测试结构和测试方法成为亟需解决的问题。
发明内容
本发明的目的在于提供一种芯片的测试结构及测试方法，通过本发明提供的芯片的测试结构及测试方法，可以提高芯片的检测效率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种芯片的测试结构，包括：
第一分部，设置在衬底的表面上，且沿所述衬底内的有源区的方向延伸；
第二分部，一端与所述第一分部连接，所述第二分部的另一端向所述有源区上延伸，且与所述有源区上的介质层接触，所述第二分部覆盖所述有源区之间的浅沟槽隔离结构，以测试所述浅沟槽隔离结构与所述有源区之间是否存在凹陷；
第三分部，设置在所述第二分部相对于所述第一分部的一侧，且所述第三分部与所述第一分部平行设置；
第四分部，一端与所述第三分部连接，所述第四分部的另一端向所述第一分部的一侧延伸，且所述第四分部和所述第二分部交错设置；
第一电压源，连接于所述第一分部的一端；以及
第二电压源，连接于所述第三分部的一端。
在本发明一实施例中，所述第二分部与所述第一分部垂直设置。
在本发明一实施例中，所述第四分部和所述第二分部平行设置。
在本发明一实施例中，所述第二分部靠近所述第三分部的一端和所述第三分部具有第一预设距离。
在本发明一实施例中，所述第一预设距离为所述第三分部和相邻所述有源区之间距离的三分之一至二分之一。
在本发明一实施例中，所述第四分部靠近所述第一分部的一端与所述第一分部具有第二预设距离。
在本发明一实施例中，所述第二预设距离为所述第一分部和相邻所述有源区之间距离的三分之一至二分之一。
在本发明一实施例中，所述衬底上包括至少一个所述测试结构，且所述测试结构设置在相邻所述芯片之间的切割道上。
本发明还提供一种芯片的测试方法，采用如上所述的芯片的测试结构，其至少包括以下步骤：
通过第一电压源向第一分部施加第一电压；
通过第二电压源向第三分部施加第二电压，且所述第一电压大于所述第二电压；
测量流经所述第一分部和所述第三分部的电流；
若电流值低于参考值，则所述芯片通过测试；
若电流值等于或高于参考值，则依据电流值分析所述芯片中存在的缺陷严重程度。
在本发明一实施例中，所述第一电压为单个所述芯片的额定电压，所述第二电压为零电压。
综上所述，本发明提供的一种芯片的测试结构及测试方法，测试结构简单，且测试全面，测试效率高。可判断芯片中是否存在缺陷以及缺陷的严重程度，提高测试效率，及时发现可靠性缺陷，提高产品的良率和可靠性，降低生产成本。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中测试结构示意图。
图2为本发明另一实施例中测试结构示意图。
图3为本发明一实施例中芯片的结构示意图。
图4为图3中A部分的放大图。
图5为图4沿2-2方向的部分剖视图。
图6为图1沿1-1方向的部分剖视图。
图7为图1沿1-1方向的另一剖视图。
图8为图1沿1-1方向的另一剖视图。
图9为图8的局部放大示意图。
图10为发明一实施例中存在两处缺陷时测试结构导通示意图。
标号说明：
10、衬底；100、测试结构；101、芯片；102、切割道；103、逻辑门；104、P型金属氧化物半导体晶体管；105、N型金属氧化物半导体晶体管；106、栅极介质层；107、栅极材料层；11、有源区；12、第一分部；13、第二分部；14、第三分部；15、第四分部；16、第一测试点；17、第二测试点；18、介质层；19、浅沟槽隔离结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
在本说明书的描述中，需要理解的是，术语中“中心”、“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本方案和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本方案的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在半导体制作过程中，例如在制备包括静态随机存取存储器(Static Random-Access Memory，SRAM)、互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)、金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)或图像传感器等半导体器件时，半导体器件设置在有源区上，且半导体器件之间通过浅沟槽隔离结构进行隔离，多个半导体器件之间通过设置在上方的金属布线进行连接，形成一个半导体集成芯片。在栅极制备过程中，当浅沟槽隔离结构与半导体器件的有源区之间的台阶高度过低时，浅沟槽隔离结构与有源区的边缘易出现凹陷，凹陷处栅极厚度偏大，导致栅极材料残留。当浅沟槽隔离结构与半导体器件的有源区之间的台阶高度过高时，凹陷上方的介质层突出，导致栅极材料刻蚀不完全造成栅极残留。在芯片制作完成后，对芯片进行测试，电流经过凹陷处的栅极材料与有源区连接，多个芯片导通，芯片失效，造成制作良率下降，且检测过程复杂，检测周期较长。本发明提供的芯片的测试结构及测试方法，测试结构可与芯片中的半导体器件同步制作，在芯片制作完成后，通过测试结构对分析区域内芯片中可能存在的缺陷种类以及缺陷严重程度进行测试，可广泛应用在各种芯片中，加快芯片的测试效率。
请参阅图1至图4所示，在本发明一实施例中，测试结构100设置在衬底10上。其中，在设置测试结构100的衬底10上设置多个有源区11，即在测试结构100所在的衬底10的不同区域进行杂质离子注入，形成N型或P型掺杂区，即形成有源区11。在本实施例中，例如设置2～9个有源区11，又例如设置3个有源区11，且多个有源区11之间相互平行，以利于模拟芯片中的半导体器件。有源区11之间通过浅沟槽隔离结构19进行电隔离。在本发明，有源区11的尺寸与芯片内的有源区的尺寸保持一侧，提高测试的准确性。在本发明另一实施例中，在测试结构所在的衬底10上例如设置2个有源区11，且有源区11的宽度大于本实施例中有源区的宽度。本发明提供的测试结构可应用于不同尺寸的有源区上，即不同类型或型号的芯片中，均可以采用本发明提供的测试结构，扩大了测试结构的适用范围。
请参阅图1和图6所示，在本发明一实施例中，图6为图1中沿1-1方向的部分剖面图，且剖面图包括至少两个有源区11以及位于有源区11之间的浅沟槽隔离结构19。在衬底10上设置有测试结构100，其中，测试结构100包括有源区11、第一分部12、第二分部13、第三分部14、第四分部15、第一测试点16、第二测试点17、介质层18以及浅沟槽隔离结构19。其中，第二分部11和第四分部15覆盖有源区11以及有源区11之间的浅沟槽隔离结构19，以测试有源区11和浅沟槽隔离结构19的界面处是否存在凹陷。在本实施例中，介质层18例如为二氧化硅(SiO2)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸铪(HfSiO)或五氧化二钽(Ta2O5)等介电材料构成，介质层18又例如为二氧化硅。
请参阅图1至图4所示，在本发明一实施例中，在衬底10内设置有多个芯片101，即在同一衬底10上同时形成多个芯片101。芯片101可包括多个或多种半导体器件，芯片101包括例如多个逻辑门103、多个P型金属氧化物半导体晶体管104(P-Metal-Oxide-Semiconductor，PMOS)以及多个N型金属氧化物半导体晶体管105(N-Metal-Oxide-Semiconductor，MMOS)等，图4中仅表示芯片101中可能存在的半导体器件类型，不代表芯片101中半导体器件的个数。芯片101之间通过切割道102进行隔开，在同一衬底10上，至少设置一个测试结构100，且测试结构100设置在芯片101之间的切割道102上。为使图片简洁清晰，本实施例仅画出部分芯片101。为确保测试结果的准确性以及简化测试结构100的制作过程，测试结构100和芯片101同步制作。能够根据测试结构100中有源区11和浅沟槽隔离结构19之间是否存在缺陷以及缺陷的严重情况，对芯片101中可能存在的缺陷以及缺陷的严重情况进行推断。且测试结构100设置在切割道102上，对芯片101的影响较小。通过测试结构100推断出芯片101中可能存在的缺陷，可避免在测试过程中对芯片101的损伤，且不需要在芯片101制备完成后再设置测试结构100。测试结构100的结构简单，且测试结构100的制作工艺简单，提高检测效率。可以及时发现可靠性缺陷，提高产品的良率和可靠性，降低生产成本。且测试结构100在测试完成后，不需要对测试结构100进行处理，依据芯片出厂要求，对芯片进行切割即可。
请参阅图1和图6所示，在本发明一实施例中，在测试结构100所在的衬底10内设置多个有源区11，第一分部12设置在衬底10的表面。第一分部12沿有源区11的方向延伸，且第一分部12和有源区11可以平行设置，这样可测试测试结构100内全部有源区11和相邻的浅沟槽隔离结构19之间是否存在缺陷，同时，也可以提高制作过程的便捷性。第一分部12和衬底10之间通过介质层18进行隔离，第一分部12和有源区11之间有足够的安全距离可以保证电绝缘性。
请参阅图1所示，在本发明一实施例中，在第一分部12的一端，设置有第一测试点16，第一测试点16例如包括在第一分部12上形成金属接触点或是在第一分部12上标记测试点位。在测试过程中，第一测试点16与第一电压源(图中未显示)连接，对芯片进行测试。
请参阅图1和图6所示，在本发明一实施例中，在有源区11上分布多个第二分部13，且多个第二分部13等距设置在有源区11上。第二分部13的一端与第一分部12连接，另一端向有源区11上延伸，且第二分部13与有源区11上的介质层18接触。在本实施例中，第二分部13与第一分部12例如垂直设置，在其他实施例中，第二分部13与第一分部12也可以呈锐角设置。
请参阅图1和图6所示，在本发明一实施例中，第三分部14和第一分部12平行设置，且第三分部14和衬底10之间通过介质层18进行隔离。第三分部14和相邻有源区11之间有足够的安全距离可以保证电绝缘性。第三分部14位于第二分部13远离第一分部12的一端，且第三分部14与第二分部13之间具有第一预设距离，其中，第一预设距离例如为第三分部14和相邻有源区11之间距离的三分之一至二分之一，以确保第三分部14与第二分部13之间的电绝缘。这样可测试第一分部12和第三分部14之间，第二分部13接触的有源区11和相邻的浅沟槽隔离结构19之间是否存在缺陷，同时，也可以提高制作过程的便捷性。
请参阅图1所示，在本发明一实施例中，在第三分部14的一端，设置有第二测试点17，第二测试点17例如包括在第三分部14上形成金属接触点或是在第三分部14上标记测试点位。在测试过程中，第二测试点17与第二电压源(图中未显示)连接，对芯片进行测试。
请参阅图1所示，在本发明一实施例中，在有源区11上分布多个第四分部15，且多个第四分部15等距设置在有源区11上。其中，第四分部15和第二分部13的个数相同，且第四分部15和第二分部13交错分布，第二分部13和第四分部15平行设置。可对测试结构100内的有源区11与浅沟槽隔离结构19的连接处进行测试，提高测试效率。
请参阅图1所示，在本发明一实施例中，第四分部15的一端与第三分部14连接，另一端向第二分部13与第一分部12连接的一端延伸，且延伸至第一分部12与相邻有源区11之间。即第四分部15与第一分部12之间具有第二预设距离，其中，第二预设距离例如为第一分部12和相邻有源区11之间距离的三分之一至二分之一。
请参阅图1和图6所示，在本发明一实施例中，第四分部15与有源区11上的介质层18接触，且第四分部15与第三分部14例如垂直设置。在其他实施例中，第四分部15与第三分部14也可以呈锐角设置。同时，确保第四分部15和第二分部13平行设置，以便于测试结构100的制作，并确保第四分部15和第二分部13之间的电绝缘。
请参阅图1所示，在本发明一实施例中，第一分部12和第二分部13连接，构成第一测试线路，第三分部14和第四分部15构成第二测试线路，且第一测试线路和第二测试线路之间不存在交点。第二分部13和第四分部15交错设置，将测试结构100内的有源区11和浅沟槽隔离结构19全部覆盖，在测试过程中，可以测试第一分部12和第三分部14之间全部浅沟槽隔离结构19与有源区11之间是否存在缺陷，测试结构简单，且分析测试全面，测试效率高。
请参阅图1及图4至图6所示，在本发明一实施例中，图5为图4沿2-2方向的部分剖视图，图6为图1沿1-1方向的部分剖视图。在测试结构100中，有源区11之间通过浅沟槽隔离结构19进行隔离，在衬底10上形成介质层18和第二分部13，若浅沟槽隔离结构19的台阶高度过大或过小，则第二分部13在浅沟槽隔离结构19与有源区11的边界凹陷处存在残留，导致漏电产生。在芯片101中，P型金属氧化物半导体晶体管104和N型金属氧化物半导体晶体管105之间同样通过浅沟槽隔离结构19进行隔离，在衬底10上设置有栅极介质层106和栅极材料层107。其中，芯片101中的浅沟槽隔离结构19和测试结构100中的浅沟槽隔离结构19同步制作，栅极介质层106和测试结构100中的介质层18同步制作，栅极材料层107和第一分部12、第二分部13、第三分部14以及第四分部15同步制作，同时，测试结构100中包含芯片101中存在的半导体器件结构，为了图片简洁，在测试结构100中未表示出半导体器件。因此，当芯片101中浅沟槽隔离结构19的台阶高度过大或过小，会导致芯片101中的浅沟槽隔离结构19与有源区11的边界存在缺陷。同样地，测试结构100中的浅沟槽隔离结构19与有源区11的边界也相应的存在缺陷。因此，可通过测试结构100中的测试结果，推断芯片中可能存在的缺陷。
请参阅图1和图6所示，在本发明一实施例中，通过第一电压源，在第一测试点16接入第一电压，通过第二电压源，在第二测试点17接入第二电压。其中，第一电压和第二电压的数值不同，即第一电压和第二电压的存在电压差。在本实施例中，第一电压的数值例如与单个芯片的额定电压相等，例如为1～3V，第二电压例如为0V。在其他实施例中，第一电压和第二电压可选择其他电压值。
请参阅图1和图6所示，在本发明一实施例中，在第一测试点16和第二测试点17接入梯度电压后。第一测试点16和第二测试点17之间存在电势差，第一分部12设置在衬底10上，但第一分部12和衬底10之间设置有绝缘的介质层18，第二分部13设置在有源区11上，且第二分部13和有源区11之间设置有绝缘的介质层18，部分第二分部13设置在浅沟槽隔离结构19上。因此第一测试线路中电流很小，低于参考值，可以认为电路没有接通，其中，参考值例如为测试电性目标，参考值具体例如为10-7～10-9A。同样的第二测试线路中电流很小，低于参考值，也可以认为电路没有接通。因此，测得流经第一分部12和第三分部14的电流值，该值低于参考值。此时，浅沟槽隔离结构19的台阶高度适宜，且浅沟槽隔离结构19与有源区11的界面形貌良好，浅沟槽隔离结构19的隔离效果良好，芯片通过测试。
请参阅图1和图7所示，在本发明一实施例中，通过第一电压源，在第一测试点16接入第一电压，通过第二电压源，在第二测试点17接入第二电压，测量流经第一分部12和第三分部14的电流。其中，第一电压例如为1～3V，第二电压例如为0V。第一测试点16和第二测试点17之间存在电势差，第一分部12设置在衬底10上，且第一分部12和衬底10之间设置有绝缘的介质层18，第二分部13设置在有源区11上，且第二分部13和有源区11之间设置有绝缘的介质层18。部分第二分部13设置在浅沟槽隔离结构19上，但在第二分部13与浅沟槽隔离结构19的界面处，由于浅沟槽隔离结构19的台阶高度较小，在浅沟槽隔离结构19与有源区11的边界层形成凹陷。在形成第二分部13的过程中，第二分部13例如为多晶硅结构时，在沉积多晶硅的过程中，凹陷处的多晶硅厚度偏大，导致多晶硅在凹陷内残留。在第一分部12设置高电压时，电荷由第一分部12运动至第二分部13，再由第二分部13与有源区11边界处的凹陷内的多晶硅运动至有源区11内，再经由有源区11运动至第四分部15，再由第四分部15运动至第三分部14。因此，电荷构成完整的路径，可在第一分部12和第三分部14的两端测得高于参考值的电流。此时，可推断芯片中可能存在缺陷。同样地，若第四分部15和浅沟槽隔离结构19存在缺陷时，同样在第一分部12和第三分部14的两端测得高于参考值的电流，并通过电流值的大小对缺陷的严重情况进行推断。
请参阅图1和图8至图9所示，在本发明一实施例中，通过第一电压源，在第一测试点16接入第一电压，通过第二电压源，在第二测试点17接入第二电压，测试测量流经第一分部12和第三分部14的电流。其中，第一电压例如为1～3V，第二电压例如为0V。第一测试点16和第二测试点17之间存在电势差，第一分部12设置在衬底10上，且第一分部12和衬底10之间设置有绝缘的介质层18，第二分部13设置在有源区11上，且第二分部13和有源区11之间设置有绝缘的介质层18。部分第二分部13设置在浅沟槽隔离结构19上，但在第二分部13与浅沟槽隔离结构19的界面处，由于浅沟槽隔离结构19的台阶高度较大，凹陷上方的介质层18突出，导致栅极材料刻蚀不完全造成栅极残留。在第一分部12设置高电压时，电荷由第一分部12运动至第二分部13，再由第二分部13与有源区11边界处的凹陷内的多晶硅运动至有源区11内，再经由有源区11运动至第四分部15，再由第四分部15运动至第三分部14。因此电荷构成完整的路径，在第一分部12和第三分部14的两端测得高于参考值的电流。此时，可推断芯片可能存在缺陷。同样地，若第四分部15和浅沟槽隔离结构19存在缺陷时，同样在第一分部12和第三分部14的两端测得高于参考值的电流，并通过电流值的大小对缺陷的严重情况进行推断。
请参阅图10所示，在本发明一实施例中，在测试过程中，可根据在第一分部12和第三分部14的两端测得电流大小，推断芯片可能存在的缺陷严重程度，并可进一步通过切片对缺陷种类进行验证。在本实施例中，在第一测试点16接入芯片的额定电压，在第二测试点17接入零电压，若测试区域中，只有一处测试区域存在缺陷，测试电路导通，此时，测得的第一分部12和第三分部14的两端电流I1，则I1的值等于或大于参考值。如图10所示，当测试结构100中例如存在两处缺陷时，例如在B处和C处存在缺陷，电荷在B处和C处导通，测得的第一分部12和第三分部14的两端电流为I2，且根据并联电路电流规律，I2的值大于I1的值。同理，当测试结构100中，有n处有源区11和浅沟槽隔离结构19接触处存在缺陷时，可测得第一分部12和第三分部14的两端电流为In，且In的值大于I2的值，即测得电流值越大，测试结构100内的缺陷越严重。因此，可根据在第一分部12和第三分部14的两端测得的电流大小，判断芯片存在缺陷的严重程度。
综上所述，本发明提供一种芯片的测试结构及测试方法，测试结构简单，且测试全面，测试效率高，减少在测试过程中对芯片的损伤，提高芯片的测试效率。在测试结构上设置测量电压，测量通过测试结构的电流，可判断芯片中是否存在缺陷以及缺陷的严重程度，及时发现可靠性缺陷，提高产品的良率和可靠性，降低生产成本。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。

Claims (10)

1.一种芯片的测试结构，其特征在于，包括：
第一分部，设置在衬底的表面上，且沿所述衬底内的有源区的方向延伸；
第二分部，一端与所述第一分部连接，所述第二分部的另一端向所述有源区上延伸，且与所述有源区上的介质层接触，所述第二分部覆盖所述有源区之间的浅沟槽隔离结构，以测试所述浅沟槽隔离结构与所述有源区之间是否存在凹陷；
第三分部，设置在所述第二分部相对于所述第一分部的一侧，且所述第三分部与所述第一分部平行设置；
第四分部，一端与所述第三分部连接，所述第四分部的另一端向所述第一分部的一侧延伸，且所述第四分部和所述第二分部交错设置；
第一电压源，连接于所述第一分部的一端；以及
第二电压源，连接于所述第三分部的一端。
2.根据权利要求1所述的芯片的测试结构，其特征在于，所述第二分部与所述第一分部垂直设置。
3.根据权利要求1所述的芯片的测试结构，其特征在于，所述第四分部和所述第二分部平行设置。
4.根据权利要求1所述的芯片的测试结构，其特征在于，所述第二分部靠近所述第三分部的一端和所述第三分部具有第一预设距离。
5.根据权利要求4所述的芯片的测试结构，其特征在于，所述第一预设距离为所述第三分部和相邻所述有源区之间距离的三分之一至二分之一。
6.根据权利要求1所述的芯片的测试结构，其特征在于，所述第四分部靠近所述第一分部的一端与所述第一分部具有第二预设距离。
7.根据权利要求6所述的芯片的测试结构，其特征在于，所述第二预设距离为所述第一分部和相邻所述有源区之间距离的三分之一至二分之一。
8.根据权利要求1所述的芯片的测试结构，其特征在于，所述衬底上包括至少一个所述测试结构，且所述测试结构设置在相邻所述芯片之间的切割道上。
9.一种芯片的测试方法，其特征在于，采用如权利要求1所述的一种芯片的测试结构，且所述芯片的测试方法至少包括以下步骤：
通过所述第一电压源向所述第一分部施加第一电压；
通过所述第二电压源向所述第三分部施加第二电压，且所述第一电压大于所述第二电压；
测量流经所述第一分部和所述第三分部的电流；
若电流值低于参考值，则所述芯片通过测试；
若电流值等于或高于参考值，则依据电流值分析所述芯片中存在的缺陷严重程度。
10.根据权利要求9所述的芯片的测试方法，其特征在于，所述第一电压为单个所述芯片的额定电压，所述第二电压为零电压。
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