CN115915749A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明提供了一种半导体结构及其制作方法。该半导体结构包括：具有第一表面的衬底；位于衬底中的多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构靠近第一区域的一侧端部具有第一凹陷部，靠近第二区域的一侧端部具有第二凹陷部，第一凹陷部的内表面面积比第二凹陷部的小，且第一凹陷部具有比第二凹陷部小的曲率半径；第一类型掺杂区，位于与第一区域对应的衬底中，第一凹陷部位于第一类型掺杂区与相邻的浅沟槽隔离结构之间；第二类型掺杂区，位于与第二区域对应的衬底中，第二凹陷部位于第二类型掺杂区与相邻的浅沟槽隔离结构之间，相邻浅沟槽隔离结构之间的第一类型掺杂区的长度大于第二类型掺杂区。

Description

半导体结构及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体结构及其制作方法。

背景技术

静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统得到了广泛应用。

通常地，随着半导体尺寸的不断缩小，静态随机存储器的面积也越来越小。其中，在90nm以下的工艺代中，静态随机存储器之版图包括有源区、多晶硅栅极，以及接触孔三个层次，并在上述版图区域上分别形成控制晶体管（PG）、上拉晶体管（PU）以及下拉晶体管（PD），其中，控制晶体管为NMOS器件，下拉晶体管为NMOS器件，上拉晶体管为PMOS器件。其中，现有的静态随机存储器制造工艺中，为了提高其NMOS的开启电流，引入了应力记忆技术（SMT），然而，该SMT工艺同时会降低PMOS器件的开启电流，从而导致器件的写入速度下降，且为了避免降低PMOS器件的开启电流，通常需要去除PMOS区域的SMT应力层薄膜，但这需要新增光罩，增加生产成本。

发明内容

本发明的主要目的在于提供一种半导体结构及其制作方法，以解决现有技术中静态随机存储器读写速度慢的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种半导体结构，包括：衬底，衬底具有第一表面，第一表面包括间隔的第一区域和第二区域；位于衬底中的多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构在靠近第一表面的一侧端部具有第一凹陷部和第二凹陷部，第一凹陷部位于端部靠近第一区域的一侧，第二凹陷部位于端部靠近第二区域的一侧，第一凹陷部的内表面面积小于第二凹陷部的内表面面积，且第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；第一类型掺杂区，设置于与第一区域对应的衬底中，第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间；第二类型掺杂区，设置于与第二区域对应的衬底中，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，第一类型掺杂区与第二类型掺杂区的掺杂类型相反，在第一方向上第一类型掺杂区的长度大于第二类型掺杂区的长度，第一方向为一个浅沟槽隔离结构指向另一个浅沟槽隔离结构的方向。

进一步地，第一凹陷部、第二凹陷部以及浅沟槽隔离结构具有平行于第一表面的相同延伸方向，第一凹陷部在衬底上的正投影为第一投影，第二凹陷部在衬底上的正投影为第二投影，第一投影的投影面积小于第二投影的投影面积。

进一步地，第一凹陷部在第一方向上的宽度小于的第二凹陷部的宽度，第一凹陷部在第二方向上的深度小于第二凹陷部的深度，第二方向为垂直衬底的方向。

进一步地，半导体结构还包括：第一绝缘介质层，覆盖每个浅沟槽隔离结构的侧壁和底面。

为了实现上述目的，根据本发明的一个方面，提供了一种半导体结构的制作方法，包括以下步骤：提供衬底，衬底具有第一表面，第一表面包括间隔的第一区域和第二区域；在衬底中形成多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构在靠近第一表面的一侧端部具有第一凹陷部和第二凹陷部，第一凹陷部位于端部靠近第一区域的一侧，第二凹陷部位于端部靠近第二区域的一侧，第一凹陷部的内表面面积小于第二凹陷部的内表面面积，且第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；在与第一区域对应的衬底中形成第一类型掺杂区，第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间；在与第二区域对应的衬底中形成第二类型掺杂区，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，第一类型掺杂区与第二类型掺杂区的掺杂类型相反，第一类型掺杂区在第一方向上的长度大于第二类型掺杂区的长度，第一方向为一个浅沟槽隔离结构指向另一个浅沟槽隔离结构的方向。

进一步地，形成多个浅沟槽隔离结构的步骤包括：在衬底上形成刻蚀阻挡层，以覆盖第一表面；顺序刻蚀刻蚀阻挡层和衬底，以形成贯穿至衬底中的多个第一凹槽，第一凹槽与浅沟槽隔离结构一一对应；填充隔离材料至多个第一凹槽，以形成多个浅沟槽隔离结构。

进一步地，刻蚀阻挡层包括位于衬底上与衬底层叠设置的第二绝缘介质层和第三绝缘介质层，形成浅沟槽隔离结构的步骤包括：顺序刻蚀第三绝缘介质层和第二绝缘介质层，以形成第一凹槽，第一凹槽包括位于衬底中的第一槽段和位于刻蚀阻挡层中的第二槽段；回蚀第三绝缘介质层和第二绝缘介质层，以使第二槽段横向扩展为第三槽段，第一槽段和第三槽段构成第二凹槽；填充隔离材料至第二凹槽，以形成浅沟槽隔离结构。

进一步地，形成多个第二凹槽的的步骤之后，制作方法还包括：在多个第二凹槽中形成第一绝缘介质层，以使第一绝缘介质层覆盖第一槽段的侧壁和底面。

进一步地，形成第一类型掺杂区和第二类型掺杂区的步骤包括：在衬底上形成覆盖第二区域的第一图形化掩膜层，并根据第一图形化掩膜层在第一区域对应的衬底中掺杂形成第一类型掺杂区；在衬底上形成覆盖第一区域的第二图形化掩膜层，并根据第二图形化掩膜层在第二区域对应的衬底中掺杂形成第二类型掺杂区。

进一步地，上述制作方法还包括：利用第二图形化掩膜层刻蚀隔离材料和第二绝缘介质层，以在第二图形化掩膜层暴露出的位于衬底上的隔离材料和第二绝缘介质层中形成第三凹槽，并去除第二图形化掩膜；将具有第三凹槽的半导体结构浸泡至预备酸溶液中，并控制浸泡在预备酸溶液中的时间，以刻蚀形成具有第一凹陷部和第二凹陷部的多个浅沟槽隔离结构。

应用本发明的技术方案，提供一种半导体结构，由于在存储器制造工艺中引入应力记忆工艺技术之后，能提高第一类型掺杂区对应的第一晶体管的开启电流同时，会导致第二类型掺杂区对应的第二晶体管的开启电流降低，上述半导体结构中，通过在靠近第一类型掺杂区的浅沟槽隔离结构两侧形成第一凹陷部，在靠近第二类型掺杂区的浅沟槽隔离结构两侧形成第二凹陷部，并使得第一凹陷部的内表面面积小于第二凹陷部的内表面面积，并使得第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，从而在不移除第二类型掺杂区表面的应力薄膜的情况下，该第二凹陷部能够加宽第二类型掺杂区对应的第二晶体管的导电沟道宽度，从而提升第二类型掺杂区中的载流子迁移速度，进而提高第二晶体管的开启电流，使得具有第一晶体管和第二晶体管的存储器件的读写速度得到提升，进一步提升存储器件的稳定性。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明实施例的一种半导体结构的剖面结构示意图；

图2示出了形成图1所示的一种半导体结构时，首先形成第一凹槽的剖面结构示意图；

图3示出了刻蚀图2所示的第一凹槽形成第三凹槽的剖面结构示意图；

图4示出了在图3所示的第三凹槽中形成第一绝缘介质层的剖面结构示意图；

图5示出了在图4所示的第三凹槽中形成预备隔离结构的剖面结构示意图；

图6示出了去除图5所示的第三槽段中的部分隔离材料的剖面结构示意图；

图7示出了去除图6所示的第三绝缘介质层的剖面结构示意图；

图8示出了在图7所示的第一区域对应的衬底中形成第一类型掺杂区的剖面结构示意图；

图9示出了在图8所示的第二区域对应的衬底中形成第二类型掺杂区的剖面结构示意图；

图10示出了减薄图9所示的部分第二绝缘介质层形成第四绝缘介质层的剖面结构示意图；

图11示出了去除图10所示的第四绝缘介质层的剖面结构示意图；

图12示出了去除图11所示的剩余的第二绝缘介质层的剖面结构示意图；

图13示出了减薄图12所示的预备隔离结构形成浅沟槽隔离结构的剖面结构示意图；

图14示出了分别在第一类型掺杂区和第二类型掺杂区远离衬底的一侧形成栅氧化层的剖面结构示意图；

图15示出了在栅氧化层远离衬底的一侧在形成第一栅极和第二栅极的剖面结构示意图；

图16示出了一种具有上述半导体结构的SRAM存储单元的版图示意图。

其中，上述附图包括以下附图标记：

10、衬底；20、第二绝缘介质层；30、第三绝缘介质层；40、第一凹槽；50、第二凹槽；501、第一槽段；502、第二槽段；503、第三槽段；60、第一绝缘介质层；70、预备隔离结构；80、第一图形化掩膜层；90、第一类型掺杂区；100、第二图形化掩膜层；110、第二类型掺杂区；120、第一开口；130、第四绝缘介质层；140、第三凹陷部；150、第一凹陷部；160、第二凹陷部；170、浅沟槽隔离结构；171、第一浅沟槽隔离结构；172、第二浅沟槽隔离结构；173、第三浅沟槽隔离结构；180、栅氧化层；190、第一栅极；191、第二栅极；200、有源区；201、控制晶体管；202、下拉晶体管；203、上拉晶体管。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所提到的，由于静态随机存储器中包括有控制晶体管、上拉晶体管以及下拉晶体管，其中，控制晶体管和下拉晶体管的类型为NMOS，上拉晶体管的类型为PMOS。现有的静态随机存储器制造工艺中，为了提高NMOS的开启电流，引入了应力记忆工艺技术，然而，由于NMOS和PMOS具有相反的导电特性，因此，该应力记忆工艺技术同时会降低PMOS器件的开启电流，从而会影响静态随机存储器件的读写速度。

为了解决上述技术问题，本申请的发明人提供一种半导体结构，如图1所示，该半导体结构包括：衬底10，衬底10具有第一表面，第一表面包括间隔的第一区域和第二区域；位于衬底10中的多个浅沟槽隔离结构170，相邻浅沟槽隔离结构170之间具有第一区域或第二区域，每个浅沟槽隔离结构170在靠近第一表面的一侧端部具有第一凹陷部150和第二凹陷部160，第一凹陷部150位于端部靠近第一区域的一侧，第二凹陷部160位于端部靠近第二区域的一侧，第一凹陷部150的内表面面积小于第二凹陷部160的内表面面积，且第一凹陷部150中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部160中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；第一类型掺杂区90，设置于与第一区域对应的衬底10中，第一凹陷部150形成于第一类型掺杂区90与相邻的浅沟槽隔离结构170之间；第二类型掺杂区110，设置于与第二区域对应的衬底10中，第二凹陷部160形成于第二类型掺杂区110与相邻的浅沟槽隔离结构170之间，第一类型掺杂区90与第二类型掺杂区110的掺杂类型相反，在第一方向上第一类型掺杂区90的长度大于第二类型掺杂区110的长度，第一方向为一个浅沟槽隔离结构170指向另一个浅沟槽隔离结构170的方向。

上述半导体结构中，通过在靠近第一类型掺杂区90的浅沟槽隔离结构170一侧端部形成第一凹陷部150，在靠近第二类型掺杂区110的浅沟槽隔离结构170一侧端部形成第二凹陷部160，并使得第一凹陷部150的内表面面积小于第二凹陷部160的内表面面积，并使得第一凹陷部150形成于第一类型掺杂区90与相邻的浅沟槽隔离结构170之间，第二凹陷部160形成于第二类型掺杂区110与相邻的浅沟槽隔离结构170之间，从而在存储器制造工艺中引入应力记忆工艺技术之后，能够在不移除第二类型掺杂区110表面的应力薄膜的情况下，加宽第二类型掺杂区110对应的第二晶体管的导电沟道宽度，从而提升第二类型掺杂区110中的载流子迁移速度，进而提高第二晶体管的开启电流，使得具有第一晶体管和第二晶体管的存储器件的读写速度得到提升，进一步提升存储器件的稳定性。

示例性地，如图1所示，位于衬底10中的浅沟槽隔离结构170具有多个，其中，上述所提到的多个浅沟槽隔离结构170可以位于上述衬底10中的完整浅沟槽隔离结构的多个部分，相邻两个浅沟槽隔离将第一晶体管和第二晶体管隔离开，且每个浅沟槽隔离结构170靠近第一表面的一侧端部具有第一凹陷部150和第二凹陷部160，将其中一个浅沟槽隔离结构170作为第一浅沟槽隔离结构171，第一晶体管和第二晶体管通过第一浅沟槽隔离结构171隔离开，位于该第一浅沟槽隔离结构171两侧基底中的掺杂区分别为第一类型掺杂区90和第二类型掺杂区110，每个浅沟槽隔离结构170的第一凹陷部150与第一类型掺杂区90接触，第二凹陷部160与第二类型掺杂区110接触。其中，位于该第一类型掺杂区90远离第一浅沟槽隔离结构171一侧衬底10中的，且与该第一浅沟槽隔离结构171相邻的一个浅沟槽隔离结构170为第二浅沟槽隔离结构172，位于第二类型掺杂区110远离第一浅沟槽隔离结构171一侧衬底10中的，且与该第一浅沟槽隔离结构171相邻的一个浅沟槽隔离结构170为第三浅沟槽隔离结构173，使得该第一类型掺杂区90位于第二浅沟隔离结构和第一浅沟槽隔离结构171之间的衬底10中，该第二类型掺杂区110位于第一浅沟槽隔离结构171和第三浅沟槽隔离结构173之间的衬底10中。

在一种静态随机存储器的版图设计中，第一类型掺杂区90在第一方向上的长度大于第二类型掺杂区110在第一方向上的长度，即在上述第一类型掺杂区90对应为NMOS器件，第二类型掺杂区110对应为PMOS器件时，NMOS器件对应的第一类型掺杂区90在第一方向上的长度大于PMOS器件对应的第二类型掺杂区110在第一方向上的长度，且第二凹陷部160形成于PMOS器件对应的第二类型掺杂区110与相邻的浅沟槽隔离结构170之间，使得在不移除PMOS器件制造工艺中位于导电沟道表面的应力薄膜的情况下，该第二凹陷部160加宽了PMOS器件的导电沟道宽度，从而提升了PMOS器件的导电沟道中的载流子迁移速率，进而提高了PMOS的开启电流，在提高器件的速率的同时还保证了足够的噪声容限，进一步提高了存储器件的稳定性。

在一些可选的实施方式中，第一凹陷部150、第二凹陷部160以及浅沟槽隔离结构170在衬底10中的延伸方向一致，第一凹陷部150在衬底10上的正投影为第一投影，第二凹陷部160在衬底10上的正投影为第二投影，第一投影的投影面积小于第二投影的投影面积。

为了使得第一凹陷部150的内表面面积小于第二凹陷部160的内表面面积，本实施方式中，首先确定第一凹陷部150、第二凹陷部160以及具有上述第一凹陷部150和上述第二凹陷部160的浅沟槽隔离结构170具有平行于第一表面的相同延伸方向，然后通过调整第一凹陷部150和第二凹陷部160在第一表面上的正投影的形状大小，使得在垂直于衬底10的方向上，上述第一凹陷部150的正投影面积小于的第二凹陷部160的正投影面积。

在一些可选的实施方式中，第一凹陷部150在第一方向上的宽度小于第二凹陷部160的宽度，第一凹陷部150在第二方向上的深度小于第二凹陷部160的深度，第二方向为垂直衬底10的方向。

上述实施方式中，第一凹陷部150、第二凹陷部160以及具有上述第一凹陷部150和上述第二凹陷部160的浅沟槽隔离结构170具有平行于第一表面的相同延伸方向，且在该延伸方向上的长度一致，通过设置第一凹陷部150在第一方向上的宽度小于第二凹陷部160在第一方向的宽度，以及第一凹陷部150在第二方向上的深度小于第二凹陷部160在第二方向上的深度，从而使得第一凹陷部150的内表面面积小于第二凹陷部160的内表面面积，进而在该第二凹陷部160与第二类型掺杂区110接触之后，该第二凹陷区能够进一步加宽第二类型掺杂区110对应的第二晶体管的导电沟道宽度，提升导电沟道中的载流子迁移速率，提升器件的速率和稳定性。

在一些可选的实施方式中，如图1所示，半导体结构还包括第一绝缘介质层60，该第一绝缘介质层60覆盖每个浅沟槽隔离结构170的侧壁和底面。

其中，形成浅沟槽隔离结构170的过程中，由于刻蚀工艺的影响，在第一区域和第二区域对应的衬底10中靠近浅沟槽隔离结构170的端部会形成两个尖端，从而会导致器件中产生尖峰电压，上述实施方式中，通过至少将衬底10中的上述两个尖端转化为覆盖在每个浅沟槽隔离结构170的侧壁和底面的第一绝缘介质层60中的部分，从而能够在后续工艺中，通过刻蚀去除位于上述尖端处的第一绝缘介质层60消除上述尖端，进而使得第一类型掺杂区90靠近浅沟槽隔离结构170的一侧端部的尖端和第二类型掺杂区110靠近浅沟槽隔离结构170的一侧端部的尖端变圆滑，从而能够增加第一类型掺杂区90对应的第一晶体管的导电沟道宽度和第二类型掺杂区110对应的第二晶体管的导电沟道宽度，从而增加存储器件的开启电流，且由于尖端变圆滑还能够防止电荷在该尖端积累导致器件中的栅氧化层被击穿，从而有效抑制器件的尖峰电压。

根据本发明的另一方面，本申请的发明人还提供一种半导体结构的制作方法，该制作方法包括以下步骤：提供衬底，衬底具有第一表面，第一表面包括间隔的第一区域和第二区域；在衬底中形成多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构在靠近第一表面的一侧端部具有第一凹陷部和第二凹陷部，第一凹陷部位于端部靠近第一区域的一侧，第二凹陷部位于端部靠近第二区域的一侧，第一凹陷部的内表面面积小于第二凹陷部的内表面面积，且第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；在与第一区域对应的衬底中形成第一类型掺杂区，第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间；在与第二区域对应的衬底中形成第二类型掺杂区，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，第一类型掺杂区与第二类型掺杂区的掺杂类型相反，第一类型掺杂区在第一方向上的长度大于第二类型掺杂区的长度，第一方向为一个浅沟槽隔离结构指向另一个浅沟槽隔离结构的方向。

采用上述的制作方法，使得在形成多个浅沟槽隔离结构时，首先在每个浅沟槽隔离结构靠近第一表面的一侧端部形成第一凹陷部和第二凹陷部，并使得第一凹陷部小于第二凹陷部，从而在后续形成第一类型掺杂区和第二类型掺杂区的过程中，使得在具有第一凹陷部的浅沟槽隔离结构一侧的衬底中形成第一类型掺杂区，在具有第二凹陷部的浅沟槽隔离结构一侧的衬底中形成第二类型掺杂区，并使得第一类型掺杂区在第一方向上的长度大于第二类型掺杂区在第一方向上的长度，从而在存储器制造工艺中引入应力记忆工艺技术之后，能够在不移除第二类型掺杂区表面的应力薄膜的情况下，由于第二凹陷部的内表面面积大于第一凹陷部的内表面面积，使得形成第二类型掺杂区后，加宽了第二类型掺杂区对应的第二晶体管的导电沟道宽度，进而提升第二类型掺杂区对应的第二晶体管的开启电流，从而使得第二晶体管的速度、存储器件的写入速度以及存储器件的稳定性得到提升。

下面将更详细地描述根据本发明提供的半导体结构的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

在一些可选的实施方式中，如图2所示，形成多个浅沟槽隔离结构170的步骤包括：在衬底10上形成刻蚀阻挡层，以覆盖第一表面；顺序刻蚀刻蚀阻挡层和衬底10，以形成贯穿至衬底10中的多个第一凹槽40，第一凹槽40与浅沟槽隔离结构170一一对应；填充隔离材料至多个第一凹槽40，并将隔离材料形成多个浅沟槽隔离结构170。

形成浅沟槽隔离结构170时，首先对衬底10进行等离子体刻蚀，以形成贯穿刻蚀阻挡层至衬底10中的第一凹槽40，其中，为了避免等离子体刻蚀对形成浅沟槽隔离结构170以外的衬底10造成刻蚀损伤，本实施方式中，通过在衬底10上首先形成刻蚀阻挡层，然后在刻蚀阻挡层上形成图形化掩膜层，使得在根据该图形化掩膜层刻蚀衬底10形成凹槽，并填充凹槽形成浅沟槽隔离结构170时，能够顺序刻蚀上述刻蚀阻挡层和衬底10，以实现刻蚀阻挡层能够保护除形成浅沟槽隔离结构170以外的衬底10的目的，具体地，上述刻蚀阻挡层的厚度可以是55nm~165nm。

进一步地，还可以在刻蚀阻挡层远离衬底10的一侧形成层叠的非晶硅层和抗发射层，然后在抗反射层远离非晶硅层和抗反射层的一侧沉积光刻胶，将上述光刻胶进行曝光显影，以在上述抗反射层上形成看刻蚀图样，根据该刻蚀图形刻蚀上述抗反射层和非晶硅层，以使该抗发射层和非晶硅层作为下一步刻蚀的图形化掩膜层，进而顺序刻蚀刻蚀阻挡层和衬底10，以形成贯穿至衬底10中的第一凹槽40，其中，该抗反射层的材料可以是氮氧化硅，该氮氧化硅的厚度可以范围可以是30nm~40nm，非晶硅层的厚度可以是200nm~400nm，由于设置了上述在上述非晶硅层远离衬底10的一侧设置了抗反射层，抑制了光刻过程中的驻波效应，从而减少了驻波效应带来的影响。

具体地，刻蚀形成于浅沟槽隔离结构170对应的第一凹槽40时，由于具有位于衬底10上的刻蚀阻挡层，因此上述第一凹槽40包括贯穿刻蚀阻挡层的孔结构，在上述第一凹槽40中填充隔离材料时，该隔离材料可以填充上述孔结构，之后通过刻蚀去除位于上述第一凹槽40中与浅沟槽隔离结构170对应结构以外的隔离材料和刻蚀阻挡层，使得剩余的填充至第一凹槽40中的隔离材料构成上述浅沟槽隔离结构170。

其中，第一类型掺杂区90和第二类型掺杂区110之间具有共用浅沟槽隔离结构170，可以首先刻蚀掉分别与第二类型掺杂区110相邻的两个浅沟槽隔离结构170之间的部分刻蚀阻挡层和部分隔离材料，在该刻蚀过程中，减薄分别与第一类型掺杂区90相邻的两个浅沟槽隔离结构170之间的刻蚀阻挡层和隔离材料，使得对于相邻的第一类型掺杂区90和第二类型掺杂区110而言，位于共用浅沟槽隔离结构170一侧且覆盖第一类型掺杂区90的隔离材料的厚度和刻蚀阻挡层的厚度，大于位于共用浅沟槽隔离结构170另一侧且覆盖第二类型掺杂区110的隔离材料的厚度和刻蚀阻挡层的厚度，从而在采用湿法刻蚀的方法刻蚀位于与浅沟槽隔离结构170对应的第一凹槽40以外的隔离材料和刻蚀阻挡层时位于共用浅沟槽隔离结构170一侧且靠近第二类型掺杂区110一侧的位于第一凹槽40以外的隔离材料的厚度，小于位于共用浅沟槽隔离结构170另一侧且靠近第一类型掺杂区90一侧的位于第一凹槽40以外的隔离材料的厚度，从而使得靠近第二类型掺杂区110一侧的浅沟槽隔离结构170靠近第一表面的端部在垂直衬底10的方向上形成较深的第二凹陷部160，使得靠近第一类型掺杂区90一侧的浅沟槽隔离结构170靠近第一表面的端部在垂直衬底10的方向上具有较浅的第一凹陷部150。

在一些可选的实施方式中，如图3所示，刻蚀阻挡层包括位于衬底10上与衬底10层叠设置的第二绝缘介质层20和第三绝缘介质层30，形成浅沟槽隔离结构170的步骤包括：顺序刻蚀第三绝缘介质层30和第二绝缘介质层20，以形成第一凹槽40，第一凹槽40包括位于衬底10中的第一槽段501和位于刻蚀阻挡层中的第二槽段502；回蚀第三绝缘介质层30和第二绝缘介质层20，以使第二槽段502横向扩展为第三槽段503，第一槽段501和第三槽段503构成第二凹槽50，如图4所示，形成多个第二凹槽50的的步骤之后，制作方法还包括：在多个第二凹槽50中形成第一绝缘介质层60，以使第一绝缘介质层60覆盖第一槽段501的侧壁和底面；。填充隔离材料至第二凹槽50，以形成预备隔离结构70，如图5所示；去除位于第三槽段503中的隔离材料，并将剩余的隔离材料形成浅沟槽隔离结构170。

上述实施方式中，首先在第一表面上形成第二绝缘介质层20，然后在第二绝缘介质层20远离衬底10的一侧形成第三绝缘介质层30，其中，该第三绝缘介质层30可以作为刻蚀阻挡层，刻蚀阻挡层的材料可以为氮化硅，其厚度可以是50nm~150nm。该第二绝缘介质层20的材料可以与浅沟槽隔离结构170的材料均可以为氧化硅，其中，第二绝缘介质层20的厚度可以是5nm~15nm，该第二绝缘介质层20作为刻蚀阻挡层与衬底10之间的缓冲层，能够避免衬底10受到刻蚀阻挡层的应力影响而使得衬底10中形成缺陷，且该第二绝缘介质层20能够在后续的离子注入形成第一类型掺杂区90和第二类型掺杂区110的过程中，作为离子注入时的屏蔽氧化层，能够散射注入离子，从而有效抑制沟道效应，使得离子注入更加均匀，形成形态良好的第一类型掺杂区90和第二类型掺杂区110。

进一步地，通过回蚀上述第三绝缘介质层30和第二绝缘介质层20，以使上述第二槽段502能够沿着横向方向扩展，形成第三槽段503，该第三槽段503的开口大于第一凹槽40的开口，且在氧化过程中，由于该结构第一区域靠近第一凹陷部150和第二区域靠近第二凹陷部160的一侧顶角处的氧化层最厚，有利于使得上述第一类型掺杂区90靠近预备隔离结构70的一侧端部的尖端和第二类型掺杂区110靠近预备槽隔离结构的一侧端部的尖端变圆滑，从而能够有效抑制器件的尖峰电压。可选地，第二类型掺杂区110上的第三绝缘介质层30和第二绝缘介质层20的回蚀量大于第一类型掺杂区90上的第三绝缘介质层30和第二绝缘介质层20的回蚀量，从而可以使第一凹陷部150中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部160中靠近第二区域的一侧曲线具有第二曲率半径，以使第一曲率半径小于第二曲率半径。

在一些可选的实施方式中，去除位于第三槽段503中的部分隔离材料，如图6所示；去除剩余的第三绝缘介质层30，以使在垂直衬底10的方向上，剩余的预备隔离结构70远离衬底10的表面高于第二绝缘介质层20远离衬底10的表面，如图7所示。

上述实施方式中，采用氧化的方式将后续形成浅沟槽隔离结构170的第二凹槽50的内表面氧化，以形成第一绝缘介质层60，其中，由于氧化形成上述第一绝缘介质层60会消耗与第二凹槽50连接的部分衬底10，从而使得该第一绝缘介质层60覆盖位于第一凹槽40中的预备隔离结构70的侧壁和底面。且在回蚀形成第三槽段503之后，由于第二槽段502的开口大于第一槽段501的开口，使得氧化形成上述第一绝缘介质层60时，该第一绝缘介质层60能够将第三槽段503和第一槽段501之间的衬底10的尖角被氧化，具体地，可以采用原位水汽生成工艺（ISSG），并控制温度为1000℃~1100℃，以形成上述第一绝缘介质层60，该第一绝缘介质层60的厚度可以是10nm~20nm，从而使得硅衬底10靠近第一类型掺杂区90和/或第二类型掺杂区110的一侧端部变得圆滑，能够有效抑制器件的尖峰电压，另外还可以修复刻蚀第一凹槽40过程中对硅衬底10造成的刻蚀缺陷。

进一步地，由于在垂直衬底10的方向上，刻蚀形成的剩余的预备隔离结构70远离衬底10的表面高于第二绝缘介质层20远离衬底10的表面，使得在后续的湿法刻蚀位于第一槽段501以外的隔离材料和第二绝缘介质层20时，能够保证预备隔离结构70和第二绝缘介质层20之间也构成阶梯状结构，从而能够在该阶梯状结构的拐角凹陷处残留部分腐蚀液，用于后续形成第一凹陷部150和第二凹陷部160。

在一些可选的实施方式中，形成第一类型掺杂区90和第二类型掺杂区110的步骤包括：在衬底10上形成覆盖第二区域的第一图形化掩膜层80，并根据第一图形化掩膜层80在第一区域对应的衬底10中掺杂形成第一类型掺杂区90，如图8所示；在衬底10上形成覆盖第一区域的第二图形化掩膜层100，并根据第二图形化掩膜层100在第二区域对应的衬底10中掺杂形成第二类型掺杂区110，如图9所示。

上述实施方式中，采用图形化掩膜层在衬底10中规划出需要离子注入形成掺杂区的区域，由于上述第一类型掺杂区90和第二类型掺杂区110的离子注入类型不同，因此在本实施方式中，首先采用第一图形化掩膜层80覆盖第一表面中的第二区域，并使得第一区域暴露，然后在于第一区域对应的衬底10中进行离子注入以形成第一类型掺杂区90，示例性地，上述第一类型掺杂区90可以为N型掺杂。接着采用第二图形化掩膜层100覆盖第一表面中的第一区域，并使得第二区域暴露，然后在与第二区域对应的衬底10中进行离子注入以形成第二类型掺杂区110，示例性地，上述第二类型掺杂区110可以为P型掺杂。

在一些可选的实施方式中，第二图形化掩膜层100中具有第一开口120，与第二类型掺杂区110相邻的预备隔离结构70分别为第一隔离结构和第二隔离结构，第一开口120与第二类型掺杂区110、部分第一隔离结构以及部分第二隔离结构对应，形成第一凹陷部150和第二凹陷部160的步骤包括：通过第一开口120对预备隔离结构70和第二绝缘介质层20进行刻蚀，以使第一隔离结构和第二隔离结构具有阶梯状端部，剩余的第二绝缘介质层20构成第四绝缘介质层130，如图10所示，并去除第二图形化掩膜；刻蚀预备隔离结构70、第一隔离结构、第二隔离结构、剩余的第二绝缘介质层20和第四绝缘介质层130，以去除第四绝缘介质层130，并将阶梯状端部减薄，如图11所示；对剩余的第二绝缘介质层20、剩余的预备隔离结构70、第一隔离结构和第二隔离结构进行第一湿法腐蚀，以去除第二绝缘介质层20，并将阶梯状端部进一步减薄，且在第一湿法腐蚀的过程中，第一腐蚀液将阶梯状端部中靠近第二类型掺杂区110的部分去除，以使第一隔离结构和第二隔离结构均具有第三凹陷部140，如图12所示；对剩余的预备隔离结构70、剩余的第一隔离结构和剩余的第二隔离结构进行第二湿法腐蚀，在第二湿法腐蚀的过程中，第二腐蚀液将预备隔离结构70的端部和第一隔离结构的端部中靠近第一类型掺杂区90的部分去除，以形成第一凹陷部150，且第三腐蚀液将第三凹陷部140扩展形成第二凹陷部160，如图13所示。在上述湿法腐蚀过程中，腐蚀溶剂为稀氢氟酸与SPM的混合溶剂，其中SPM为硫酸H2SO4与双氧水H2O2的混合溶剂。

上述实施方式中，通过重复利用离子注入形成第二类型掺杂区110的第二图形化掩膜层100，首先刻蚀与第一开口对应的隔离材料和第二绝缘介质层20，使得位于第一隔离结构和第二隔离结构之间的隔离材料和第二绝缘介质层20被部分刻蚀掉，从而使得第一开口120对应的隔离材料和第二绝缘介质层20被减薄，该过程中减薄的厚度可以是3nm~5nm，第一开口120对应的剩余的隔离材料的厚度和第二绝缘介质层20的厚度小于在与第一类型掺杂区90对应的位于衬底10上方的隔离材料的厚度和第二绝缘介质层20的厚度，使得第一隔离结构和第二隔离结构远离衬底10的一侧表面形成阶梯形状。

示例性地，第一类型掺杂区90对应为NMOS区，第二类型掺杂区110对应为PMOS区，则在垂直衬底10的方向上，NOMS区的预备隔离结构70的隔离材料的厚度和第二绝缘介质层20的厚度比PMOS区的预备隔离结构70的隔离材料的厚度和第二绝缘借介质层的厚度厚3nm~5nm，进而采用多步湿法腐蚀，不断减薄位于第一槽段501以外的隔离材料和第二绝缘介质层20，以至完全去除第二绝缘介质层20和位于第一槽段501以外的隔离材料，以形成浅沟槽隔离结构170。

在上述过程中，由于与第一开口120对应的隔离材料的厚度一直是小于第一掺杂区对应的隔离材料的厚度，以及减薄后第四绝缘介质层130的厚度一直是小于第二绝缘介质层20的厚度，所以在每一步腐蚀之后，均会在阶梯状结构的拐角凹陷区残留有一部分腐蚀液，从而首先使得与第一开口120对应的，靠近第二类型掺杂区110的预备隔离结构70靠近第一表面的一侧端部被过渡刻蚀形成第三凹陷部140，进而同时使得靠近第一类型掺杂区90的预备隔离结构70靠近第一表面的一侧端部被过渡刻蚀形成第一凹陷部150，使得第三凹陷部140被进一步腐蚀形成第二凹陷部160，从而该第二凹陷部160的内表面面积大于第一凹陷部150的内表面面积。

如图14所示，通过氧化工艺在第一类型掺杂区90和第二类型掺杂区110远离衬底10的一侧表面形成一层栅氧化层180。示例性地，该栅氧化层180的厚度均匀，且栅氧化层180的厚度可以为1~5nm，进一步地，还可以对栅氧化层180进行氮化处理，以增加栅氧化层180的介电常数。

如图15所示，形成上述栅氧化层180之后，在上述栅氧化层180远离衬底10沉积栅极材料，并刻蚀上述栅极材料以形成第一栅极190和第二栅极191，以使第一栅极190填充靠近第一类型掺杂区90的第一凹陷部150，并覆盖位于上述第一类型掺杂区90上的栅氧化层180，第二栅极191填充靠近第二类型掺杂区110的第二凹陷部160，并覆盖位于上述第二类型掺杂区110上的栅氧化层180，其中，上述栅极材料可以是多晶硅。进一步地，在第一方向上，第一栅极190的侧边边缘与相邻的第一类型掺杂区90靠近第一凹陷部150的侧边边缘的距离为第一距离，第二栅极191的边缘与相邻的第二类型掺杂区110靠近第二凹陷部160的侧边边缘的距离为第二距离，且第二距离小于第一距离，从而在第一栅极190和第二栅极191上施加电压时，由于第一栅极190和第二栅极191边缘的电场可以使第一类型掺杂区90和第二类型掺杂区110的侧面形成弱反型层，从而增大器件的开启电流。且因为第二距离比第一距离小，因而第二栅极191对第二类型掺杂区110侧面的影响大，从而有利于增强第二类型掺杂区110器件的开启电流。如图16所示，静态随机存储器SRAM中具有上述半导体结构，该半导体结构中还包括有源区200。在一些可选的实施方式中，控制晶体管201和下拉晶体管202具有上述第一晶体管的特征，上拉晶体管203具有上述第二晶体管的特征。当在SRAM制造过程中采用具有张应力的应力转移技术或刻蚀阻挡层技术来提高控制晶体管201和下拉晶体管202的开启电流时，上拉晶体管203的开启电流会降低，从而使SRAM的读写速度下降。而采用上述增大上拉晶体管203开启电流的方法，可以补偿应力层所导致上拉晶体管203开启电流的降低，因而不需要移除上拉晶体管203区域的应力层，从而可以节省光罩和工艺成本。

在另一些可选的实施方式中，控制晶体管201具有上述第一晶体管的特征，下拉晶体管202具有上述第二晶体管的特征。这样可以增大下拉晶体管202的开启电流，从而可以增大SRAM的静态噪声容限和读取稳定性。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

通过在靠近第一类型掺杂区的浅沟槽隔离结构两侧形成第一凹陷部，在靠近第二类型掺杂区的浅沟槽隔离结构两侧形成第二凹陷部，并使得第一凹陷部的内表面面积小于第二凹陷部的内表面面积，同时使得第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，由于第一曲率半径小于第二曲率半径使得具有上述第二曲率半径的第二凹陷部能够加宽第二类型掺杂区对应的第二晶体管的导电沟道宽度，从而提升第二类型掺杂区中的载流子迁移速度，进而提高第二晶体管的开启电流。另一方面，由于第二栅极到第二类型掺杂区侧面的距离小于第一栅极到第一类型掺杂区侧面的距离，从而进一步有利于提高第二晶体管的开启电流。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底具有第一表面，所述第一表面包括间隔的第一区域和第二区域；

位于所述衬底中的多个浅沟槽隔离结构，相邻所述浅沟槽隔离结构之间具有所述第一区域或所述第二区域，每个所述浅沟槽隔离结构在靠近所述第一表面的一侧端部具有第一凹陷部和第二凹陷部，所述第一凹陷部位于所述端部靠近所述第一区域的一侧，所述第二凹陷部位于所述端部靠近所述第二区域的一侧，所述第一凹陷部的内表面面积小于所述第二凹陷部的内表面面积，且所述第一凹陷部中靠近所述第一区域的一侧曲线具有第一曲率半径，所述第二凹陷部中靠近所述第二区域的一侧曲线具有第二曲率半径，所述第一曲率半径小于所述第二曲率半径；

第一类型掺杂区，设置于与所述第一区域对应的所述衬底中，所述第一凹陷部形成于所述第一类型掺杂区与相邻的所述浅沟槽隔离结构之间；

第二类型掺杂区，设置于与所述第二区域对应的所述衬底中，所述第二凹陷部形成于所述第二类型掺杂区与相邻的所述浅沟槽隔离结构之间，所述第一类型掺杂区与所述第二类型掺杂区的掺杂类型相反，在第一方向上所述第一类型掺杂区的长度大于所述第二类型掺杂区的长度，所述第一方向为一个所述浅沟槽隔离结构指向另一个所述浅沟槽隔离结构的方向。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一凹陷部、所述第二凹陷部以及所述浅沟槽隔离结构具有平行于所述第一表面的相同延伸方向，所述第一凹陷部在所述衬底上的正投影为第一投影，所述第二凹陷部在所述衬底上的正投影为第二投影，所述第一投影的投影面积小于所述第二投影的投影面积。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一凹陷部在所述第一方向上的宽度小于所述的第二凹陷部的宽度，所述第一凹陷部在第二方向上的深度小于所述第二凹陷部的深度，所述第二方向为垂直所述衬底的方向。

4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

第一绝缘介质层，覆盖每个所述浅沟槽隔离结构的侧壁和底面。

5.一种半导体结构的制作方法，其特征在于，包括以下步骤：

提供衬底，所述衬底具有第一表面，所述第一表面包括间隔的第一区域和第二区域；

在所述衬底中形成多个浅沟槽隔离结构，相邻所述浅沟槽隔离结构之间具有所述第一区域或所述第二区域，每个所述浅沟槽隔离结构在靠近所述第一表面的一侧端部具有第一凹陷部和第二凹陷部，所述第一凹陷部位于所述端部靠近所述第一区域的一侧，所述第二凹陷部位于所述端部靠近所述第二区域的一侧，所述第一凹陷部的内表面面积小于所述第二凹陷部的内表面面积，且所述第一凹陷部中靠近所述第一区域的一侧曲线具有第一曲率半径，所述第二凹陷部中靠近所述第二区域的一侧曲线具有第二曲率半径，所述第一曲率半径小于所述第二曲率半径；

在与所述第一区域对应的所述衬底中形成第一类型掺杂区，所述第一凹陷部形成于所述第一类型掺杂区与相邻的所述浅沟槽隔离结构之间；

在与所述第二区域对应的所述衬底中形成第二类型掺杂区，所述第二凹陷部形成于所述第二类型掺杂区与相邻的所述浅沟槽隔离结构之间，所述第一类型掺杂区与所述第二类型掺杂区的掺杂类型相反，所述第一类型掺杂区在第一方向上的长度大于所述第二类型掺杂区的长度，所述第一方向为一个所述浅沟槽隔离结构指向另一个所述浅沟槽隔离结构的方向。

6.根据权利要求5所述的制作方法，其特征在于，形成所述多个浅沟槽隔离结构的步骤包括：

在所述衬底上形成刻蚀阻挡层，以覆盖所述第一表面；

顺序刻蚀所述刻蚀阻挡层和所述衬底，以形成贯穿至所述衬底中的多个第一凹槽，所述第一凹槽与所述浅沟槽隔离结构一一对应；

填充隔离材料至所述多个第一凹槽，并将所述隔离材料形成所述多个浅沟槽隔离结构。

7.根据权利要求6所述的制作方法，其特征在于，所述刻蚀阻挡层包括位于所述衬底上与所述衬底层叠设置的第二绝缘介质层和第三绝缘介质层，形成所述浅沟槽隔离结构的步骤包括：

顺序刻蚀所述第三绝缘介质层和所述第二绝缘介质层，以形成所述第一凹槽，所述第一凹槽包括位于所述衬底中的第一槽段和位于所述刻蚀阻挡层中的第二槽段；

回蚀所述第三绝缘介质层和所述第二绝缘介质层，以使所述第二槽段横向扩展为第三槽段，所述第一槽段和所述第三槽段构成第二凹槽；

填充所述隔离材料至所述第二凹槽，以形成预备隔离结构；

去除位于所述第三槽段中的所述隔离材料，并将剩余的所述隔离材料形成所述浅沟槽隔离结构。

8.根据权利要求7所述的制作方法，其特征在于，形成所述第二凹槽的步骤之后，所述制作方法还包括：

在所述第二凹槽中形成第一绝缘介质层，以使所述第一绝缘介质层覆盖所述第一槽段的侧壁和底面；

去除位于所述第三槽段中的部分所述隔离材料；

去除剩余的所述第三绝缘介质层，以使在垂直所述衬底的方向上，剩余的所述预备隔离结构远离所述衬底的表面高于所述第二绝缘介质层远离所述衬底的表面。

9.根据权利要求8所述的制作方法，其特征在于，形成所述第一类型掺杂区和所述第二类型掺杂区的步骤包括：

在所述衬底上形成覆盖所述第二区域的第一图形化掩膜层，并根据所述第一图形化掩膜层在所述第一区域对应的所述衬底中掺杂形成所述第一类型掺杂区；

在所述衬底上形成覆盖所述第一区域的第二图形化掩膜层，并根据所述第二图形化掩膜层在所述第二区域对应的所述衬底中掺杂形成所述第二类型掺杂区。

10.根据权利要求9所述的制作方法，其特征在于，所述第二图形化掩膜层中具有第一开口，与所述第二类型掺杂区相邻的所述预备隔离结构分别为第一隔离结构和第二隔离结构，所述第一开口与所述第二类型掺杂区、部分所述第一隔离结构以及部分所述第二隔离结构对应，形成所述第一凹陷部和所述第二凹陷部的步骤包括：

通过所述第一开口对所述预备隔离结构和所述第二绝缘介质层进行刻蚀，以使所述第一隔离结构和所述第二隔离结构具有阶梯状端部，剩余的所述第二绝缘介质层构成第四绝缘介质层，并去除所述第二图形化掩膜；

刻蚀所述预备隔离结构、所述第一隔离结构、所述第二隔离结构、剩余的所述第二绝缘介质层和所述第四绝缘介质层，以去除所述第四绝缘介质层，并将所述阶梯状端部减薄；

对剩余的所述第二绝缘介质层、剩余的所述预备隔离结构、所述第一隔离结构和所述第二隔离结构进行第一湿法腐蚀，以去除所述第二绝缘介质层，并将所述阶梯状端部进一步减薄，且在所述第一湿法腐蚀的过程中，第一腐蚀液将所述阶梯状端部中靠近所述第二类型掺杂区的部分去除，以使所述第一隔离结构和所述第二隔离结构均具有第三凹陷部；

对剩余的所述预备隔离结构、剩余的所述第一隔离结构和剩余的所述第二隔离结构进行第二湿法腐蚀，在所述第二湿法腐蚀的过程中，第二腐蚀液将所述预备隔离结构的端部和所述第一隔离结构的端部中靠近所述第一类型掺杂区的部分去除，以形成第一凹陷部，且第三腐蚀液将所述第三凹陷部扩展形成所述第二凹陷部。

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