KR20070079949A - 반도체 소자의 형성 방법 - Google Patents
반도체 소자의 형성 방법 Download PDFInfo
- Publication number
- KR20070079949A KR20070079949A KR1020070031927A KR20070031927A KR20070079949A KR 20070079949 A KR20070079949 A KR 20070079949A KR 1020070031927 A KR1020070031927 A KR 1020070031927A KR 20070031927 A KR20070031927 A KR 20070031927A KR 20070079949 A KR20070079949 A KR 20070079949A
- Authority
- KR
- South Korea
- Prior art keywords
- recess gate
- gate region
- forming
- recess
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 68
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 125000006850 spacer group Chemical group 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 239000007943 implant Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 소자의 형성 방법은, 게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계; 상기 제 1 리세스 게이트 영역의 바닥 부분 모서리에 이온 임플란트 공정을 수행하는 단계; 상기 제 1 리세스 게이트 영역의 측벽을 산화시켜 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서를 마스크로 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계; 및 상기 산화막 스페이서를 제거하고, 상기 제 1 및 제 2 리세스 게이트 영역 표면에 게이트 산화막을 형성한 후 상기 리세스 게이트 영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 리세스 게이트 영역에 분포되는 전기장을 나타낸 시뮬레이션도.
도 2a 내지 도 2h는 본 발명에 일 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 3a 내지 도 3e는 본 발명에 다른 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 300 : 반도체 기판 202, 302 : 활성영역
204, 304 : 소자분리막 216, 316 : 벌브형 리세스 게이트 영역
218, 318 : 게이트절연막 220, 320 : 폴리실리콘막
222, 322 : 금속계막 224, 324 : 하드마스크막
226, 326 : 게이트
본 발명은 반도체 소자의 형성 방법에 관한 것으로서, 보다 상세하게는, 리 세스 게이트 영역을 벌브(Bulb) 형으로 형성할 경우, 벌브형 모양의 목 부분과 몸통 부분 사이 경계면에서의 전기장 집중 현상을 해결할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
현재 DRAM(Dynamic Random Access Memory) 반도체 소자가 100㎚ 이하의 크기로 고집적화됨에 따라 반도체 기판 내에 도핑 농도를 증가시켜야 함에 따라, 전기장 및 접합 리키지(Junction leakage)의 증가로 인하여 충분한 리텐션 타임(Retention time)을 확보하기가 어려워졌다.
이에 따라, 기판의 도핑 농도를 낮추기 위한 방법으로 채널의 길이를 늘리는 리세스 게이트 트랜지스터가 고안되었으며, 최근에는 볼 형태를 가지는 벌브형 리세스 게이트 트랜지스터가 상용화되고 있다.
전술한 벌브형 리세스 게이트 트랜지스터의 벌브형 리세스 게이트 영역의 형성 방법은, 우선, 활성영역을 한정하는 소자분리막이 형성되어 있는 반도체 기판의 활성영역에 게이트 형성 영역을 부분 식각하여 제 1 리세스 게이트 영역을 형성한 후, 상기 제 1 리세스 게이트 영역의 측벽에 열산화막을 형성하고, 상기 열산화막을 식각 마스크로 이용하여 제 1 리세스 게이트 영역의 하부를 소정의 깊이로 등방성 식각하여 제 2 리세스 게이트 영역을 형성하는 것으로 이루어진다.
여기서, 상기 제 1 리세스 게이트 영역은 벌브형의 목(Neck) 부분이 되며, 제 2 리세스 게이트 영역은 벌브형의 몸통(Body) 부분이 된다.
그러나, 전술한 벌브형 리세스 게이트 트랜지스터에서 상기 리세스 게이트 영역의 목과 몸통 사이의 경계에서는 전기장이 집중되는 현상이 발생된다.
도 1은 종래 기술에 따른 리세스 게이트 영역에 분포되는 전기장을 나타낸 시뮬레이션도이다.
도시된 바와 같이, 제 1 리세스 게이트 영역 및 제 2 리세스 게이트 영역의 경계 부분(B)에서 곡률 반경이 작아짐에 따라 전기장이 집중되는 현상이 나타남을 볼 수 있다.
이와 같이, 벌브형의 목 부분 및 몸통 부분 사이에서의 전기장 집중 현상이 발생하면, 집중되는 전기장에 의한 스트레스로 상기 리세스 게이트 영역 상에 형성되는 게이트절연막에서 전기장이 증가하게 되어 파괴 전압(Breakdown Voltage)의 강하를 초래하고, 누설 전류가 발생하여 반도체 소자의 리프레쉬(Refresh) 특성을 열화시키는 등의 문제로 반도체 소자의 형성 공정 수율이 감소하고 신뢰성이 저하된다.
본 발명은 리세스 게이트 영역을 벌브(Bulb) 형으로 형성할 경우, 벌브형 모양의 목 부분과 몸통 부분 사이 경계면에서의 전기장 집중 현상을 해결할 수 있는 반도체 소자의 형성 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 형성 방법은, 게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계; 상기 제 1 리세스 게이트 영역의 바닥 부분 모서리에 이온 임플란트 공정을 수행하는 단계; 상기 제 1 리세스 게이트 영역의 측벽을 산화시켜 산화막 스페이서를 형성하는 단 계; 상기 산화막 스페이서를 마스크로 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계; 및 상기 산화막 스페이서를 제거하고, 상기 제 1 및 제 2 리세스 게이트 영역 표면에 게이트 산화막을 형성한 후 상기 리세스 게이트 영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 리세스 게이트 영역은 800 ~ 1200Å 깊이로 식각하는 것을 특징으로 한다.
상기 이온 임플란트 공정은 SF4, SiH4, Si2H6 및 이들의 혼합 가스 중 선택된 어느 하나를 이용하여 수행하는 것을 특징으로 한다.
상기 제 1 리세스 게이트 영역의 선폭을 'A'라 하고, 그 깊이를 'H'라 할 때, 상기 이온 임플란트 공정의 이온 주입 각도는 tan-1(A/H)인 것을 특징으로 한다.
상기 산화막 스페이서는 10 ~ 20Å의 두께로 형성되는 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 소자의 형성 방법은. 게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계; 상기 제 1 리세스 게이트 영역의 표면 내에 이온 임플란트 공정을 수행하는 단계; 상기 제 1 리세스 게이트 영역의 측벽 및 바닥면을 포함하여 반도체 기판 상에 스페이서용 버퍼막을 형성하는 단계; 상기 제 1 리세스 게이트 영역의 바닥면에 형성되어 있는 스페이서용 버퍼막 부분을 선택적으로 제거하는 단계; 상기 제 1 리세스 게이 트 영역의 측벽에 잔류하는 스페이서용 버퍼막을 식각마스크로 이용해서 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계; 상기 스페이서용 버퍼막을 제거하는 단계; 상기 제 1 및 제 2 리세스 게이트 영역을 포함하는 반도체 기판 상에 열산화 공정으로 게이트절연막을 형성하는 단계; 및 상기 제 1 및 제 2 리세스 게이트 영역 상에 게이트를 형성하는 단계를 포함하며, 상기 열산화 공정으로 상기 제 1 리세스 게이트 측벽에 형성된 게이트절연막은 제 2 리세스 게이트 영역의 측벽 및 반도체 기판 상의 게이트절연막 보다 두껍게 형성된 것을 특징으로 한다.
상기 제 1 리세스 게이트 영역은 100 ~ 1000Å 깊이로 식각하는 것을 특징으로 한다.
상기 이온 임플란트 공정은 O2 가스를 이용하여 수행하는 것을 특징으로 한다.
상기 이온 임플란트 공정의 이온 주입 각도는 20 ∼ 45°인 것을 특징으로 한다.
상기 스페이서용 버퍼막은 SiO2, SiON 또는 질화막으로 형성되는 것을 특징으로 한다.
상기 스페이서용 버퍼막은 50 ~ 200Å의 두께로 형성되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 벌브형 리세스 게이트 영역에서 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하기 위하여, 일 실시예로, 벌브형 리세스 게이트 영역에서 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수행한 후, 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 함으로써 전기장이 집중되는 문제를 해결한다.
그리고, 다른 실시예로, 제 1 리세스 게이트 영역을 형성하고, 제 1 리세스 게이트의 측벽에 이온 주입 공정을 수행한 후, 측벽에 스페이서용 산화막을 형성하고, 이를 산화시키는 방법으로 벌브형 모양의 목 부분과 몸통 부분 사이 경계 부분에서의 게이트절연막을 두껍게 형성하여 목 부분과 몸통 부분사이의 곡률 반경을 증가시킴으로써 전기장이 집중되는 문제를 해결한다.
따라서, 본 발명은 전술한 바와 같은 방법으로 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하고, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있어 반도체 소자의 형성 공정 수율이 증가시킬 수 있고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 활성영역(202)을 한정하는 소자분리막(204)이 형성된 반 도체 기판(200) 상에 패드산화막(206)을 형성한 후, 상기 활성영역(202) 내에 채널 이온주입 공정을 수행한다. 여기서, 상기 소자분리막(204)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고, 상기 패드산화막(206)은 250 ~ 300Å의 두께로 형성한다.
도 2b를 참조하면, 상기 패드산화막(206) 상에 하드마스크 폴리실리콘막(208)을 형성한 후, 상기 하드마스크 폴리실리콘막(208) 상에 반사방지막(210)을 형성한다. 그런 다음, 상기 반사방지막(210) 상에 리세스 게이트 형성 영역을 노출시키는 감광막 패턴(212)을 형성한다.
도 2c를 참조하면, 상기 감광막 패턴을 식각마스크로 이용하여 상기 반사방지막, 하드마스크 폴리실리콘막, 패드산화막(206) 및 반도체 기판(200)의 활성영역(202) 부분을 순차적으로 식각하여 800 ~ 1200Å 깊이로 제 1 리세스 게이트 영역(T)을 형성한 후, 상기 감광막 패턴, 반사방지막 및 하드마스크 폴리실리콘층을 제거한다.
도 2d를 참조하면, 상기 제 1 리세스 게이트 영역(T)의 바닥 부분 모서리에 이온 임플란트 공정을 수행한다. 이때, 상기 임플란트 이온 주입 공정의 소스 가스로는 SF4, SiH4, Si2H6 및 이들의 혼합 가스 중 선택된 어느 하나를 이용하며, 제 1 리세스 게이트 영역(170)의 선폭을 'A'라 하고, 그 깊이를 'H'라 할 때, 임플란트 공정의 이온 주입 각도는 tan-1(A/H)로 하여 이온주입을 수행한다.
도 2e를 참조하면, 제 1 리세스 게이트 영역(T)을 포함하는 반도체 기 판(200)의 전면을 산화시킨 후, 전면 식각 공정을 수행하여 제 1 리세스 게이트 영역(T)의 측벽에 10 ~ 20Å의 두께로 산화막 스페이서(214)가 형성되도록 한다. 이때, 이온 임플란트 공정이 수행된 제 1 리세스 게이트 영역(T)의 바닥 모서리 부분은 산화가 더 잘 일어나므로 산화막 스페이서(214)의 두께가 더 두꺼워 진다.
도 2f를 참조하면, 상기 산화막 스페이서(214)를 식각마스크로 이용해 제 1 리세스 게이트 영역(T)의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역(T')을 형성한다.
도 2g를 참조하면, 상기 패드산화막 및 산화막 스페이서를 제거한 후, 상기 제 1 및 제 2 리세스 게이트 영역(T, T')으로 형성되는 벌브형 리세스 게이트 영역(216)을 형성한다. 이때, 상기 산화막 스페이서의 제거로 인하여 상기 벌브형 리세스 게이트 영역(216)의 목 부분과 몸통 부분의 경계 부분은 라운딩(Rounding)된 모양으로 형성된다.
도 2h를 참조하면, 상기 벌브형 리세스 게이트 영역(216)을 포함하는 반도체 기판(100)의 표면에 게이트절연막(218)을 형성한 후, 폴리실리콘막(220), 금속계막(222) 및 하드마스크막(224)을 순차적으로 형성한다.
이어서, 식각 공정을 이용하여 상기 하드마스크막(224), 금속계막(222), 폴리실리콘막(220) 및 게이트절연막(218)을 순차적으로 식각하여 벌브형 리세스 게이트 영역(216)을 포함하는 게이트(226)를 형성한다.
따라서, 상술한 바와 같이, 벌브형 리세스 게이트를 형성하되 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역의 바닥 부분에 이온 주입 공정을 수 행한 후, 그 측벽을 산화시키는 방법을 사용하여 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성되도록 하여 전기장이 집중되는 현상을 방지한다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 상술한 도 2a 내지 도 2b에서와 동일한 공정으로 활성영역(302)을 한정하는 소자분리막(304)이 형성되어 있고, 상기 활성영역(302) 및 소자분리막(304) 상에 패드산화막(306)이 형성되어 있는 반도체 기판(300)의 활성영역(302)에 100 ~ 1000Å 깊이의 제 1 리세스 게이트 영역(T)을 형성한다.
도 3b를 참조하면, 상기 제 1 리세스 게이트 영역(T)의 측벽 및 바닥 부분에 이온 임플란트 공정을 수행한다. 이때, 이온 주입 공정의 소스 가스로는 O2 가스를 이용하며, 임플란트 공정의 20 ∼ 45°의 각도로 이온주입을 수행한다.
도 3c를 참조하면, 상기 반도체 기판(300) 상에 형성되어 있던 패드산화막을 제거한 후, 상기 제 1 리세스 게이트 영역(T)을 포함한 반도체 기판(300)의 표면 상에 리세스 게이트 스페이서용 버퍼막(328)을 형성한다. 이때, 상기 리세스 게이트 스페이서용 버퍼막(328)은 50 ∼ 200Å의 두께를 가지는 SiO2, SiON 또는 질화막으로 형성된다.
그런 다음, 상기 제 1 리세스 게이트 영역(T) 바닥부의 스페이서용 절연막을 선택적으로 제거한 후, 상기 제 1 리세스 게이트 영역(T)의 측벽에 잔류하는 스페 이서용 버퍼막(328)을 식각마스크로 제 1 리세스 게이트 영역(T)의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역(T')을 형성한다.
도 3d를 참조하면, 상기 스페이서용 버퍼막을 제거한 후, 열산화 공정을 진행하여 제 1 및 제 2 리세스 게이트 영역의 벌브형 리세스 게이트 영역(316)을 포함하는 반도체 기판(300) 전면을 산화시켜 게이트절연막(318)을 형성한다. 이때, 상기 게이트절연막(318)에서 벌브형의 목과 몸통 부분 사이 경계 부분에서 상기 O2 이온주입에 의하여 게이트절연막(318)의 두께가 두껍게 형성된다.
도 3e를 참조하면, 상기 벌브형 리세스 게이트 영역(316)이 매립되도록 게이트절연막(318) 상에 폴리실리콘막(320), 금속계막(322) 및 하드마스크막(324)을 순차적으로 형성한다. 그런 다음, 상기 하드마스크막(324) 상에 게이트 형성 영역을 노출시키는 마스크패턴(미도시)을 형성하고 상기 하드마스크막(324), 금속계막(322), 폴리실리콘막(320) 및 게이트절연막(318)을 식각한 후, 상기 마스크패턴을 제거하여 벌브형 리세스 게이트 영역(316)을 포함하는 게이트(326)를 형성한다.
따라서, 상술한 바와 같이, 벌브형 리세스 게이트를 형성하되 벌브형 모양의 목 부분에 대응되는 제 1 리세스 게이트 영역을 형성4하고, 제 1 리세스 게이트의 측벽에 이온 주입 공정을 수행한 후, 측벽에 스페이서용 산화막을 형성하고, 이를 산화시키는 방법으로 벌브형 모양의 목 부분과 몸통 부분 사이 경계 부분에서의 게이트절연막을 두껍게 형성하여 목 부분과 몸통 부분사이의 곡률 반경을 증가시킴으로써 전기장이 집중되는 문제를 해결한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 벌브형 리세스 게이트 영역에서 벌브형 모양의 목 부분과 몸통 부분 사이의 경계면에 전기장이 집중되는 문제를 해결하기 위하여, 벌브형 모양의 목 부분과 몸통 부분 사이의 경계가 라운딩 되어 완만한 곡선 형태로 형성될 수 있도록 하거나, 벌브형 모양의 목 부분과 몸통 부분 사이 경계 부분에서의 게이트절연막을 두껍게 형성하여 목 부분과 몸통 부분사이의 곡률 반경을 증가시킴으로써 전기장이 집중되는 문제를 해결한다.
따라서, 전기장의 집중에 의해 발생하는 스트레스를 감소시킬 수 있어 반도체 소자의 형성 공정 수율이 증가시킬 수 있고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (11)
- 게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계;상기 제 1 리세스 게이트 영역의 바닥 부분 모서리에 이온 임플란트 공정을 수행하는 단계;상기 제 1 리세스 게이트 영역의 측벽을 산화시켜 산화막 스페이서를 형성하는 단계;상기 산화막 스페이서를 마스크로 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계; 및상기 산화막 스페이서를 제거하고, 상기 제 1 및 제 2 리세스 게이트 영역 표면에 게이트 산화막을 형성한 후 상기 리세스 게이트 영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 리세스 게이트 영역은 800 ~ 1200Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이온 임플란트 공정은 SF4, SiH4, Si2H6 및 이들의 혼합 가스 중 선택된 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 리세스 게이트 영역의 선폭을 'A'라하고, 그 깊이를 'H'라 할 때, 상기 이온 임플란트 공정의 이온 주입 각도는 tan-1(A/H)인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서는 10 ~ 20Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 게이트 예정 영역의 반도체 기판을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계;상기 제 1 리세스 게이트 영역의 표면 내에 이온 임플란트 공정을 수행하는 단계;상기 제 1 리세스 게이트 영역의 측벽 및 바닥면을 포함하여 반도체 기판 상에 스페이서용 버퍼막을 형성하는 단계;상기 제 1 리세스 게이트 영역의 바닥면에 형성되어 있는 스페이서용 버퍼 막 부분을 선택적으로 제거하는 단계;상기 제 1 리세스 게이트 영역의 측벽에 잔류하는 스페이서용 버퍼막을 식각마스크로 이용해서 상기 제 1 리세스 게이트 영역의 바닥면을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계;상기 스페이서용 버퍼막을 제거하는 단계;상기 제 1 및 제 2 리세스 게이트 영역을 포함하는 반도체 기판 상에 열산화 공정으로 게이트절연막을 형성하는 단계; 및상기 제 1 및 제 2 리세스 게이트 영역 상에 게이트를 형성하는 단계;를 포함하며, 상기 열산화 공정으로 상기 제 1 리세스 게이트 측벽에 형성된 게이트절연막은 제 2 리세스 게이트 영역의 측벽 및 반도체 기판 상의 게이트절연막 보다 두껍게 형성된 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 리세스 게이트 영역은 100 ~ 1000Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이온 임플란트 공정은 O2 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이온 임플란트 공정의 이온 주입 각도는 20 ∼ 45°인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 스페이서용 버퍼막은 SiO2, SiON 또는 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 스페이서용 버퍼막은 50 ~ 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031927A KR20070079949A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031927A KR20070079949A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070079949A true KR20070079949A (ko) | 2007-08-08 |
Family
ID=38600432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070031927A KR20070079949A (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070079949A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100930387B1 (ko) * | 2007-10-31 | 2009-12-08 | 주식회사 하이닉스반도체 | ｐ형 게이트폴리를 갖는 모스 트랜지스터의 제조방법 |
| KR100950758B1 (ko) * | 2008-01-18 | 2010-04-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-03-30 KR KR1020070031927A patent/KR20070079949A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100930387B1 (ko) * | 2007-10-31 | 2009-12-08 | 주식회사 하이닉스반도체 | ｐ형 게이트폴리를 갖는 모스 트랜지스터의 제조방법 |
| KR100950758B1 (ko) * | 2008-01-18 | 2010-04-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100640159B1 (ko) | 채널길이를 증가시킨 반도체소자 및 그의 제조 방법 | |
| KR100772114B1 (ko) | 반도체 소자의 제조방법 | |
| US8486819B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20050020086A1 (en) | Self-aligned inner gate recess channel transistor and method of forming the same | |
| KR101088816B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2007013085A (ja) | 半導体素子の製造方法 | |
| US9343547B2 (en) | Method for fabricating a recessed channel access transistor device | |
| KR20060128472A (ko) | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 | |
| KR100683490B1 (ko) | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 | |
| KR100799111B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR20090039203A (ko) | 반도체 소자의 제조 방법 | |
| KR20070079949A (ko) | 반도체 소자의 형성 방법 | |
| KR100874431B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| KR20080099687A (ko) | 다면 채널을 갖는 트랜지스터 및 그 형성방법 | |
| JP2016046414A (ja) | 半導体装置の製造方法 | |
| KR100720212B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20090114151A (ko) | 반도체 소자의 제조 방법 | |
| KR20000003571A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JPH06232119A (ja) | 素子分離の形成方法 | |
| KR100728994B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100929629B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100618705B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR101024754B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR100833594B1 (ko) | 모스펫 소자 및 그 제조방법 | |
| KR100713941B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |