JPH08102481A - Ｍｉｓ型半導体装置の評価方法 - Google Patents
Ｍｉｓ型半導体装置の評価方法Info
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- JPH08102481A JPH08102481A JP6261094A JP26109494A JPH08102481A JP H08102481 A JPH08102481 A JP H08102481A JP 6261094 A JP6261094 A JP 6261094A JP 26109494 A JP26109494 A JP 26109494A JP H08102481 A JPH08102481 A JP H08102481A
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- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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Abstract
(57)【要約】
【目的】 ＭＩＳ型半導体装置の絶縁膜の電気的不安定
性を、再現性良く且つ精度良く評価することができる方
法を提供する。 【構成】 半導体基板上に絶縁膜と導電膜が順次形成さ
れたＭＩＳ型半導体装置の評価方法において、前記絶縁
膜中の可動イオン濃度が３×１０10／ｃｍ2以下、界面
準位密度が１×１０10／ｃｍ2・ｅＶ以下である試料を
用いて、前記ＭＩＳ型半導体装置を１００〜３００℃の
範囲の温度下で前記半導体基板と前記導電膜の間に１〜
５ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印加
し、１〜６０分の範囲の時間保持する処理（以下「ＢＴ
処理」と言う。）を施し、該ＢＴ処理前後に前記ＭＩＳ
型半導体装置の容量−電圧特性（以下「Ｃ−Ｖ特性」と
言う。）を室温で測定し、前記ＢＴ処理前後における前
記Ｃ−Ｖ特性のフラットバンド電圧のシフト量から前記
絶縁膜中のキャリアトラップ密度を決定する。
性を、再現性良く且つ精度良く評価することができる方
法を提供する。 【構成】 半導体基板上に絶縁膜と導電膜が順次形成さ
れたＭＩＳ型半導体装置の評価方法において、前記絶縁
膜中の可動イオン濃度が３×１０10／ｃｍ2以下、界面
準位密度が１×１０10／ｃｍ2・ｅＶ以下である試料を
用いて、前記ＭＩＳ型半導体装置を１００〜３００℃の
範囲の温度下で前記半導体基板と前記導電膜の間に１〜
５ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印加
し、１〜６０分の範囲の時間保持する処理（以下「ＢＴ
処理」と言う。）を施し、該ＢＴ処理前後に前記ＭＩＳ
型半導体装置の容量−電圧特性（以下「Ｃ−Ｖ特性」と
言う。）を室温で測定し、前記ＢＴ処理前後における前
記Ｃ−Ｖ特性のフラットバンド電圧のシフト量から前記
絶縁膜中のキャリアトラップ密度を決定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に絶縁膜
及び導電膜が順次形成されたＭＩＳ型半導体装置の評価
方法に関する。さらに詳しくは、ＭＩＳ型半導体装置に
おける絶縁膜中のキャリアトラップ密度を測定する方法
に関する。
及び導電膜が順次形成されたＭＩＳ型半導体装置の評価
方法に関する。さらに詳しくは、ＭＩＳ型半導体装置に
おける絶縁膜中のキャリアトラップ密度を測定する方法
に関する。
【０００２】
【発明の背景技術】ＭＩＳ型半導体装置の絶縁膜中に
は、固定電荷、界面準位、可動イオン、トラップの４種
類の電荷が存在することが知られている（例えば、ＩＥ
ＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯ
Ｎ ＤＥＶＩＣＥ， ＶＯＬ．ＥＤ−２７， ＮＯ．
３， Ｍａｒｃｈ １９８０，ｐｐ６０６−６０８を参
照）。これらの電荷量は、高周波Ｃ−Ｖ特性や準静的Ｃ
−Ｖ特性を利用することによって算出される。
は、固定電荷、界面準位、可動イオン、トラップの４種
類の電荷が存在することが知られている（例えば、ＩＥ
ＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯ
Ｎ ＤＥＶＩＣＥ， ＶＯＬ．ＥＤ−２７， ＮＯ．
３， Ｍａｒｃｈ １９８０，ｐｐ６０６−６０８を参
照）。これらの電荷量は、高周波Ｃ−Ｖ特性や準静的Ｃ
−Ｖ特性を利用することによって算出される。
【０００３】図１は、この種の測定に使用されるＭＩＳ
型半導体装置の構造を示している。図において、１は例
えばＮ型シリコンからなる半導体基板、２はシリコン酸
化膜のような絶縁膜、３はアルミニウム又はポリシリコ
ン膜のような導電膜である。このようなＭＩＳ型半導体
装置の導電膜３と半導体基板１の間にステップ状のバイ
アス電圧を印加し、容量を測定することによりＣ−Ｖ特
性曲線が得られる。ステップ状のバイアス電圧に高周波
の信号電圧を載せることで高周波Ｃ−Ｖ特性曲線が、低
周波の信号電圧を載せることで準静的Ｃ−Ｖ特性曲線が
得られる。各々のＣ−Ｖ特性曲線は理論的に求めること
が可能であるが、実際には上述した４種類の電荷が存在
しているので、理論曲線からのずれを生じる。このずれ
の量から固定電荷や界面準位による電荷量が求められ
る。
型半導体装置の構造を示している。図において、１は例
えばＮ型シリコンからなる半導体基板、２はシリコン酸
化膜のような絶縁膜、３はアルミニウム又はポリシリコ
ン膜のような導電膜である。このようなＭＩＳ型半導体
装置の導電膜３と半導体基板１の間にステップ状のバイ
アス電圧を印加し、容量を測定することによりＣ−Ｖ特
性曲線が得られる。ステップ状のバイアス電圧に高周波
の信号電圧を載せることで高周波Ｃ−Ｖ特性曲線が、低
周波の信号電圧を載せることで準静的Ｃ−Ｖ特性曲線が
得られる。各々のＣ−Ｖ特性曲線は理論的に求めること
が可能であるが、実際には上述した４種類の電荷が存在
しているので、理論曲線からのずれを生じる。このずれ
の量から固定電荷や界面準位による電荷量が求められ
る。
【０００４】可動イオンの量については、ＴＶＳ法によ
っても算出される（例えば、Ｊ．Ｅｌｅｃｔｒｏｃｈｅ
ｍ． Ｓｏｃ．：ＳＯＬＩＤ ＳＴＡＴＥ ＳＣＩＥＮ
ＣＥ， Ｖｏｌ．１１８， Ｎｏ．４， Ａｐｌ．，１
９７１，ｐｐ６０１−６０８を参照）が、ここでは、Ｂ
Ｔ処理を施してそのＢＴ処理前後のＣ−Ｖ特性のシフト
量から求める方法（例えば、ＪＡＰＡＮＥＳＥ ＪＯＵ
ＬＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ， Ｖ
ＯＬ．６，ＮＯ．２， ＦＥＢ．， １９６７， ｐｐ
１９１−２０４を参照）について述べる。
っても算出される（例えば、Ｊ．Ｅｌｅｃｔｒｏｃｈｅ
ｍ． Ｓｏｃ．：ＳＯＬＩＤ ＳＴＡＴＥ ＳＣＩＥＮ
ＣＥ， Ｖｏｌ．１１８， Ｎｏ．４， Ａｐｌ．，１
９７１，ｐｐ６０１−６０８を参照）が、ここでは、Ｂ
Ｔ処理を施してそのＢＴ処理前後のＣ−Ｖ特性のシフト
量から求める方法（例えば、ＪＡＰＡＮＥＳＥ ＪＯＵ
ＬＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ， Ｖ
ＯＬ．６，ＮＯ．２， ＦＥＢ．， １９６７， ｐｐ
１９１−２０４を参照）について述べる。
【０００５】絶縁膜中の可動イオンは、アルカリ金属系
（Ｌｉ、Ｎａ、Ｋ等）のイオンであり、正の電荷を持っ
ている。また、可動イオンは、１００℃以上に加熱する
と絶縁膜中を容易に移動できるので、所定温度下で正又
は負の所定電圧を所定時間導電膜に印加するＢＴ（Ｂａ
ｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）処理を行い、可動イ
オンを絶縁膜中で移動させて可動イオン量を求めること
ができる。
（Ｌｉ、Ｎａ、Ｋ等）のイオンであり、正の電荷を持っ
ている。また、可動イオンは、１００℃以上に加熱する
と絶縁膜中を容易に移動できるので、所定温度下で正又
は負の所定電圧を所定時間導電膜に印加するＢＴ（Ｂａ
ｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）処理を行い、可動イ
オンを絶縁膜中で移動させて可動イオン量を求めること
ができる。
【０００６】正電圧印加のＢＴ（以下「正ＢＴ」と言
う。）処理を行った場合、可動イオンは絶縁膜中を半導
体基板方向へ移動するので、絶縁膜中の半導体基板との
界面近傍で正電荷が増加し、その結果、Ｃ−Ｖ特性曲線
は負電圧側へシフトする。逆に、負電圧印加のＢＴ（以
下「負ＢＴ」と言う。）処理を行った場合、可動イオン
は絶縁膜中を導電膜方向へ移動するので、絶縁膜中の半
導体基板との界面近傍で正電荷が減少し、その結果、Ｃ
−Ｖ特性曲線は正電圧側へシフトする。よって、ＢＴ処
理前後のＣ−Ｖ特性のシフト量から絶縁膜中の可動イオ
ン量を求めることができる。
う。）処理を行った場合、可動イオンは絶縁膜中を半導
体基板方向へ移動するので、絶縁膜中の半導体基板との
界面近傍で正電荷が増加し、その結果、Ｃ−Ｖ特性曲線
は負電圧側へシフトする。逆に、負電圧印加のＢＴ（以
下「負ＢＴ」と言う。）処理を行った場合、可動イオン
は絶縁膜中を導電膜方向へ移動するので、絶縁膜中の半
導体基板との界面近傍で正電荷が減少し、その結果、Ｃ
−Ｖ特性曲線は正電圧側へシフトする。よって、ＢＴ処
理前後のＣ−Ｖ特性のシフト量から絶縁膜中の可動イオ
ン量を求めることができる。
【０００７】しかし、長時間、例えば１０００時間以上
の長いＢＴ処理を施した場合には、絶縁膜中の構造的変
化に起因した界面準位が新たに多数発生することも知ら
れている（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏ
ｃ．，：ＳＯＬＩＤ ＳＴＡＴＥＳＣＩＥＮＣＥ， Ｖ
ｏｌ．１３０， Ｎｏ．１，Ｊａｎ．， １９８３，ｐ
ｐ１３８−１４３を参照）。
の長いＢＴ処理を施した場合には、絶縁膜中の構造的変
化に起因した界面準位が新たに多数発生することも知ら
れている（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏ
ｃ．，：ＳＯＬＩＤ ＳＴＡＴＥＳＣＩＥＮＣＥ， Ｖ
ｏｌ．１３０， Ｎｏ．１，Ｊａｎ．， １９８３，ｐ
ｐ１３８−１４３を参照）。
【０００８】
【発明が解決しようとする課題】このＢＴ処理を使った
方法は、一般的にＭＩＳ型半導体装置の絶縁膜の電気的
不安定性を調べる方法であるが、可動イオンによる電荷
変動が大きいために、可動イオン以外の電荷量、例えば
キャリアトラップによる電荷量を測定することはできな
かった。
方法は、一般的にＭＩＳ型半導体装置の絶縁膜の電気的
不安定性を調べる方法であるが、可動イオンによる電荷
変動が大きいために、可動イオン以外の電荷量、例えば
キャリアトラップによる電荷量を測定することはできな
かった。
【０００９】上述したように、正ＢＴ処理を施すと、絶
縁膜中の可動イオンは半導体基板方向へ移動し、絶縁膜
中の半導体基板側近傍に正の電荷量が増加することにな
るが、同時に、半導体基板中の電子は半導体基板表面に
引き寄せられ、温度と電界の影響により一部の電子は絶
縁膜中のエレクトロントラップに捕獲される。電子がエ
レクトロントラップに捕獲されると、絶縁膜中の半導体
基板側に負の電荷量が増加する。絶縁膜中の可動イオン
量が大きい場合、正ＢＴ処理後のＣ−Ｖ特性曲線は電圧
軸に対し負電圧方向へシフトし、エレクトロントラップ
量の定量化ができなくなる問題があった。
縁膜中の可動イオンは半導体基板方向へ移動し、絶縁膜
中の半導体基板側近傍に正の電荷量が増加することにな
るが、同時に、半導体基板中の電子は半導体基板表面に
引き寄せられ、温度と電界の影響により一部の電子は絶
縁膜中のエレクトロントラップに捕獲される。電子がエ
レクトロントラップに捕獲されると、絶縁膜中の半導体
基板側に負の電荷量が増加する。絶縁膜中の可動イオン
量が大きい場合、正ＢＴ処理後のＣ−Ｖ特性曲線は電圧
軸に対し負電圧方向へシフトし、エレクトロントラップ
量の定量化ができなくなる問題があった。
【００１０】一方、負ＢＴ処理を施すと、絶縁膜中の可
動イオンは導電膜方向へ移動し、絶縁膜中の半導体基板
側近傍に正の電荷量が減少することになるが、同時に、
半導体基板中の正孔が半導体基板表面に引き寄せられ、
温度と電界の影響により、一部の正孔は絶縁膜中のホー
ルトラップに捕獲される。絶縁膜中の可動イオン量が大
きい場合、負ＢＴ処理後のＣ−Ｖ特性曲線は電圧軸に対
し正電圧方向へシフトし、ホールトラップ量の定量化が
できなくなる問題があった。
動イオンは導電膜方向へ移動し、絶縁膜中の半導体基板
側近傍に正の電荷量が減少することになるが、同時に、
半導体基板中の正孔が半導体基板表面に引き寄せられ、
温度と電界の影響により、一部の正孔は絶縁膜中のホー
ルトラップに捕獲される。絶縁膜中の可動イオン量が大
きい場合、負ＢＴ処理後のＣ−Ｖ特性曲線は電圧軸に対
し正電圧方向へシフトし、ホールトラップ量の定量化が
できなくなる問題があった。
【００１１】また、界面準位密度が高い場合には、電子
や正孔は界面準位を介して絶縁膜中のキャリアトラップ
に捕獲されたり放出されたりし易くなり、室温で測定し
たＣ−Ｖ特性曲線が理論曲線に対し傾きが急になったり
緩やかになったりして歪を生じ、正確なキャリアトラッ
プ密度が求められなくなる問題があった。
や正孔は界面準位を介して絶縁膜中のキャリアトラップ
に捕獲されたり放出されたりし易くなり、室温で測定し
たＣ−Ｖ特性曲線が理論曲線に対し傾きが急になったり
緩やかになったりして歪を生じ、正確なキャリアトラッ
プ密度が求められなくなる問題があった。
【００１２】ＭＩＳ型半導体装置の絶縁膜の電気的不安
定性を調べることは、半導体集積回路の特性、信頼性、
歩留り等を予測する上で、今後、益々重要な評価項目と
なってくる。そのために、ＭＩＳ型半導体装置の電気特
性を評価するにあたり、その絶縁膜の電気的不安定性
を、再現性良く且つ精度良く評価することができる方法
を提供することを目的とする。
定性を調べることは、半導体集積回路の特性、信頼性、
歩留り等を予測する上で、今後、益々重要な評価項目と
なってくる。そのために、ＭＩＳ型半導体装置の電気特
性を評価するにあたり、その絶縁膜の電気的不安定性
を、再現性良く且つ精度良く評価することができる方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体基板上に絶縁膜と導電膜が順次形成
されたＭＩＳ型半導体装置の評価方法において、前記絶
縁膜中の可動イオン濃度が３×１０10／ｃｍ2以下、界
面準位密度が１×１０10／ｃｍ2・ｅＶ以下である試料
を用いて、前記ＭＩＳ型半導体装置を１００〜３００℃
の範囲の温度下で前記半導体基板と前記導電膜の間に１
〜５ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印
加し、１〜６０分の範囲の時間保持する処理（以下「Ｂ
Ｔ処理」と言う。）を施し、該ＢＴ処理前後に前記ＭＩ
Ｓ型半導体装置の容量−電圧特性（以下「Ｃ−Ｖ特性」
と言う。）を室温で測定し、前記ＢＴ処理前後における
前記Ｃ−Ｖ特性のフラットバンド電圧のシフト量から前
記絶縁膜中のキャリアトラップ密度を決定するようにし
た。
決するため、半導体基板上に絶縁膜と導電膜が順次形成
されたＭＩＳ型半導体装置の評価方法において、前記絶
縁膜中の可動イオン濃度が３×１０10／ｃｍ2以下、界
面準位密度が１×１０10／ｃｍ2・ｅＶ以下である試料
を用いて、前記ＭＩＳ型半導体装置を１００〜３００℃
の範囲の温度下で前記半導体基板と前記導電膜の間に１
〜５ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印
加し、１〜６０分の範囲の時間保持する処理（以下「Ｂ
Ｔ処理」と言う。）を施し、該ＢＴ処理前後に前記ＭＩ
Ｓ型半導体装置の容量−電圧特性（以下「Ｃ−Ｖ特性」
と言う。）を室温で測定し、前記ＢＴ処理前後における
前記Ｃ−Ｖ特性のフラットバンド電圧のシフト量から前
記絶縁膜中のキャリアトラップ密度を決定するようにし
た。
【００１４】温度、電界強度、時間については、各々の
下限未満であるとキャリアのトラップが不十分となり、
各々の上限を越えた条件では新たに界面準位が発生する
恐れがあるため、各々所定の範囲に制限される。
下限未満であるとキャリアのトラップが不十分となり、
各々の上限を越えた条件では新たに界面準位が発生する
恐れがあるため、各々所定の範囲に制限される。
【００１５】
【作用】上述したキャリアトラップの密度を正確に求め
るためには、可動イオン量と界面準位の密度を極力低減
する必要がある。半導体基板やＭＩＳ型半導体装置の製
造工程においては、クリーンルーム内の雰囲気、ガスの
露点、洗浄薬液の等級、製造装置、作業者の発汗や衣服
等に係る清浄度を改善向上させると可動イオンや界面準
位を低減できることが判った。
るためには、可動イオン量と界面準位の密度を極力低減
する必要がある。半導体基板やＭＩＳ型半導体装置の製
造工程においては、クリーンルーム内の雰囲気、ガスの
露点、洗浄薬液の等級、製造装置、作業者の発汗や衣服
等に係る清浄度を改善向上させると可動イオンや界面準
位を低減できることが判った。
【００１６】可動イオン量を低減させて、正ＢＴ処理を
施すと、半導体基板表面に電子が引き寄せられ、温度と
電界の影響により一部の電子は絶縁膜中のエレクトロン
トラップに捕獲される。電子がエレクトロントラップに
捕獲されると、絶縁膜中の半導体基板側近傍に負の電荷
量が増加する。この結果、正ＢＴ処理後のＣ−Ｖ特性曲
線は電圧軸に対し正電圧方向へシフトする。一方、負Ｂ
Ｔ処理を施すと、半導体基板表面に正孔が引き寄せら
れ、温度と電界の影響により、一部の正孔は絶縁膜中の
ホールトラップに捕獲される。正孔が絶縁膜中のホール
トラップに捕獲されると、絶縁膜中の半導体基板側近傍
に正の電荷量が増加する。この結果、負ＢＴ処理後のＣ
−Ｖ特性曲線は電圧軸に対し負電圧方向へシフトする。
施すと、半導体基板表面に電子が引き寄せられ、温度と
電界の影響により一部の電子は絶縁膜中のエレクトロン
トラップに捕獲される。電子がエレクトロントラップに
捕獲されると、絶縁膜中の半導体基板側近傍に負の電荷
量が増加する。この結果、正ＢＴ処理後のＣ−Ｖ特性曲
線は電圧軸に対し正電圧方向へシフトする。一方、負Ｂ
Ｔ処理を施すと、半導体基板表面に正孔が引き寄せら
れ、温度と電界の影響により、一部の正孔は絶縁膜中の
ホールトラップに捕獲される。正孔が絶縁膜中のホール
トラップに捕獲されると、絶縁膜中の半導体基板側近傍
に正の電荷量が増加する。この結果、負ＢＴ処理後のＣ
−Ｖ特性曲線は電圧軸に対し負電圧方向へシフトする。
【００１７】また、界面準位密度を低減させると、室温
で測定したＣ−Ｖ特性曲線は理想曲線に対し傾きに歪が
なく、正確なキャリアトラップ密度が求められる。
で測定したＣ−Ｖ特性曲線は理想曲線に対し傾きに歪が
なく、正確なキャリアトラップ密度が求められる。
【００１８】従って本発明は、ＭＩＳ型半導体装置の絶
縁膜中の可動イオンと界面準位を減らし、ＢＴ処理条件
に制限を定めることにより、ＭＩＳ型半導体装置の絶縁
膜中のキャリアトラップ量を相対的に正確に測定するこ
とを可能にした。
縁膜中の可動イオンと界面準位を減らし、ＢＴ処理条件
に制限を定めることにより、ＭＩＳ型半導体装置の絶縁
膜中のキャリアトラップ量を相対的に正確に測定するこ
とを可能にした。
【００１９】
【実施例】以下、本発明の実施例を挙げてさらに具体的
に説明する。
に説明する。
【００２０】［実施例１］まず、ＣＺ法により育成され
た直径５”φ、面方位〈１００〉、導電型Ｐ型、比抵抗
約１０Ωｃｍ、含有格子間酸素濃度が約１．４×１０18
ａｔｏｍｓ／ｃｍ3のシリコンウエーハを準備した。
た直径５”φ、面方位〈１００〉、導電型Ｐ型、比抵抗
約１０Ωｃｍ、含有格子間酸素濃度が約１．４×１０18
ａｔｏｍｓ／ｃｍ3のシリコンウエーハを準備した。
【００２１】次に、ＭＩＳキャパシタを次の条件に従っ
て作製した。酸化前にＳｉウエーハ表面を清浄化するた
めの洗浄を施し、乾燥後、直ちに酸化炉に挿入した。ゲ
ート酸化膜は、１０００℃、６０分、乾燥酸素雰囲気中
で５０ｎｍ形成した。ここで、酸化した試料をＮｏ．１
−１〜１−３とした。また、同じ条件で洗浄及び酸化を
行い、引き続き窒素雰囲気中で１時間の熱処理（以下
「窒素アニール」と言う。）を追加する処理を施した試
料をＮｏ．２−１〜２−３とした。その後、これらの試
料を同一バッチとし、シリコン酸化膜上にメタルマスク
を利用して真空蒸着法により約１μｍ厚さのＡｌ電極を
形成した。裏面のシリコン酸化膜を除去した後、界面準
位密度を減らすために、４００℃、３０分、水素（３
％）と窒素（９７％）の混合雰囲気中で熱処理した。
て作製した。酸化前にＳｉウエーハ表面を清浄化するた
めの洗浄を施し、乾燥後、直ちに酸化炉に挿入した。ゲ
ート酸化膜は、１０００℃、６０分、乾燥酸素雰囲気中
で５０ｎｍ形成した。ここで、酸化した試料をＮｏ．１
−１〜１−３とした。また、同じ条件で洗浄及び酸化を
行い、引き続き窒素雰囲気中で１時間の熱処理（以下
「窒素アニール」と言う。）を追加する処理を施した試
料をＮｏ．２−１〜２−３とした。その後、これらの試
料を同一バッチとし、シリコン酸化膜上にメタルマスク
を利用して真空蒸着法により約１μｍ厚さのＡｌ電極を
形成した。裏面のシリコン酸化膜を除去した後、界面準
位密度を減らすために、４００℃、３０分、水素（３
％）と窒素（９７％）の混合雰囲気中で熱処理した。
【００２２】以上のシリコンウエーハやＭＩＳキャパシ
タの製造にあたっては、クリーンルーム内の雰囲気、ガ
スの露点、洗浄薬液の等級、製造装置、作業者の発汗や
衣服等について十分な管理が行われ、極めて清浄度の高
い環境となっている。
タの製造にあたっては、クリーンルーム内の雰囲気、ガ
スの露点、洗浄薬液の等級、製造装置、作業者の発汗や
衣服等について十分な管理が行われ、極めて清浄度の高
い環境となっている。
【００２３】ゲート面積が１．８１ｍｍ2のＭＩＳキャ
パシタについてＢＴ処理（温度：２５０℃、電界強度：
３ＭＶ／ｃｍ、時間：３０分）を施し、このＢＴ処理の
前後に、室温でＣ−Ｖ特性を測定し、ＶFBのシフト量か
ら算出した電荷量を表１に示した。特に試料Ｎｏ．２−
１〜２−３におけるＢＴ処理前後のＣ−Ｖ特性は、電圧
軸に対しシフトしただけであり、傾きに歪みは生じてい
なかった。従って、ＢＴ処理によって新たな界面準位が
発生していないことが判る。
パシタについてＢＴ処理（温度：２５０℃、電界強度：
３ＭＶ／ｃｍ、時間：３０分）を施し、このＢＴ処理の
前後に、室温でＣ−Ｖ特性を測定し、ＶFBのシフト量か
ら算出した電荷量を表１に示した。特に試料Ｎｏ．２−
１〜２−３におけるＢＴ処理前後のＣ−Ｖ特性は、電圧
軸に対しシフトしただけであり、傾きに歪みは生じてい
なかった。従って、ＢＴ処理によって新たな界面準位が
発生していないことが判る。
【００２４】なお、準静的Ｃ−Ｖ特性によるミッドギャ
ップ電圧での界面準位密度は、ウエーハ当たり６点測定
したが、試料Ｎｏ．１−１〜１−３では３．９×１０9
〜８．３×１０9／ｃｍ2・ｅＶ、試料Ｎｏ．２−１〜２
−３では２．２×１０9／ｃｍ2・ｅＶ以下であった。
ップ電圧での界面準位密度は、ウエーハ当たり６点測定
したが、試料Ｎｏ．１−１〜１−３では３．９×１０9
〜８．３×１０9／ｃｍ2・ｅＶ、試料Ｎｏ．２−１〜２
−３では２．２×１０9／ｃｍ2・ｅＶ以下であった。
【００２５】
【表１】
【００２６】表１より、酸化膜を形成する工程において
窒素アニールを施した絶縁膜中には、可動イオン量が３
×１０10／ｃｍ2以下、ホールトラップ密度が約７×１
０10／ｃｍ2程度存在するのに対し、窒素アニールを施
さない絶縁膜中には、エレクトロントラップ密度が１．
２×１０10〜４．６×１０10／ｃｍ2程度、ホールトラ
ップ密度が約４×１０11／ｃｍ2程度存在することが判
った。
窒素アニールを施した絶縁膜中には、可動イオン量が３
×１０10／ｃｍ2以下、ホールトラップ密度が約７×１
０10／ｃｍ2程度存在するのに対し、窒素アニールを施
さない絶縁膜中には、エレクトロントラップ密度が１．
２×１０10〜４．６×１０10／ｃｍ2程度、ホールトラ
ップ密度が約４×１０11／ｃｍ2程度存在することが判
った。
【００２７】なお、表１中において、正の値はＢＴ処理
によって半導体基板近傍の絶縁膜中に正の電荷、すなわ
ちホールトラップに捕獲された正孔による電荷が発生し
たことを意味し（ＢＴ後のＣ−Ｖ特性は電圧軸に対し負
方向にシフトする。）、負の値はＢＴ処理によって半導
体基板近傍の絶縁膜中に負の電荷、すなわちエレクトロ
ントラップに捕獲された電子による電荷が発生したこと
を意味する（ＢＴ後のＣ−Ｖ特性は電圧軸に対し正方向
にシフトする。）。
によって半導体基板近傍の絶縁膜中に正の電荷、すなわ
ちホールトラップに捕獲された正孔による電荷が発生し
たことを意味し（ＢＴ後のＣ−Ｖ特性は電圧軸に対し負
方向にシフトする。）、負の値はＢＴ処理によって半導
体基板近傍の絶縁膜中に負の電荷、すなわちエレクトロ
ントラップに捕獲された電子による電荷が発生したこと
を意味する（ＢＴ後のＣ−Ｖ特性は電圧軸に対し正方向
にシフトする。）。
【００２８】［比較例１］まず、ＣＺ法により育成され
た直径５”φ、面方位〈１００〉、導電型Ｐ型、比抵抗
約１０Ωｃｍ、含有格子間酸素濃度が約１．４×１０18
ａｔｏｍｓ／ｃｍ3のシリコンウエーハを準備した。
た直径５”φ、面方位〈１００〉、導電型Ｐ型、比抵抗
約１０Ωｃｍ、含有格子間酸素濃度が約１．４×１０18
ａｔｏｍｓ／ｃｍ3のシリコンウエーハを準備した。
【００２９】次に、ＭＩＳキャパシタを次の条件に従っ
て作製した。酸化前にＳｉウエーハ表面を清浄化するた
めの洗浄を施し、乾燥後、直ちに酸化炉に挿入した。ゲ
ート酸化膜は、９５０℃、８．５分、ウエット酸素雰囲
気中（水素と酸素の燃焼法）で５０ｎｍ形成し、引き続
き窒素アニールを１時間追加した。この時、水素の露点
を制御し、水素の露点を−６２℃とした試料をＮｏ．３
−１〜３−３、水素の露点を−６８℃とした試料をＮ
ｏ．４−１〜４−３、水素の露点を−７４℃とした試料
をＮｏ．５−１〜５−３とした。その後、これらの試料
について、シリコン酸化膜上にメタルマスクを利用して
真空蒸着法により約１μｍ厚さのＡｌ電極を形成した。
裏面のシリコン酸化膜を除去した後、界面準位密度を減
らすために、４００℃、３０分、水素（３％）と窒素
（９７％）の混合雰囲気中で熱処理した。
て作製した。酸化前にＳｉウエーハ表面を清浄化するた
めの洗浄を施し、乾燥後、直ちに酸化炉に挿入した。ゲ
ート酸化膜は、９５０℃、８．５分、ウエット酸素雰囲
気中（水素と酸素の燃焼法）で５０ｎｍ形成し、引き続
き窒素アニールを１時間追加した。この時、水素の露点
を制御し、水素の露点を−６２℃とした試料をＮｏ．３
−１〜３−３、水素の露点を−６８℃とした試料をＮ
ｏ．４−１〜４−３、水素の露点を−７４℃とした試料
をＮｏ．５−１〜５−３とした。その後、これらの試料
について、シリコン酸化膜上にメタルマスクを利用して
真空蒸着法により約１μｍ厚さのＡｌ電極を形成した。
裏面のシリコン酸化膜を除去した後、界面準位密度を減
らすために、４００℃、３０分、水素（３％）と窒素
（９７％）の混合雰囲気中で熱処理した。
【００３０】ゲート面積が１．８１ｍｍ2のＭＩＳキャ
パシタについてＢＴ処理（温度：２５０℃、電界強度：
３ＭＶ／ｃｍ、時間：３０分）を施し、このＢＴ処理の
前後に、室温でＣ−Ｖ特性を測定し、ＶFBのシフト量か
ら算出した電荷量を表２に示した。ＢＴ処理前後のＣ−
Ｖ特性は、電圧軸に対しシフトしただけではなく、傾き
に歪みが生じており、ＢＴ処理によって新たに界面準位
が発生したことが判る。
パシタについてＢＴ処理（温度：２５０℃、電界強度：
３ＭＶ／ｃｍ、時間：３０分）を施し、このＢＴ処理の
前後に、室温でＣ−Ｖ特性を測定し、ＶFBのシフト量か
ら算出した電荷量を表２に示した。ＢＴ処理前後のＣ−
Ｖ特性は、電圧軸に対しシフトしただけではなく、傾き
に歪みが生じており、ＢＴ処理によって新たに界面準位
が発生したことが判る。
【００３１】表２より、酸化膜を形成する工程におい
て、雰囲気ガスの露点を上昇させて純度を低下させるこ
とにより、絶縁膜中には、１０11〜１０12／ｃｍ2オー
ダーの可動イオン量が存在し、エレクトロントラップや
ホールトラップの密度が求められないことが判った。
て、雰囲気ガスの露点を上昇させて純度を低下させるこ
とにより、絶縁膜中には、１０11〜１０12／ｃｍ2オー
ダーの可動イオン量が存在し、エレクトロントラップや
ホールトラップの密度が求められないことが判った。
【００３２】なお、表中において、正の値はＢＴ処理に
よって絶縁膜中の半導体基板近傍に可動イオンが増加し
たことを意味し（ＢＴ後のＣ−Ｖ特性は電圧軸に対し負
方向にシフトする。）、負の値はＢＴ処理によって絶縁
膜中の半導体基板近傍に可動イオンが減少したことを意
味する（ＢＴ後のＣ−Ｖ特性は電圧軸に対し正方向にシ
フトする。）。
よって絶縁膜中の半導体基板近傍に可動イオンが増加し
たことを意味し（ＢＴ後のＣ−Ｖ特性は電圧軸に対し負
方向にシフトする。）、負の値はＢＴ処理によって絶縁
膜中の半導体基板近傍に可動イオンが減少したことを意
味する（ＢＴ後のＣ−Ｖ特性は電圧軸に対し正方向にシ
フトする。）。
【００３３】
【表２】
【００３４】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＩＳ型半導体装置の評価方法において、前記絶縁膜中の
可動イオン濃度が３×１０１０／ｃｍ2以下、界面準位
密度が１×１０１０／ｃｍ2・ｅＶ以下である試料を用
いて、前記ＭＩＳ型半導体装置を１００〜３００℃の範
囲の温度下で前記半導体基板と前記導電膜の間に１〜５
ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印加
し、１〜６０分の範囲の時間保持するＢＴ処理を施し、
該ＢＴ処理前後に前記ＭＩＳ型半導体装置のＣ−Ｖ特性
を室温で測定し、前記ＢＴ処理前後における前記Ｃ−Ｖ
特性のフラットバンド電圧のシフト量から前記絶縁膜中
のキャリアトラップ密度を決定するようにしたことによ
り、従来は測定することができなかったキャリアトラッ
プを測定することができるようになった。
ＩＳ型半導体装置の評価方法において、前記絶縁膜中の
可動イオン濃度が３×１０１０／ｃｍ2以下、界面準位
密度が１×１０１０／ｃｍ2・ｅＶ以下である試料を用
いて、前記ＭＩＳ型半導体装置を１００〜３００℃の範
囲の温度下で前記半導体基板と前記導電膜の間に１〜５
ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を印加
し、１〜６０分の範囲の時間保持するＢＴ処理を施し、
該ＢＴ処理前後に前記ＭＩＳ型半導体装置のＣ−Ｖ特性
を室温で測定し、前記ＢＴ処理前後における前記Ｃ−Ｖ
特性のフラットバンド電圧のシフト量から前記絶縁膜中
のキャリアトラップ密度を決定するようにしたことによ
り、従来は測定することができなかったキャリアトラッ
プを測定することができるようになった。
【図１】ＭＩＳ型半導体装置の構成を示す概略断面図で
ある。
ある。
１ 半導体基板 ２ 絶縁膜 ３ 導電膜
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜と導電膜が順次形
成されたＭＩＳ型半導体装置の評価方法において、前記
絶縁膜中の可動イオン濃度が３×１０10／ｃｍ2以下、
界面準位密度が１×１０10／ｃｍ2・ｅＶ以下である試
料を用いて、前記ＭＩＳ型半導体装置を１００〜３００
℃の範囲の温度下で前記半導体基板と前記導電膜の間に
１〜５ＭＶ／ｃｍの範囲の電界強度の正又は負の電圧を
印加し、１〜６０分の範囲の時間保持する処理（以下
「ＢＴ処理」と言う。）を施し、該ＢＴ処理前後に前記
ＭＩＳ型半導体装置の容量−電圧特性（以下「Ｃ−Ｖ特
性」と言う。）を室温で測定し、前記ＢＴ処理前後にお
ける前記Ｃ−Ｖ特性のフラットバンド電圧のシフト量か
ら前記絶縁膜中のキャリアトラップ密度を決定すること
を特徴とするＭＩＳ型半導体装置の評価方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261094A JPH08102481A (ja) | 1994-09-30 | 1994-09-30 | Ｍｉｓ型半導体装置の評価方法 |
| US08/534,460 US5701088A (en) | 1994-09-30 | 1995-09-27 | Method of evaluating a MIS-type semiconductor device |
| EP95115467A EP0704890A3 (en) | 1994-09-30 | 1995-09-29 | Method for evaluating an MIS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6261094A JPH08102481A (ja) | 1994-09-30 | 1994-09-30 | Ｍｉｓ型半導体装置の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102481A true JPH08102481A (ja) | 1996-04-16 |
Family
ID=17357007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6261094A Pending JPH08102481A (ja) | 1994-09-30 | 1994-09-30 | Ｍｉｓ型半導体装置の評価方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701088A (ja) |
| EP (1) | EP0704890A3 (ja) |
| JP (1) | JPH08102481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239201A (ja) * | 2008-03-28 | 2009-10-15 | Sanyo Electric Co Ltd | ゲート絶縁膜の評価方法 |
| JP2016157976A (ja) * | 2016-05-02 | 2016-09-01 | ローム株式会社 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130214A (ja) * | 1994-09-07 | 1996-05-21 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US6362097B1 (en) * | 1998-07-14 | 2002-03-26 | Applied Komatsu Technlology, Inc. | Collimated sputtering of semiconductor and other films |
| US6136669A (en) * | 1998-07-21 | 2000-10-24 | International Business Machines Corporation | Mobile charge immune process |
| JP2001077648A (ja) * | 1999-09-06 | 2001-03-23 | Sony Corp | ポリフェイズフィルタおよびこれを使用した受信機 |
| JP3736740B2 (ja) * | 2000-12-12 | 2006-01-18 | シャープ株式会社 | 絶縁膜容量評価装置および絶縁膜容量評価方法 |
| JP6119680B2 (ja) * | 2014-06-25 | 2017-04-26 | 信越半導体株式会社 | 半導体基板の欠陥領域の評価方法 |
| CN111785656B (zh) * | 2020-07-28 | 2023-08-15 | 哈尔滨工业大学 | 电子器件氧化层中固定负电荷陷阱的检测方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565145A (en) * | 1978-11-11 | 1980-05-16 | Agency Of Ind Science & Technol | Characteristic measuring method for charge trap center in insulator |
| JPS5775439A (en) * | 1980-10-30 | 1982-05-12 | Oki Electric Ind Co Ltd | Judgement of stability of semiconductor device |
| JPS61159748A (ja) * | 1985-01-08 | 1986-07-19 | Oki Electric Ind Co Ltd | トラツプ分布測定方法 |
| JPS6312144A (ja) * | 1986-07-03 | 1988-01-19 | Oki Electric Ind Co Ltd | 半導体素子の評価方法 |
| US4978915A (en) * | 1989-11-07 | 1990-12-18 | At&T Bell Laboratories | Method of manufacturing semiconductor devices involving the detection of impurities |
| JPH04134842A (ja) * | 1990-09-27 | 1992-05-08 | Toshiba Corp | 絶縁膜の信頼性評価方法及び装置 |
-
1994
- 1994-09-30 JP JP6261094A patent/JPH08102481A/ja active Pending
-
1995
- 1995-09-27 US US08/534,460 patent/US5701088A/en not_active Expired - Fee Related
- 1995-09-29 EP EP95115467A patent/EP0704890A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239201A (ja) * | 2008-03-28 | 2009-10-15 | Sanyo Electric Co Ltd | ゲート絶縁膜の評価方法 |
| JP2016157976A (ja) * | 2016-05-02 | 2016-09-01 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0704890A3 (en) | 1997-05-02 |
| US5701088A (en) | 1997-12-23 |
| EP0704890A2 (en) | 1996-04-03 |
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