JPS6312144A - 半導体素子の評価方法 - Google Patents
半導体素子の評価方法Info
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- JPS6312144A JPS6312144A JP61155020A JP15502086A JPS6312144A JP S6312144 A JPS6312144 A JP S6312144A JP 61155020 A JP61155020 A JP 61155020A JP 15502086 A JP15502086 A JP 15502086A JP S6312144 A JPS6312144 A JP S6312144A
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の絶縁膜中のトラップを、電荷注入
により評価する半導体素子の評価方法に関するものでお
る。
により評価する半導体素子の評価方法に関するものでお
る。
（従来の技術〕
従来、このような分野の技術としては、゛シリコン基板
におけるＭＯＳアバランシェおよびトンネル効果（）１
０３ Ａｖａｌａｎｃｈｅ ａｎｄ Ｔｕｎｎｅｌｉｎ
ｇ Ｅｆｆｅｃｔｓｉｎ ５ｉｌｉｃｏｎ ５ｕｒｆａ
ｃｅ）”、Ａ、 Ｇｏｅｔｚｂｅｒｇｅｒ ｅｔａｌ、
、 Ｊ、 Ａｐｐｌ、 Ｐｈｙｓｉｃｓ、３８ （１２
） （１９６７）に示されるものがある。
におけるＭＯＳアバランシェおよびトンネル効果（）１
０３ Ａｖａｌａｎｃｈｅ ａｎｄ Ｔｕｎｎｅｌｉｎ
ｇ Ｅｆｆｅｃｔｓｉｎ ５ｉｌｉｃｏｎ ５ｕｒｆａ
ｃｅ）”、Ａ、 Ｇｏｅｔｚｂｅｒｇｅｒ ｅｔａｌ、
、 Ｊ、 Ａｐｐｌ、 Ｐｈｙｓｉｃｓ、３８ （１２
） （１９６７）に示されるものがある。
第２図はこのような従来の半導体素子の評価システムの
基本構成図であり、第３図は第２図の半導体素子の絶縁
膜に対する電荷注入（アバランシェ注入）原理を示すエ
ネルギーバンド図でおる。
基本構成図であり、第３図は第２図の半導体素子の絶縁
膜に対する電荷注入（アバランシェ注入）原理を示すエ
ネルギーバンド図でおる。
第３図から明らかなように、ＭＯＳキャパシタのゲー１
へ電極にパルス電圧を印加するとシリコン基板の空乏層
は広げられ、空乏層でアバランシェ現象により発生した
電荷は絶縁膜（ゲート酸化膜）中に注入される。
へ電極にパルス電圧を印加するとシリコン基板の空乏層
は広げられ、空乏層でアバランシェ現象により発生した
電荷は絶縁膜（ゲート酸化膜）中に注入される。
次に、第２図を参照して従来システムの構成を説明する
。評価される半導体素子は半導体基板１と、その上の所
定順１ｇ、（ゲート領域）に形成された絶縁膜（ゲート
酸化膜）２と、その上に形成された金属、ポリシリコン
等の導電層（ゲート電極）３とにより構成される。基板
１と導電層３は切換えスイッチ４を介してパルスジェネ
レータ５又は容量計６に接続される。すなわち、切換え
スイッチ４が図中の実線のようになっているときは基板
１と導電層３の間にはパルスジェネレータ５が接続され
、点線のようになっているときは基板１と導電層３の間
には容量計６が接続される。
。評価される半導体素子は半導体基板１と、その上の所
定順１ｇ、（ゲート領域）に形成された絶縁膜（ゲート
酸化膜）２と、その上に形成された金属、ポリシリコン
等の導電層（ゲート電極）３とにより構成される。基板
１と導電層３は切換えスイッチ４を介してパルスジェネ
レータ５又は容量計６に接続される。すなわち、切換え
スイッチ４が図中の実線のようになっているときは基板
１と導電層３の間にはパルスジェネレータ５が接続され
、点線のようになっているときは基板１と導電層３の間
には容量計６が接続される。
次に第２図の従来システムの作用を説明する。
まず、切換えスイッチ４を実線のように接続すると、パ
ルスジェネレータ５からのパルス電圧が導電層３に印加
される。おる一定の時間だけ電荷を注入したのち、切換
えスイッチ４を点線のように切換えて容量計６によりＣ
−■測定を行い、フラットバンド電圧を測定する。以下
、このようなアバランシェによる電荷注入とＣ−■測定
を交互に繰り返すことにより、フラットバンド電圧のシ
フトを求めてトラップ評価を行なう。
ルスジェネレータ５からのパルス電圧が導電層３に印加
される。おる一定の時間だけ電荷を注入したのち、切換
えスイッチ４を点線のように切換えて容量計６によりＣ
−■測定を行い、フラットバンド電圧を測定する。以下
、このようなアバランシェによる電荷注入とＣ−■測定
を交互に繰り返すことにより、フラットバンド電圧のシ
フトを求めてトラップ評価を行なう。
しかしながら、以上述べた従来の評価方法では、パルス
電圧をＭＯＳキャパシタに印加しているものの、絶縁膜
中に注入される電荷はアバランシェ現象による電子のみ
又は正孔のみであり、それぞれの電荷を交互に注入する
ということができなかった。ところが近年の大規模集積
回路（ＬＳＩ）では、ゲート酸化膜である絶縁膜に電子
および正孔が同時に又は交互に注入されるので、前述の
従来方法ではＬＳＩ等におけるトラップの評価を正しく
行なえない欠点がめった。
電圧をＭＯＳキャパシタに印加しているものの、絶縁膜
中に注入される電荷はアバランシェ現象による電子のみ
又は正孔のみであり、それぞれの電荷を交互に注入する
ということができなかった。ところが近年の大規模集積
回路（ＬＳＩ）では、ゲート酸化膜である絶縁膜に電子
および正孔が同時に又は交互に注入されるので、前述の
従来方法ではＬＳＩ等におけるトラップの評価を正しく
行なえない欠点がめった。
本発明は以上述べた絶縁膜中に電子および正孔を交互に
注入できないという欠点を除去し、実用的かつ正確なト
ラップ評価を行なえる半導体素子の評価方法を提供する
ことを目的とする。
注入できないという欠点を除去し、実用的かつ正確なト
ラップ評価を行なえる半導体素子の評価方法を提供する
ことを目的とする。
［問題点を解決するための手段］
本発明は上記問題点を解決するために、第１導電型の半
導体基板上に第２導電型の薄い不純物層を形成してＰＮ
接合構造とし、この不純物層上に絶縁膜を介して導電層
を形成してＭＯＳ （ＭＩＳ）キャパシタ構造とし、こ
の導電層と半導体基板の間に交互に極性の切換わるパル
ス電圧を印加して絶縁膜に電子および正孔を交互に注入
し、次いでパルス電圧の印加を止めた後に導電層と不純
物層の間の容量−電圧特性からフラットバンド電圧を測
定することを特徴とするものでおる。
導体基板上に第２導電型の薄い不純物層を形成してＰＮ
接合構造とし、この不純物層上に絶縁膜を介して導電層
を形成してＭＯＳ （ＭＩＳ）キャパシタ構造とし、こ
の導電層と半導体基板の間に交互に極性の切換わるパル
ス電圧を印加して絶縁膜に電子および正孔を交互に注入
し、次いでパルス電圧の印加を止めた後に導電層と不純
物層の間の容量−電圧特性からフラットバンド電圧を測
定することを特徴とするものでおる。
［作用］
本発明によれば、以上のようにして半導体素子を評価す
るようにしたので、表面にＰＮ接合が形成されたＭＩＳ
（ＭＯＳ）キャパシタのゲート電極（導電＠）と基板
との間に一定の条件でパルス電圧を印加することにより
、電子および正孔を交互に絶縁膜（ゲート酸化膜）に注
入するように動く。
るようにしたので、表面にＰＮ接合が形成されたＭＩＳ
（ＭＯＳ）キャパシタのゲート電極（導電＠）と基板
との間に一定の条件でパルス電圧を印加することにより
、電子および正孔を交互に絶縁膜（ゲート酸化膜）に注
入するように動く。
第１図は本発明の一実施例に係る評価システムの構成図
でめる。そして、第１図の実施例に係る半導体素子が第
２図に示す従来例と異なる点は、Ｎ型半導体（シリコン
）基板１上にＰ型の薄い不純物層１１が形成され、その
不純物層１１上にＭＩＳキャパシタを構成する絶縁膜２
および導電層３が重ねて形成されると共に、コンタクト
電極１２が形成されていることである。不純物層１１の
深さは１μｍ以内であり、Ｐ型ドーパント（Ｇａ、Ｂ等
）が活性化して存在している。このように、半導体素子
にはＭＩＳ（ＭＯＳ）キャパシタとコンタクト電極が形
成されている。
でめる。そして、第１図の実施例に係る半導体素子が第
２図に示す従来例と異なる点は、Ｎ型半導体（シリコン
）基板１上にＰ型の薄い不純物層１１が形成され、その
不純物層１１上にＭＩＳキャパシタを構成する絶縁膜２
および導電層３が重ねて形成されると共に、コンタクト
電極１２が形成されていることである。不純物層１１の
深さは１μｍ以内であり、Ｐ型ドーパント（Ｇａ、Ｂ等
）が活性化して存在している。このように、半導体素子
にはＭＩＳ（ＭＯＳ）キャパシタとコンタクト電極が形
成されている。
また、第１図の実施例に係る評価回路が第２図に示す従
来例と異なる点は、容量−電圧（Ｃ−Ｖ）特性測定時に
容量計６が導電層３とコンタクト電極１２の間に接続さ
れ、不純物層１１はアースされるように、切換えスイッ
チ１６が構成されていることで必る。なお、電荷注入時
には導電層３はパルスジュネレータ５に接続され、基板
１はアースされるようになっている。
来例と異なる点は、容量−電圧（Ｃ−Ｖ）特性測定時に
容量計６が導電層３とコンタクト電極１２の間に接続さ
れ、不純物層１１はアースされるように、切換えスイッ
チ１６が構成されていることで必る。なお、電荷注入時
には導電層３はパルスジュネレータ５に接続され、基板
１はアースされるようになっている。
次に上記実施例の作用を説明する。まず、電荷注入の原
理を説明すると、電子を絶縁膜２中に注入する場合には
ゲート電極すなわち導電層３に正電圧のパルスを印加し
、正孔を注入する場合には負電圧のパルスを印加する。
理を説明すると、電子を絶縁膜２中に注入する場合には
ゲート電極すなわち導電層３に正電圧のパルスを印加し
、正孔を注入する場合には負電圧のパルスを印加する。
第４図および第５図に正・負両方向のパルスを印加する
場合のエネルギーバンド図を示す。第４図に示すように
、正のパルスを印加すると、ＰＮ接合部は順バイアスと
なってＰ型不純物層１１のバンドが曲がり、Ｎ型不純物
領域すなわち基板１からの電子がその曲がりによって加
速され、絶縁膜（ゲート酸化膜）２中に注入される。こ
れに対して第５図に示すように負のパルスを印加すると
、ＰＮ接合は逆バイアスとなってＮ型基板１の空乏層が
広がり、このためアバランシェ現象を起こして正孔が絶
縁膜２中に注入される。
場合のエネルギーバンド図を示す。第４図に示すように
、正のパルスを印加すると、ＰＮ接合部は順バイアスと
なってＰ型不純物層１１のバンドが曲がり、Ｎ型不純物
領域すなわち基板１からの電子がその曲がりによって加
速され、絶縁膜（ゲート酸化膜）２中に注入される。こ
れに対して第５図に示すように負のパルスを印加すると
、ＰＮ接合は逆バイアスとなってＮ型基板１の空乏層が
広がり、このためアバランシェ現象を起こして正孔が絶
縁膜２中に注入される。
なあ、基板１の不純物濃度はアバランシェが起こりやす
い様に１０１６〜１０１７／Ｃｍ３程度とじてめり、表
面のＰ型不純物層１１の濃度は１０１７〜１０１８／ｃ
ｍ３としておる。また、表面の不純物層１１が深いと内
部でアバランシェが発生しても表面まで電荷が到達でき
ないので、深さを１μｍ以内とするのが良い。
い様に１０１６〜１０１７／Ｃｍ３程度とじてめり、表
面のＰ型不純物層１１の濃度は１０１７〜１０１８／ｃ
ｍ３としておる。また、表面の不純物層１１が深いと内
部でアバランシェが発生しても表面まで電荷が到達でき
ないので、深さを１μｍ以内とするのが良い。
次に具体的な評価手順を説明すると、注入時には切り換
えスイッチ１６を実線で示すように上側に接続する。す
なわち、導電層３がパルスジュネレータ５に接続され、
基板１がアースされるようにする。そして、周波数が１
ＫＨ２〜１ＭＨ２のパルス電圧を導電層３と基板１の間
に印加する。
えスイッチ１６を実線で示すように上側に接続する。す
なわち、導電層３がパルスジュネレータ５に接続され、
基板１がアースされるようにする。そして、周波数が１
ＫＨ２〜１ＭＨ２のパルス電圧を導電層３と基板１の間
に印加する。
このように基板１をアースしてパルスを印加すると、前
述した様にパルス電圧が正なら順バイアスによって加速
された電子が絶縁膜２中に注入され、パルス電圧が負な
らアバランシェによる正孔が絶縁膜２中に注入される。
述した様にパルス電圧が正なら順バイアスによって加速
された電子が絶縁膜２中に注入され、パルス電圧が負な
らアバランシェによる正孔が絶縁膜２中に注入される。
十分大きなパルス電圧を正から負又は負から正に切換わ
るように加えると、電子および正孔が交互に絶縁膜２に
注入される。
るように加えると、電子および正孔が交互に絶縁膜２に
注入される。
なあ、電荷注入時に基板１をアースして導電層３と基板
１の間にパルスを印加するようにしたのは、パルスを印
加すると基板１の表面すなわち絶縁膜２との界面が零電
位であるか否かにかかわりなく基板１中に電位差を発生
させ、アバランシェを起こしうるからである。また、パ
ルスの周波数を１ＫＨｚ以上としたのは、低周波パルス
では電界が絶縁膜２に集中し、これを破壊することがあ
るからでおる。ざらに、パルス周波数を’ＩＭＨ２以下
としたのは通常の測定器を用いて簡便、容易に測定する
ためでおる。従って、パルスの周波数は１ＫＨｚ以下、
必るいは１ＭＨ２以上であっても本発明を適用できる。
１の間にパルスを印加するようにしたのは、パルスを印
加すると基板１の表面すなわち絶縁膜２との界面が零電
位であるか否かにかかわりなく基板１中に電位差を発生
させ、アバランシェを起こしうるからである。また、パ
ルスの周波数を１ＫＨｚ以上としたのは、低周波パルス
では電界が絶縁膜２に集中し、これを破壊することがあ
るからでおる。ざらに、パルス周波数を’ＩＭＨ２以下
としたのは通常の測定器を用いて簡便、容易に測定する
ためでおる。従って、パルスの周波数は１ＫＨｚ以下、
必るいは１ＭＨ２以上であっても本発明を適用できる。
次いで、ある一定時間だけ電荷を注入したのち切換えス
イッチ１６を点線のように下側に接続し、容量計６によ
って容量−電圧特性を測定する。以下、注入と測定を順
次くり返して、フラットバンド電圧のシフトの様子から
トラップを評価する。
イッチ１６を点線のように下側に接続し、容量計６によ
って容量−電圧特性を測定する。以下、注入と測定を順
次くり返して、フラットバンド電圧のシフトの様子から
トラップを評価する。
ただし、ＭＯＳキャパシタの３ｉ基板１の表面がＰＮ接
合となっているため、容量測定はゲート電極すなわち導
電層３とアースされたコンタクト電極１２すなわち不純
物１１の間で行なう。このようにすれば、電子と正孔が
共に絶縁膜２に注入された状態で、絶縁膜２のみを対象
としてトラップ評価を行なうことができる。
合となっているため、容量測定はゲート電極すなわち導
電層３とアースされたコンタクト電極１２すなわち不純
物１１の間で行なう。このようにすれば、電子と正孔が
共に絶縁膜２に注入された状態で、絶縁膜２のみを対象
としてトラップ評価を行なうことができる。
本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。例えば、半導体基板をＰ型とし表
面の不純物層をＮ型としてもよく、半導体基板を３ｉ以
外のＱａ Ａｓ 、 （３ｅ等としてもよい。また、絶
縁膜は３ｉＱ２に限らず、酸化膜以外のものでもよい。
の変形が可能である。例えば、半導体基板をＰ型とし表
面の不純物層をＮ型としてもよく、半導体基板を３ｉ以
外のＱａ Ａｓ 、 （３ｅ等としてもよい。また、絶
縁膜は３ｉＱ２に限らず、酸化膜以外のものでもよい。
さらに、実施例では注入、測定を安定した条件で行なう
ため、注入時には基板をアースし、測定時には不純物層
をアースしているが相対的に一定電位に保たれていれば
同様に評価できることは言うまでもない。ざらにまた、
注入時に不純物層をアースするようにしてもよい。
ため、注入時には基板をアースし、測定時には不純物層
をアースしているが相対的に一定電位に保たれていれば
同様に評価できることは言うまでもない。ざらにまた、
注入時に不純物層をアースするようにしてもよい。
以上詳細に説明したように、本発明に係る半導体素子の
評価方法では、半導体基板の表面に暴仮とは逆導電型の
薄い不純物層を形成してＰＮ接合とし、この基板とＭＯ
Ｓキャパシタのゲー１へ電極（導電層〉の間にパルス電
圧を印加するようにしたので、電子および正孔が絶縁膜
に交互に注入でき、更にパルス電圧の印加を止めてから
導電層と不純物層の間の容量−電圧特性を測定するよう
にしたので、実用的かつ正確なトラップ評価を行なえる
効果がおる。本発明方法は、ＬＳＩ等のトラップ評価に
特に好適なものでおる。
評価方法では、半導体基板の表面に暴仮とは逆導電型の
薄い不純物層を形成してＰＮ接合とし、この基板とＭＯ
Ｓキャパシタのゲー１へ電極（導電層〉の間にパルス電
圧を印加するようにしたので、電子および正孔が絶縁膜
に交互に注入でき、更にパルス電圧の印加を止めてから
導電層と不純物層の間の容量−電圧特性を測定するよう
にしたので、実用的かつ正確なトラップ評価を行なえる
効果がおる。本発明方法は、ＬＳＩ等のトラップ評価に
特に好適なものでおる。
第１図は本発明の一実施例に係る半導体素子の評価シス
テム図、第２図は従来の評価システム図、第３図は第２
図の絶縁膜に対するアバランシェ注入原理を示すエネル
ギーバンド図、第４図は第１図に示すＭＯＳキャパシタ
のゲート電極に正パルスを印加したときのエネルギーバ
ンド図、第５図は第１図に示すＭＯＳキャパシタのゲー
ト電極に負パルスを印加したときのエネルギーバンド図
でおる。 １・・・半導体基板、２・・・絶縁膜、３・・・導電層
（ゲート電極）、４．１６・・・切換えスイッチ、１１
・・・不純物層、１２・・・コンタクト電極。 ２−ｍ−絶縁膜 １６−−−切換えスイッチ 第１図 ２−ｍ−絶縁膜 ４−ｍ−切換えスイッチ 従来の評価システム図 第 ２ 図
テム図、第２図は従来の評価システム図、第３図は第２
図の絶縁膜に対するアバランシェ注入原理を示すエネル
ギーバンド図、第４図は第１図に示すＭＯＳキャパシタ
のゲート電極に正パルスを印加したときのエネルギーバ
ンド図、第５図は第１図に示すＭＯＳキャパシタのゲー
ト電極に負パルスを印加したときのエネルギーバンド図
でおる。 １・・・半導体基板、２・・・絶縁膜、３・・・導電層
（ゲート電極）、４．１６・・・切換えスイッチ、１１
・・・不純物層、１２・・・コンタクト電極。 ２−ｍ−絶縁膜 １６−−−切換えスイッチ 第１図 ２−ｍ−絶縁膜 ４−ｍ−切換えスイッチ 従来の評価システム図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に第２導電型の薄い不純
物層を形成し、 この不純物層上に絶縁膜を介して導電層を形成し、 この導電層と前記半導体基板の間に交互に極性の切換わ
るパルス電圧を印加して前記絶縁膜に電子および正孔を
交互に注入し、 次いで前記パルス電圧の印加を止めた後に前記導電層と
不純物層の間の容量−電圧特性からフラットバンド電圧
を測定する半導体素子の評価方法。 ２、絶縁膜への電荷注入時に半導体基板はアースされ、
容量−電圧特性の測定時に不純物層はアースされている
特許請求の範囲第１項記載の半導体素子の評価方法。 ３、印加されるパルス電圧の周波数は１ｋ Ｈｚ以上１ＭＨｚ以下である特許請求の範囲第２項記載
の半導体素子の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155020A JPS6312144A (ja) | 1986-07-03 | 1986-07-03 | 半導体素子の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155020A JPS6312144A (ja) | 1986-07-03 | 1986-07-03 | 半導体素子の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312144A true JPS6312144A (ja) | 1988-01-19 |
Family
ID=15596916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155020A Pending JPS6312144A (ja) | 1986-07-03 | 1986-07-03 | 半導体素子の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6312144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704890A2 (en) * | 1994-09-30 | 1996-04-03 | Shin-Etsu Handotai Company Limited | A method of evaluating a mis-type semiconductor device |
| US6520483B1 (en) | 1999-07-02 | 2003-02-18 | Teijin Seiko Co., Ltd. | Hoisting device for an elevator |
| CN109406984A (zh) * | 2018-09-14 | 2019-03-01 | 上海华岭集成电路技术股份有限公司 | 集成电路全生态链智能测试分析方法 |
-
1986
- 1986-07-03 JP JP61155020A patent/JPS6312144A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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