JP2016157976A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、SiCエピタキシャル層3と、SiCエピタキシャル層3に接する酸化シリコン膜を含むゲート絶縁膜9と、ゲート絶縁膜9上に形成されたゲート電極10とを含むMIS構造を有している。MIS構造において、負バイアス温度ストレス試験により得られるC−V曲線のフラットバンド電圧VFB(NBTS)と、正バイアス温度ストレス試験により得られるC−V曲線フラットバンド電圧VFB(PBTS)との差の絶対値で示されるフラットバンド電圧のシフト量ΔVFBが10V以下にする。
【選択図】図1
Description
絶縁膜中に可動イオンが存在すると、トランジスタのしきい値電圧がシフトしてしまうという問題が生じる。この場合、ノーマリオフなのにノーマリオンになってしまうなどして、安定動作上好ましくない。
図1は、この発明の第1の実施形態に係る半導体装置の断面図である。図2は、図1の半導体装置にバイアス温度ストレス試験を行ったときに得られるC−V曲線である。
半導体装置1は、n+型(たとえば、濃度が1×1019〜5×1019cm−3)のSiC基板2と、SiC基板2上に形成されたn−型(たとえば、濃度が1×1015〜1×1016cm−3)のSiCエピタキシャル層3とを含む。SiC基板2およびSiCエピタキシャル層3が、この発明の「半導体層」の一例である。SiC基板2およびSiCエピタキシャル層3は、半導体装置1のドレインとして機能する。n型不純物としては、リン(P)、ヒ素(As)などが含まれている。以下同じ。
SiCエピタキシャル層3においてゲートトレンチ4の周囲には、n+型のソース領域6およびp型(たとえば、濃度が1×1017〜5×1017cm−3)のボディ領域7が、SiCエピタキシャル層3の表面に近い側からこの順に形成されている。ボディ領域7には、p型不純物として、たとえば、ボロン(B)、アルミニウム(Al)などが含まれている。以下同じ。
ゲートトレンチ4の内面には、その全域を覆うように、ゲート絶縁膜9が形成されている。そして、ゲートトレンチ4において、不純物がドーピングされたポリシリコンをゲート絶縁膜9の内側に埋め込むことにより、ゲートトレンチ4内にゲート電極10が埋め込まれている。こうして、ゲートトレンチ4の内面を形成するソース領域6、ボディ領域7およびドレイン領域8に対して、ゲート絶縁膜9を挟んでゲート電極10が対向するトレンチゲート型のMIS構造が構成されている。
より具体的には、曲線Aは、200℃の条件下でNBTSを行ったときに得られるC−V曲線(具体的には、ヒステリシスループ)と、NBTSの実施後に半導体装置1を室温に戻したときに得られるC−V曲線のうち、後者(室温)のC−V曲線を表している。曲線Bも同様に、200℃の条件下でPBTSを行ったときに得られるC−V曲線(具体的には、ヒステリシスループ)と、PBTSの実施後に半導体装置1を室温に戻したときに得られるC−V曲線のうち、後者(室温)のC−V曲線を表している。また、図2の曲線Aと曲線Bに挟まれた破線の曲線は、ゲート電極10に電圧Vを与えない(バイアスなし)温度ストレス試験を200℃の条件下で行ったときに得られるC−V曲線(具体的には、ヒステリシスループ)と、当該温度ストレス試験の実施後に半導体装置1を室温に戻したときに得られるC−V曲線のうち、後者(室温)のC−V曲線を表している。
図2において、最大容量Cmaxは、曲線A,Bの最大容量の値であるが、半導体装置1の構造に基づいて算出することができる。具体的には、ゲート絶縁膜9の誘電率をεとし、ゲート絶縁膜9の面積(ゲートトレンチ4の内面の面積)をSGとし、ゲート絶縁膜9の厚さをdGとしたときに、Cmax=ε・SG/dGである。
したがって、正の可動イオンの面密度QMは、QM=(ε・SG/dG)×|VFB(NBTS)−VFB(PBTS)|で表すことができる。
SiCエピタキシャル層3上には、層間絶縁膜12が形成されている。層間絶縁膜12には、ボディコンタクト領域11およびソース領域6(一部)を露出させるコンタクトホール13が形成されている。
また、SiC基板2の裏面には、その全域を覆うようにドレイン電極15が形成されている。ドレイン電極15は、すべての単位セル5に対して共通の電極となっている。
CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、SiC基板2上に、n型不純物をドーピングしながらSi結晶を成長させる。これにより、SiC基板2上にn−型のSiCエピタキシャル層3(ドレイン領域8)が形成される(ステップS1)。
次に、SiCエピタキシャル層3を選択的にエッチングする。これにより、SiCエピタキシャル層3が表面からドライエッチングされてゲートトレンチ4が形成される(ステップS3)。同時に、SiCエピタキシャル層3に複数の単位セル5が形成される。
次に、図4Aに示すように、たとえば、CVD法により、ドーピングされたポリシリコン(電極材料)を、SiCエピタキシャル層3の上方から堆積する。ポリシリコンの堆積は、少なくともゲート絶縁膜9が隠れるまで続ける。これにより、ゲートトレンチ4においてゲート絶縁膜9の内側に埋め込まれた仮電極16が形成される(ステップS5)。このとき、SiCエピタキシャル層3の熱酸化時にゲート絶縁膜9の内部に発生した正の可動イオン17は、ゲート絶縁膜9中に不規則に分布している。
なお、仮電極16への負バイアスの印加による正の可動イオン17の引き寄せ後、ゲート絶縁膜9の表面部のエッチング(ゲート絶縁膜9の薄膜化)までの工程は、室温で行うことが好ましい。ゲート絶縁膜9が高温環境下に晒されると、その熱エネルギにより、ゲート絶縁膜9の表面部に沿って規則正しく分布している正の可動イオン17が、ゲート絶縁膜9中に拡散して再び不規則に分布するおそれがある。そこで、ゲート絶縁膜9の周囲の温度を室温に保持することにより、そのような不具合の発生を防止することができる。
図6は、この発明の第2の実施形態に係る半導体装置21の断面図である。図6において、前述の図1に示された各部と対応する部分には同一の参照符号を付して示す。
これに対し、この第2実施形態に係る半導体装置21のMIS構造は、プレーナゲート型で構成されている。
この実施形態に係る半導体装置21の製造工程は、図7に示すように、図3に示した工程と実質的に同様である。ただし、プレーナゲート型のMIS構造であるので、図3に示したステップS3の工程(ゲートトレンチの形成工程)は省略される。
たとえば、半導体装置1,21においてゲート絶縁膜9,24は、酸化シリコン膜の単層膜である必要はなく、たとえば、図8(ゲート絶縁膜9)および図9(ゲート絶縁膜24)に示すように、酸化シリコン膜からなる下層膜31,33と、酸化シリコンとは異なる絶縁材料からなる上層膜32,34とを含む積層膜からなっていてもよい。この場合、下層膜31,33が上層膜32,34よりも相対的に薄いことが好ましい。両者の具体的な膜厚は、たとえば、下層膜31,33が20Å〜200Åであり、上層膜32,34が200Å〜1000Åである。
一方、図3のステップS5〜S8および図7のステップS4〜S7の工程を実施しなくても、20Å〜100Åの薄い下層膜31,33であれば、SiCエピタキシャル層3の熱酸化の処理時間を短縮することにより形成することもできる。この方法によれば、下層膜31,33(酸化シリコン膜)自体が薄いので、その膜中の正の可動イオンの絶対量を低減できる。その結果、下層膜31,33と上層膜32,34と合わせてなるゲート絶縁膜9,24全体に含まれる正の可動イオンの面密度QMを1×1012cm−2以下にすることができる。
また、前述の実施形態では、ゲート絶縁膜9を一様に形成、エッチングする構成について説明したが、これに限るものではない。たとえば、ばらつきの出やすいゲートトレンチの終端部や、ゲート電圧を印加した場合にチャネルを形成する必要のない「ゲートフィンガー」部などにおいては、熱酸化で形成したゲート絶縁膜(SiO2)をそのままとし、他の箇所のみエッチングして薄化してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、SiCからなる半導体層と、前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むMIS構造を有し、前記ゲート絶縁膜中の正の可動イオンの面密度QMが1×1012cm−2以下である、半導体装置である(項1)。
最大容量Cmaxは、(ゲート絶縁膜の誘電率ε・ゲート絶縁膜の面積SG)/ゲート絶縁膜の厚さdGである(Cmax=ε・SG/dG)。一方、ΔVFBは、負バイアス温度ストレス試験(NBTS:Negative Bias Temperature Stress)により得られるC−V曲線のフラットバンド電圧VFB(NBTS)と、正バイアス温度ストレス試験(PBTS:Positive Bias Temperature Stress)により得られるC−V曲線のフラットバンド電圧VFB(PBTS)との差の絶対値である(ΔVFB=|VFB(NBTS)−VFB(PBTS)|)。
なお、ゲート絶縁膜中の正の可動イオンは、かなりの高温動作をさせた場合に初めて問題となるため、従来はよく知られていなかった。この発明において初めて、この問題と解決策を見出した。
前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなっていてもよいし(項3)、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなっていてもよい(項4)。
また、前記ゲート絶縁膜は、100Å〜1000Åの厚さを有していてもよい(項6)。
そして、項1の半導体装置は、SiCからなる半導体層を熱酸化することにより形成された酸化シリコン膜を含み、その内部の正の可動イオンの面密度QMが1×1012cm−2以下であるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成することによりMIS構造を形成する工程とを含む、半導体装置の製造方法(項9)により製造することができる。
この方法によれば、仮電極の除去に引き続いて、酸化シリコン膜の表面部を連続して削り取ることができるので、製造工程を簡単にすることができる。
すなわち、酸化シリコン膜の表面部は、ドライエッチングおよびウエットエッチングのどちらかの方法でエッチングしてもよいし、これら2つのエッチングを併用してもよい。併用する場合には、酸化シリコン膜の正の可動イオンが集まっている部分を確実に除去できるとともに、ドライエッチングによりダメージを受けた酸化シリコン膜の表面の状態を、ウエットエッチングにより改善することができる。
この方法により、ゲート絶縁膜を、酸化シリコン膜の単層膜として形成することができる。
一方、前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含んでいてもよい(項14)。
<検証例>
以下の検証例を行うことによって、この発明の効果を確かめた。
次に、図13(a)および図14(a)に示すように、アルミニウムパッドに正バイアス(+10V,2min.200℃)または負バイアス(−10V,2min.200℃)を印加することによって、PBTSまたはNBTSを行った。その後、バイアスを印加したままMIS構造を室温に戻した。そして、室温に戻した後のMIS構造のパッド−SiC間の容量値を測定した。この測定によって得られたC−V曲線を図12に実線で示す。一方、アルミニウムパッドに電圧を与えない(バイアスなし)温度ストレス試験を200℃の条件下で行った後、MIS構造を室温に戻した。そして、室温に戻した後のMIS構造のパッド−SiC間の容量値を測定した。この測定によって得られたC−V曲線を図12に破線で示す。
これに対し、図15に示すように、NBTS後に酸化シリコン膜を除去したMIS構造では、QM=−0.384×1012cm−2であることが分かった。具体的には、C=εOX・(S/dOX)およびQM=C・ΔVFBの2式に基づいて、図15のグラフを表す関係式:ΔVFB=QM・(1/εOXS)・dOXが導かれる。この関係式を参照して、QMが図15の各グラフの傾きであることから、各グラフの傾きに基づいてQMを求めることができる。同様に、PBTS後に酸化シリコン膜を除去したMIS構造ではQM=+4.937×1012cm−2であり、バイアスなしの試験後に酸化シリコン膜を除去したMIS構造ではQM=+0.468×1012cm−2であることがそれぞれ分かった。
2 SiC基板
3 SiCエピタキシャル層
4 ゲートトレンチ
9 ゲート絶縁膜
10 ゲート電極
16 仮電極
17 正の可動イオン
21 半導体装置
24 ゲート絶縁膜
25 ゲート電極
31 下層膜
32 上層膜
33 下層膜
34 上層膜
Claims (10)
- SiCからなる半導体層と、
前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含むMIS構造を有し、
負バイアス温度ストレス試験により得られるC−V曲線のフラットバンド電圧VFB(NBTS)と、正バイアス温度ストレス試験により得られるC−V曲線フラットバンド電圧VFB(PBTS)との差の絶対値で示されるフラットバンド電圧のシフト量ΔVFBが10V以下である、半導体装置。 - 前記負バイアス温度ストレス試験および前記正バイアス温度ストレス試験は、200℃の条件下で行われる、請求項1に記載の半導体装置。
- 前記ゲート絶縁膜中の正の可動イオンの面密度QMが1×1012cm−2以下である、請求項1または2に記載の半導体装置。
- 前記ゲート絶縁膜中の正の可動イオンによる電界強度EGが、5MV/cm以下である、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなる、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなる、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記上層膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウムからなる群から選択された少なくとも一種からなる、請求項6に半導体装置。
- 前記ゲート絶縁膜は、100Å〜1000Åの厚さを有している、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記MIS構造は、トレンチゲート型の構造を含む、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記MIS構造は、プレーナゲート構造を含む、請求項1〜9のいずれか一項に記載の半導体装置。
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