JP2013175593A - 半導体装置およびその製造方法 - Google Patents

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Shuhei Minotani
周平 箕谷
Yuuki Nakano
佑紀 中野
Ryota Nakamura
亮太 中村
Takashi Nakamura
孝 中村
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Abstract

【課題】ゲート絶縁膜中の可動イオンを低減することにより、高温動作の安定化を達成することができる、ＳｉＣ半導体装置およびその製造方法を提供することである。
【解決手段】半導体装置１は、ＳｉＣエピタキシャル層３と、ＳｉＣエピタキシャル層３に接する酸化シリコン膜を含むゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０とを含むＭＩＳ構造を有している。ＭＩＳ構造において、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下にする。
【選択図】図１

Description

この発明は、ＭＩＳ構造を有するＳｉＣ半導体装置およびその製造方法に関する。
ＳｉＣ（炭化シリコン：シリコンカーバイト）は、Ｓｉ（シリコン）よりも絶縁破壊耐性および熱伝導率などに優れている。そのため、ＳｉＣは、たとえば、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。具体的には、ＳｉＣを用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ハイブリッド自動車のインバータなどに好適な高耐圧デバイスとして期待されている。
ＳｉＣを用いたＭＩＳＦＥＴの一例として、特許文献１は、ｎ型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ型ドリフト層と、ドリフト層に形成されたｐ型ウェル領域と、ｐ型ウェル領域に形成されたｎ型ソース領域と、ドリフト層の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを含むＳｉＣ半導体装置を開示している。
特開２００９−１６５３０号公報
ＳｉＣの熱酸化により形成された酸化シリコン膜は、ＳｉＣ−ＭＩＳＦＥＴを高温動作させたときに大きなヒステリシスを生じるという不具合がある。その結果、デバイスの特性が変動しやすくなるという問題が予想される。この原因として、酸化シリコン膜中に可動イオンが存在していると考えられる。
絶縁膜中に可動イオンが存在すると、トランジスタのしきい値電圧がシフトしてしまうという問題が生じる。この場合、ノーマリオフなのにノーマリオンになってしまうなどして、安定動作上好ましくない。
そこで、この発明の目的は、ゲート絶縁膜中の可動イオンを低減することにより、高温動作の安定化を達成することができる、ＳｉＣ半導体装置およびその製造方法を提供することである。
この発明は、ＳｉＣからなる半導体層と、前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むＭＩＳ構造を有し、前記ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下である、半導体装置である（請求項１）。
この構成によれば、ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であるため、高温で動作させたときのＭＩＳ構造のヒステリシスを小さく抑えることができる。その結果、半導体装置の高温動作を安定させることができる。特に、ＳｉＣ半導体装置のように高耐圧パワーデバイスとして利用されるデバイスは、自己発熱等により高温の状態で使用されることが多いので、正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であることによる効果が非常に大きい。正の可動イオンの面密度ＱＭは少ない方が好ましいが、低減コスト（測定限界）等を考えると、現実的には１×１０１０ｃｍ−２以上となる。
正の可動イオンの面密度ＱＭは、たとえば、前記ＭＩＳ構造にバイアス温度ストレス試験を行ったときに得られるＣ−Ｖ曲線における最大容量Ｃｍａｘに対して、フラットバンド電圧（Flat Band Voltage）のシフトΔＶＦＢを乗ずる（Ｃｍａｘ×ΔＶＦＢ）ことによって算出することができる。
最大容量Ｃｍａｘは、（ゲート絶縁膜の誘電率ε・ゲート絶縁膜の面積ＳＧ）／ゲート絶縁膜の厚さｄＧである（Ｃｍａｘ＝ε・ＳＧ／ｄＧ）。一方、ΔＶＦＢは、負バイアス温度ストレス試験（ＮＢＴＳ：Negative Bias Temperature Stress）により得られるＣ−Ｖ曲線のフラットバンド電圧ＶＦＢ（ＮＢＴＳ）と、正バイアス温度ストレス試験（ＰＢＴＳ：Positive Bias Temperature Stress）により得られるＣ−Ｖ曲線のフラットバンド電圧ＶＦＢ（ＰＢＴＳ）との差の絶対値である（ΔＶＦＢ＝｜ＶＦＢ（ＮＢＴＳ）−ＶＦＢ（ＰＢＴＳ）｜）。
したがって、正の可動イオンの面密度ＱＭは、ＱＭ＝（ε・ＳＧ／ｄＧ）×｜ＶＦＢ（ＮＢＴＳ）−ＶＦＢ（ＰＢＴＳ）｜で表すことができる。
なお、ゲート絶縁膜中の正の可動イオンは、かなりの高温動作をさせた場合に初めて問題となるため、従来はよく知られていなかった。この発明において初めて、この問題と解決策を見出した。
そして、この発明により、前記ゲート絶縁膜中の正の可動イオンによる電界強度ＥＧを、５ＭＶ／ｃｍ以下にすることができる。この電界強度ＥＧは、好ましくは、２ＭＶ／ｃｍである。
前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなっていてもよいし（請求項３）、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなっていてもよい（請求項４）。
ゲート絶縁膜が積層膜の場合、前記上層膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウムからなる群から選択された少なくとも一種からなることが好ましい（請求項５）。
また、前記ゲート絶縁膜は、１００Å〜１０００Åの厚さを有していてもよい（請求項６）。
また、前記ＭＩＳ構造は、トレンチゲート型の構造を含んでいてもよいし（請求項７）、プレーナゲート構造を含んでいてもよい（請求項８）。
そして、この発明の半導体装置は、ＳｉＣからなる半導体層を熱酸化することにより形成された酸化シリコン膜を含み、その内部の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成することによりＭＩＳ構造を形成する工程とを含む、半導体装置の製造方法（請求項９）により製造することができる。
より好ましくは、前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜の表面に仮電極を形成する工程と、前記仮電極に負バイアスを印加することにより、前記酸化シリコン膜の表面部に当該酸化シリコン膜中の正の可動イオンを引き寄せる工程と、前記正の可動イオンを引き寄せた後、前記仮電極を除去する工程と、前記仮電極の除去後、前記酸化シリコン膜の前記表面部をエッチングする工程とを含んでいる（請求項１０）。
この方法によれば、酸化シリコン膜の表面部へ正の可動イオンを引き寄せた後、その表面部（正の可動イオンが集まっている部分）がエッチングにより削り取られるので、当該表面部中の正の可動イオンを除去することができる。これにより、酸化シリコン膜中の正の可動イオンの絶対量を低減できるので、ゲート絶縁膜全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ−２以下にすることができる。
前記仮電極の除去工程が、前記仮電極をドライエッチングにより除去する工程である場合、前記酸化シリコン膜の前記表面部のエッチング工程は、前記仮電極を除去するためのドライエッチングを利用して前記酸化シリコン膜をドライエッチングする工程を含むことが好ましい（請求項１１）。
この方法によれば、仮電極の除去に引き続いて、酸化シリコン膜の表面部を連続して削り取ることができるので、製造工程を簡単にすることができる。
また、前記酸化シリコン膜の前記表面部のエッチング工程は、前記酸化シリコン膜をウエットエッチングする工程を含んでいてもよい（請求項１２）。
すなわち、酸化シリコン膜の表面部は、ドライエッチングおよびウエットエッチングのどちらかの方法でエッチングしてもよいし、これら２つのエッチングを併用してもよい。併用する場合には、酸化シリコン膜の正の可動イオンが集まっている部分を確実に除去できるとともに、ドライエッチングによりダメージを受けた酸化シリコン膜の表面の状態を、ウエットエッチングにより改善することができる。
前記ゲート電極を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に前記ゲート電極を直接形成する工程であってもよい（請求項１３）。
この方法により、ゲート絶縁膜を、酸化シリコン膜の単層膜として形成することができる。
一方、前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含んでいてもよい（請求項１４）。
また、ゲート絶縁膜を形成する工程は、前記酸化シリコン膜を２０Å〜１００Åの厚さで形成する工程と、前記酸化シリコン膜の前記厚さを維持したまま、前記酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含んでいてもよい（請求項１５）。
この方法によれば、酸化シリコン膜を２０Å〜１００Åとすることにより、酸化シリコン膜中の正の可動イオンの絶対量を低減できるので、下層膜（酸化シリコン膜）と上層膜と合わせてなるゲート絶縁膜全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ−２以下にすることができる。
図１は、この発明の第１の実施形態に係る半導体装置の断面図である。 図２は、図１の半導体装置にバイアス温度ストレス試験を行ったときに得られるＣ−Ｖ曲線である。 図３は、図１の半導体装置の製造工程の一例を説明するための流れ図である。 図４Ａは、正の可動イオンの引き寄せに関連する工程を説明するための断面図であって、正の可動イオンの引き寄せ前の状態を示している。 図４Ｂは、正の可動イオンの引き寄せに関連する工程を説明するための断面図であって、正の可動イオンの引き寄せ後の状態を示している。 図５Ａは、ゲート絶縁膜（酸化シリコン膜）のエッチングに関連する工程を説明するための断面図である。 図５Ｂは、ゲート絶縁膜（酸化シリコン膜）のエッチングに関連する工程を説明するための断面図である。 図６は、この発明の第２の実施形態に係る半導体装置の断面図である。 図７は、図６の半導体装置の製造工程の一例を説明するための流れ図である。 図８は、図１のゲート絶縁膜の変形例を説明するための断面図である。 図９は、図６のゲート絶縁膜の変形例を説明するための断面図である。 図１０は、検証例（ＥＯＴ＝４０ｎｍ）で用いた半導体装置の（ａ）平面図（ｂ）断面図である。 図１１は、検証例（ＥＯＴ＝４０ｎｍ）の半導体装置において、室温および２００℃において測定を行ったときに得られるＣ−Ｖ曲線である。 図１２は、検証例（ＥＯＴ＝４０ｎｍ）の半導体装置において、バイアス温度ストレス試験を行ったときに得られるＣ−Ｖ曲線である。 図１３（ａ）（ｂ）（ｃ）は、検証例で行ったＰＢＴＳに関連する工程を説明するための断面図である。 図１４（ａ）（ｂ）（ｃ）は、検証例で行ったＮＢＴＳに関連する工程を説明するための断面図である。 図１５は、バイアス温度ストレス試験後の酸化シリコン膜中の電荷分布を説明するためのグラフである。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の断面図である。図２は、図１の半導体装置にバイアス温度ストレス試験を行ったときに得られるＣ−Ｖ曲線である。
半導体装置１は、ｎ＋型（たとえば、濃度が１×１０１９〜５×１０１９ｃｍ−３）のＳｉＣ基板２と、ＳｉＣ基板２上に形成されたｎ−型（たとえば、濃度が１×１０１５〜１×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２およびＳｉＣエピタキシャル層３が、この発明の「半導体層」の一例である。ＳｉＣ基板２およびＳｉＣエピタキシャル層３は、半導体装置１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下同じ。
ＳｉＣエピタキシャル層３には、その表面からＳｉＣ基板２へ向かって掘り下がった、ゲートトレンチ４が形成されている。ゲートトレンチ４は、たとえば、格子状、ストライプ状に形成されている。これにより、ＳｉＣエピタキシャル層３には、ゲートトレンチ４により区画された単位セル５が複数形成されている。
ＳｉＣエピタキシャル層３においてゲートトレンチ４の周囲には、ｎ＋型のソース領域６およびｐ型（たとえば、濃度が１×１０１７〜５×１０１７ｃｍ−３）のボディ領域７が、ＳｉＣエピタキシャル層３の表面に近い側からこの順に形成されている。ボディ領域７には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。
ソース領域６は、ＳｉＣエピタキシャル層３の表面に露出するとともに、ゲートトレンチ４の側面の上部（一部）を形成するように、各単位セル５の表面部に形成されている。一方、ボディ領域７は、ソース領域６に対してＳｉＣ基板２側（ＳｉＣエピタキシャル層３の裏面側）にソース領域６に接するように、かつ、ゲートトレンチ４の側面の下部（一部）を形成するように形成されている。
ＳｉＣエピタキシャル層３における、ボディ領域７に対してＳｉＣ基板２側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域８となっている。ドレイン領域８は、ボディ領域７に対してＳｉＣ基板２側にボディ領域７に接しており、ゲートトレンチ４の底面を形成している。
ゲートトレンチ４の内面には、その全域を覆うように、ゲート絶縁膜９が形成されている。そして、ゲートトレンチ４において、不純物がドーピングされたポリシリコンをゲート絶縁膜９の内側に埋め込むことにより、ゲートトレンチ４内にゲート電極１０が埋め込まれている。こうして、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１０が対向するトレンチゲート型のＭＩＳ構造が構成されている。
ゲート絶縁膜９は、この実施形態では、酸化シリコン（ＳｉＯ２）膜の単層膜からなり、たとえば、１００Å〜１０００Å（たとえば、２４０Å）の厚さを有している。このゲート絶縁膜９には、その内部に正の可動イオンが含まれている。正の可動イオンは、ゲート絶縁膜９（酸化シリコン膜）中を独立して動くことができる正電荷のイオンである。この実施形態では、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭは、１×１０１２ｃｍ−２以下（たとえば、１×１０１１ｃｍ−２）である。
正の可動イオンの面密度ＱＭは、たとえば、ゲート電極１０、ゲート絶縁膜９およびＳｉＣエピタキシャル層３からなるＭＩＳ構造にバイアス温度ストレス試験を行ったときに得られるＣ−Ｖ曲線における最大容量Ｃｍａｘに対して、フラットバンド電圧（Flat Band Voltage）のシフトΔＶＦＢを乗ずる（Ｃｍａｘ×ΔＶＦＢ）ことによって算出することができる。当該Ｃ−Ｖ曲線は、図２のように示すことができる。
図２の２つの曲線Ａ，Ｂはそれぞれ、曲線Ａが、負バイアス温度ストレス試験（ＮＢＴＳ：Negative Bias Temperature Stress）により得られるＣ−Ｖ曲線であり、曲線Ｂが、正バイアス温度ストレス試験（ＰＢＴＳ：Positive Bias Temperature Stress）により得られるＣ−Ｖ曲線である。
より具体的には、曲線Ａは、２００℃の条件下でＮＢＴＳを行ったときに得られるＣ−Ｖ曲線（具体的には、ヒステリシスループ）と、ＮＢＴＳの実施後に半導体装置１を室温に戻したときに得られるＣ−Ｖ曲線のうち、後者（室温）のＣ−Ｖ曲線を表している。曲線Ｂも同様に、２００℃の条件下でＰＢＴＳを行ったときに得られるＣ−Ｖ曲線（具体的には、ヒステリシスループ）と、ＰＢＴＳの実施後に半導体装置１を室温に戻したときに得られるＣ−Ｖ曲線のうち、後者（室温）のＣ−Ｖ曲線を表している。また、図２の曲線Ａと曲線Ｂに挟まれた破線の曲線は、ゲート電極１０に電圧Ｖを与えない（バイアスなし）温度ストレス試験を２００℃の条件下で行ったときに得られるＣ−Ｖ曲線（具体的には、ヒステリシスループ）と、当該温度ストレス試験の実施後に半導体装置１を室温に戻したときに得られるＣ−Ｖ曲線のうち、後者（室温）のＣ−Ｖ曲線を表している。
各ストレス試験では、所定の温度条件（この実施形態では、室温および２００℃）下において、半導体装置１のドレイン領域８をソース領域６と同電位またはオープンにし、ゲート電極１０に電圧Ｖを与えた状態でゲート・ソース間の容量値を測定する。
図２において、最大容量Ｃｍａｘは、曲線Ａ，Ｂの最大容量の値であるが、半導体装置１の構造に基づいて算出することができる。具体的には、ゲート絶縁膜９の誘電率をεとし、ゲート絶縁膜９の面積（ゲートトレンチ４の内面の面積）をＳＧとし、ゲート絶縁膜９の厚さをｄＧとしたときに、Ｃｍａｘ＝ε・ＳＧ／ｄＧである。
また、フラットバンドキャパシタンスＣＦＢも、半導体装置１の構造に基づいて算出することができる。フラットバンドキャパシタンスＣＦＢは、一般的には、酸化膜の容量ＣＯＸ（＝εＯＸε０／ｄＯＸ）と、半導体界面にデバイ長（λＤ）程度の厚さを持つ容量成分ＣＦＢＳ（＝εＳε０／λＤ）の直列容量として、ＣＦＢ＝ＣＦＢＳＣＯＸ／（ＣＦＢＳ＋ＣＯＸ）で表すことができる。なお、上記式において、εＯＸは酸化膜の誘電率、ｄＯＸは酸化膜の厚さ、εＳは半導体の誘電率をそれぞれ示している。
ΔＶＦＢは、フラットバンドキャパシタンスＣＦＢにおける、曲線Ａのフラットバンド電圧ＶＦＢ（ＮＢＴＳ）と、曲線Ｂのフラットバンド電圧ＶＦＢ（ＰＢＴＳ）との差の絶対値である（ΔＶＦＢ＝｜ＶＦＢ（ＮＢＴＳ）−ＶＦＢ（ＰＢＴＳ）｜）。
したがって、正の可動イオンの面密度ＱＭは、ＱＭ＝（ε・ＳＧ／ｄＧ）×｜ＶＦＢ（ＮＢＴＳ）−ＶＦＢ（ＰＢＴＳ）｜で表すことができる。
そして、この実施形態では、ゲート電極１０、ゲート絶縁膜９およびＳｉＣエピタキシャル層３からなるＭＩＳ構造にバイアス温度ストレス試験を行った後の室温でのＣ−Ｖ曲線におけるフラットバンド電圧のシフトΔＶＦＢは、たとえば、ゲート絶縁膜９の膜厚が５０ｎｍ（５００Å）以下の場合に、１０Ｖ以下である。また、ゲート絶縁膜９中の正の可動イオンによる電界強度ＥＧを、５ＭＶ／ｃｍ以下にすることができ、好ましくは、２ＭＶ／ｃｍにすることができる。
このことから、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であるため、高温で動作させたときのＭＩＳ構造のヒステリシスを小さく抑えることができる。その結果、半導体装置１の高温動作を安定させることができる。特に、ＳｉＣ半導体装置のように高耐圧パワーデバイスとして利用されるデバイスは、自己発熱等により高温の状態で使用されることが多いので、正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であることによる効果が非常に大きい。
各単位セル５には、ＳｉＣエピタキシャル層３の表面からソース領域６を貫通し、最深部がボディ領域７に達するｐ＋型（たとえば、濃度が１×１０１９〜１×１０２０ｃｍ−３）のボディコンタクト領域１１が形成されている。
ＳｉＣエピタキシャル層３上には、層間絶縁膜１２が形成されている。層間絶縁膜１２には、ボディコンタクト領域１１およびソース領域６（一部）を露出させるコンタクトホール１３が形成されている。
層間絶縁膜１２上には、ソース電極１４が形成されている。ソース電極１４は、各コンタクトホール１３を介して、すべての単位セル５（ソース領域６およびチャネルコンタクト領域２０）に一括して接している。すなわち、ソース電極１４は、すべての単位セル５に対して共通の配線となっている。
また、ＳｉＣ基板２の裏面には、その全域を覆うようにドレイン電極１５が形成されている。ドレイン電極１５は、すべての単位セル５に対して共通の電極となっている。
図３は、図１の半導体装置の製造工程の一例を説明するための流れ図である。
ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２上に、ｎ型不純物をドーピングしながらＳｉ結晶を成長させる。これにより、ＳｉＣ基板２上にｎ−型のＳｉＣエピタキシャル層３（ドレイン領域８）が形成される（ステップＳ１）。
次に、ＳｉＣエピタキシャル層３の表面へ向け、ｐ型不純物およびｎ型不純物を順に注入する。注入後、アニール処理（たとえば、１５００℃〜１８００℃で、３分〜３０分）することによって、注入された各不純物が活性化されて、ボディ領域７およびソース領域６が同時に形成される（ステップＳ２）。
次に、ＳｉＣエピタキシャル層３を選択的にエッチングする。これにより、ＳｉＣエピタキシャル層３が表面からドライエッチングされてゲートトレンチ４が形成される（ステップＳ３）。同時に、ＳｉＣエピタキシャル層３に複数の単位セル５が形成される。
次に、たとえば、熱酸化法（たとえば、１１００℃〜１３００℃）により、ゲートトレンチ４の内面およびＳｉＣエピタキシャル層３の表面にゲート絶縁膜９（酸化シリコン膜）が形成される（ステップＳ４）。
次に、図４Ａに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、ＳｉＣエピタキシャル層３の上方から堆積する。ポリシリコンの堆積は、少なくともゲート絶縁膜９が隠れるまで続ける。これにより、ゲートトレンチ４においてゲート絶縁膜９の内側に埋め込まれた仮電極１６が形成される（ステップＳ５）。このとき、ＳｉＣエピタキシャル層３の熱酸化時にゲート絶縁膜９の内部に発生した正の可動イオン１７は、ゲート絶縁膜９中に不規則に分布している。
次に、図４Ｂに示すように、仮電極１６とＳｉＣエピタキシャル層３との間に負電源１８を接続し、仮電極１６に負バイアス（たとえば、−５Ｖ〜−２０Ｖ）を印加する（ステップＳ６）。これにより、不規則に分布していた正の可動イオン１７が一様にゲート絶縁膜９の表面部（仮電極１６に接している部分）に引き寄せられる。正の可動イオン１７は正電荷を有している。
次に、図５Ａに示すように、ドライエッチングにより仮電極１６をエッチングすることにより、仮電極１６が完全に除去される（ステップＳ７）。エッチングガスとしては、たとえば、ＳＦ６、ＣＦ４等を用いる。ゲート絶縁膜９の表面部（正の可動イオン１７が集まっている部分）が、当該ドライエッチングを利用して削り取られて、ゲート絶縁膜９が薄膜化される（ステップＳ８）。たとえば、１００Å〜１０００Å厚さのゲート絶縁膜９の１０Å〜２０Åを削り取れば、ゲート絶縁膜９中の正の可動イオン１７を十分に除去することができる。このように、仮電極１６を除去するためのドライエッチングを利用すれば、仮電極１６の除去に引き続いて、ゲート絶縁膜９の表面部を連続して削り取ることができるので、製造工程を簡単にすることができる。
この後、図５Ｂに示すように、ウエットエッチングにより、ゲート絶縁膜９の表面部をさらにエッチングしてもよい。ドライエッチングとウエットエッチングを併用してゲート絶縁膜９の表面部を削り取ることにより、ゲート絶縁膜９の正の可動イオン１７が集まっている部分を確実に除去できるとともに、ドライエッチングによりダメージを受けたゲート絶縁膜９の表面の状態を、ウエットエッチングにより改善することができる。なお、仮電極１６が除去された時点でドライエッチングを止め、ウエットエッチングのみによりゲート絶縁膜９の表面部をエッチングしてもよい。
図５Ａおよび図５Ｂに示したゲート絶縁膜９の薄膜化により、ゲート絶縁膜９中の正の可動イオン１７の絶対量を低減できるので、ゲート絶縁膜９全体に含まれる正の可動イオン１７の面密度ＱＭを１×１０１２ｃｍ−２以下にすることができる。
なお、仮電極１６への負バイアスの印加による正の可動イオン１７の引き寄せ後、ゲート絶縁膜９の表面部のエッチング（ゲート絶縁膜９の薄膜化）までの工程は、室温で行うことが好ましい。ゲート絶縁膜９が高温環境下に晒されると、その熱エネルギにより、ゲート絶縁膜９の表面部に沿って規則正しく分布している正の可動イオン１７が、ゲート絶縁膜９中に拡散して再び不規則に分布するおそれがある。そこで、ゲート絶縁膜９の周囲の温度を室温に保持することにより、そのような不具合の発生を防止することができる。
次に、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、ＳｉＣエピタキシャル層３の上方から堆積する。ポリシリコンの堆積は、少なくともゲート絶縁膜９が隠れるまで続ける。その後、堆積したポリシリコンを、エッチバック面がＳｉＣエピタキシャル層３の表面に対して面一になるまでエッチバックする。これにより、ゲートトレンチ４内に残存するポリシリコンからなるゲート電極１０が形成される（ステップＳ１０）。エッチング後のゲート絶縁膜９に直接ゲート電極１０が形成されるので、半導体装置１のゲート絶縁膜９は、酸化シリコン膜の単層膜として形成される。
その後、ＳｉＣエピタキシャル層３上に層間絶縁膜１２が形成され（ステップＳ１０）、その上にソース電極１４が形成された（ステップＳ１１）後、ＳｉＣ基板２の裏面にドレイン電極１５が形成される（ステップＳ１２）。こうして、図１に示す構造の半導体装置１が得られる。
図６は、この発明の第２の実施形態に係る半導体装置２１の断面図である。図６において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、ＭＩＳ構造は、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１０が対向するトレンチゲート型で構成されている。
これに対し、この第２実施形態に係る半導体装置２１のＭＩＳ構造は、プレーナゲート型で構成されている。
プレーナゲート型のＭＩＳ構造は、ＳｉＣエピタキシャル層３の表面部に選択的に形成されたｐ型のボディ領域２２と、当該ボディ領域２２に選択的に形成されたｎ＋型のソース領域２３と、ＳｉＣエピタキシャル層３の表面に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４を挟んで、ＳｉＣエピタキシャル層３の表面に露出するボディ領域２２に対向するゲート電極２５と、ＳｉＣエピタキシャル層３の表面からソース領域６を貫通し、最深部がボディ領域７に達するｐ＋型のボディコンタクト領域２６とを含む。
この半導体装置２１のゲート絶縁膜２４も、第１実施形態のゲート絶縁膜９と同様に、その内部に含まれる正の可動イオンの面密度ＱＭは、１×１０１２ｃｍ−２以下である。
この実施形態に係る半導体装置２１の製造工程は、図７に示すように、図３に示した工程と実質的に同様である。ただし、プレーナゲート型のＭＩＳ構造であるので、図３に示したステップＳ３の工程（ゲートトレンチの形成工程）は省略される。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、半導体装置１，２１においてゲート絶縁膜９，２４は、酸化シリコン膜の単層膜である必要はなく、たとえば、図８（ゲート絶縁膜９）および図９（ゲート絶縁膜２４）に示すように、酸化シリコン膜からなる下層膜３１，３３と、酸化シリコンとは異なる絶縁材料からなる上層膜３２，３４とを含む積層膜からなっていてもよい。この場合、下層膜３１，３３が上層膜３２，３４よりも相対的に薄いことが好ましい。両者の具体的な膜厚は、たとえば、下層膜３１，３３が２０Å〜２００Åであり、上層膜３２，３４が２００Å〜１０００Åである。
また、上層膜３２，３４の材料としては、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、酸化ハフニウム（ＨｆｘＯｙ）からなる群から選択された少なくとも一種からなることが好ましい。すなわち、ゲート絶縁膜９，２４は、酸化シリコン膜（下層膜３１，３３）に、高誘電率膜（Ｈｉｇｈ−ｋ膜）が上層膜３２，３４として積層された膜であってもよい。なお、上層膜３２，３４は、高誘電率膜の単層膜であってもよいし、積層膜であってもよい。
このような積層膜を有する半導体装置１，２１の製造工程は、図３および図７に示した工程と実質的に同様である。ただし、エッチング後のゲート絶縁膜９，２４（図３のステップＳ８、図７のステップＳ７）を下層膜３１，３３として、その上に上層膜３２，３４を形成する。
一方、図３のステップＳ５〜Ｓ８および図７のステップＳ４〜Ｓ７の工程を実施しなくても、２０Å〜１００Åの薄い下層膜３１，３３であれば、ＳｉＣエピタキシャル層３の熱酸化の処理時間を短縮することにより形成することもできる。この方法によれば、下層膜３１，３３（酸化シリコン膜）自体が薄いので、その膜中の正の可動イオンの絶対量を低減できる。その結果、下層膜３１，３３と上層膜３２，３４と合わせてなるゲート絶縁膜９，２４全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ−２以下にすることができる。
また、半導体装置１，２１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、ゲート絶縁膜９を一様に形成、エッチングする構成について説明したが、これに限るものではない。たとえば、ばらつきの出やすいゲートトレンチの終端部や、ゲート電圧を印加した場合にチャネルを形成する必要のない「ゲートフィンガー」部などにおいては、熱酸化で形成したゲート絶縁膜（ＳｉＯ２）をそのままとし、他の箇所のみエッチングして薄化してもよい。
また、前述の実施形態では、トレンチゲート型およびプレーナゲート型のＤＭＩＳＦＥＴをこの発明の一例として取り上げたが、この発明は、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）等のＭＩＳトランジスタ構造にも適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜検証例＞
以下の検証例を行うことによって、この発明の効果を確かめた。
具体的には、まず、ｎ型の４Ｈ−ＳｉＣ基板の（０００１）面を熱酸化（ドライ酸化）することによって、４０ｎｍの酸化シリコン（ＳｉＯ２）膜を形成した。次に、スパッタ法によってアルミニウム（Ａｌ）膜を堆積し、当該アルミニウム膜をフォトリソグラフィによってパターニングした。これにより、８×５ｍｍ２の面積を有するアルミニウムパッドを形成して、図１０（ａ）（ｂ）に示すＭＩＳ構造（ＥＯＴ（Equivalent Oxide Thickness：酸化膜の等価換算膜厚）を作製した。
次に、室温および２００℃における、図１０のＭＩＳ構造のＣ−Ｖ曲線を求めた。結果を図１１に示す。
次に、図１３（ａ）および図１４（ａ）に示すように、アルミニウムパッドに正バイアス（＋１０Ｖ，２ｍｉｎ．２００℃）または負バイアス（−１０Ｖ，２ｍｉｎ．２００℃）を印加することによって、ＰＢＴＳまたはＮＢＴＳを行った。その後、バイアスを印加したままＭＩＳ構造を室温に戻した。そして、室温に戻した後のＭＩＳ構造のパッド−ＳｉＣ間の容量値を測定した。この測定によって得られたＣ−Ｖ曲線を図１２に実線で示す。一方、アルミニウムパッドに電圧を与えない（バイアスなし）温度ストレス試験を２００℃の条件下で行った後、ＭＩＳ構造を室温に戻した。そして、室温に戻した後のＭＩＳ構造のパッド−ＳｉＣ間の容量値を測定した。この測定によって得られたＣ−Ｖ曲線を図１２に破線で示す。
次に、図１３（ｂ）および図１４（ｂ）に示すように、ＰＢＴＳおよびＮＢＴＳ後のＭＩＳ構造のアルミニウムパッドを除去した上でさらに、ＨＦを用いて酸化シリコン膜を傾斜状にエッチングした。これにより、４Ｈ−ＳｉＣ基板の（０００１）面に沿って膜厚（ＥＯＴ）が連続的に変化する酸化シリコン膜を得た。また、図示は省略するが、温度ストレス試験（バイアスなし）を行った後のＭＩＳ構造についても同様に、酸化シリコン膜を傾斜状にエッチングした。
次に、図１３（ｃ）および図１４（ｃ）に示すように、それぞれの酸化シリコン膜の上面（傾斜面）に、２００μｍ幅のゲート電極を傾斜方向に沿って等間隔に複数個形成した。また、図示は省略するが、温度ストレス試験（バイアスなし）を行った後のＭＩＳ構造についても同様に、複数個のゲート電極を形成した。そして、各ＭＩＳ構造において、各ゲート電極の形成位置におけるＶＦＢをそれぞれ求めた。結果を、図１５に示す。図１５は、各ゲート電極の形成位置における膜厚（ＥＯＴ）と、ＶＦＢとの関係を示している。
図１２に示すように、図１０のＭＩＳ構造では、ε＝３．９、ＳＧ＝８×５ｍｍ２、ｄＧ＝４０ｎｍで、ΔＶＦＢ＝１０Ｖであった。この結果から、ＱＭ＝３．７×１０１２ｃｍ−２であることが分かった。
これに対し、図１５に示すように、ＮＢＴＳ後に酸化シリコン膜を除去したＭＩＳ構造では、ＱＭ＝−０．３８４×１０１２ｃｍ−２であることが分かった。具体的には、Ｃ＝εＯＸ・（Ｓ／ｄＯＸ）およびＱＭ＝Ｃ・ΔＶＦＢの２式に基づいて、図１５のグラフを表す関係式：ΔＶＦＢ＝ＱＭ・（１／εＯＸＳ）・ｄＯＸが導かれる。この関係式を参照して、ＱＭが図１５の各グラフの傾きであることから、各グラフの傾きに基づいてＱＭを求めることができる。同様に、ＰＢＴＳ後に酸化シリコン膜を除去したＭＩＳ構造ではＱＭ＝＋４．９３７×１０１２ｃｍ−２であり、バイアスなしの試験後に酸化シリコン膜を除去したＭＩＳ構造ではＱＭ＝＋０．４６８×１０１２ｃｍ−２であることがそれぞれ分かった。
以上より、この発明によって、高温使用時にも、酸化シリコン膜中の正の可動イオンの面密度ＱＭを１×１０１２ｃｍ−２以下にできることを確認できた。また、ゲート絶縁膜の膜厚（ＥＯＴ）を５０ｎｍ（５００Å）以下の場合に、ΔＶＦＢ＝１０Ｖ以下にできることを確認できた。また、ゲート絶縁膜中の正の可動イオンによる電界強度を、５ＭＶ／ｃｍ以下、好ましくは、２ＭＶ／ｃｍにできることを確認できた。これらは、図１５に示すように、酸化シリコン膜（ＳｉＯ２）を数ｎｍ除去しただけで効果が得られた。
１ 半導体装置
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ ゲートトレンチ
９ ゲート絶縁膜
１０ ゲート電極
１６ 仮電極
１７ 正の可動イオン
２１ 半導体装置
２４ ゲート絶縁膜
２５ ゲート電極
３１ 下層膜
３２ 上層膜
３３ 下層膜
３４ 上層膜

Claims (15)

  1. ＳｉＣからなる半導体層と、
    前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを含むＭＩＳ構造を有し、
    前記ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下である、半導体装置。
  2. 前記ゲート絶縁膜中の正の可動イオンによる電界強度ＥＧが、５ＭＶ／ｃｍ以下である、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなる、請求項１または２に記載の半導体装置。
  4. 前記ゲート絶縁膜は、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなる、請求項１または２に記載の半導体装置。
  5. 前記上層膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウムからなる群から選択された少なくとも一種からなる、請求項４に半導体装置。
  6. 前記ゲート絶縁膜は、１００Å〜１０００Åの厚さを有している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記ＭＩＳ構造は、トレンチゲート型の構造を含む、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記ＭＩＳ構造は、プレーナゲート構造を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. ＳｉＣからなる半導体層を熱酸化することにより形成された酸化シリコン膜を含み、その内部の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ−２以下であるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成することによりＭＩＳ構造を形成する工程とを含む、半導体装置の製造方法。
  10. 前記ゲート絶縁膜を形成する工程は、
    前記酸化シリコン膜の表面に仮電極を形成する工程と、
    前記仮電極に負バイアスを印加することにより、前記酸化シリコン膜の表面部に当該酸化シリコン膜中の正の可動イオンを引き寄せる工程と、
    前記正の可動イオンを引き寄せた後、前記仮電極を除去する工程と、
    前記仮電極の除去後、前記酸化シリコン膜の前記表面部をエッチングする工程とを含む、請求項９に記載の半導体装置の製造方法。
  11. 前記仮電極の除去工程は、前記仮電極をドライエッチングにより除去する工程であり、
    前記酸化シリコン膜の前記表面部のエッチング工程は、前記仮電極を除去するためのドライエッチングを利用して前記酸化シリコン膜をドライエッチングする工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記酸化シリコン膜の前記表面部のエッチング工程は、前記酸化シリコン膜をウエットエッチングする工程を含む、請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記ゲート電極を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に前記ゲート電極を直接形成する工程である、請求項１０〜１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含む、請求項１０〜１２のいずれか一項に記載の半導体装置の製造方法。
  15. ゲート絶縁膜を形成する工程は、
    前記酸化シリコン膜を２０Å〜２００Åの厚さで形成する工程と、
    前記酸化シリコン膜の前記厚さを維持したまま、前記酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含む、請求項９に記載の半導体装置の製造方法。
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