WO2013125696A1 - 半導体装置およびその製造方法 - Google Patents

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silicon oxide
gate insulating
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oxide film
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渡部　平司
志村　考功
卓治 細井
周平 箕谷
佑紀 中野
中村　亮太
中村　孝
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ローム株式会社
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a SiC semiconductor device having a MIS structure and a manufacturing method thereof.
  • SiC silicon carbide: silicon carbide
  • MISFET Metal Insulator Semiconductor Semiconductor Field Effect Transistor
  • Patent Document 1 discloses an n-type SiC substrate, an n-type drift layer formed on the SiC substrate, a p-type well region formed in the drift layer, and a p-type well.
  • An SiC semiconductor device including an n-type source region formed in a region, a gate insulating film formed on a surface of a drift layer, and a gate electrode formed on the gate insulating film is disclosed.
  • the silicon oxide film formed by thermal oxidation of SiC has a problem that large hysteresis is generated when the SiC-MISFET is operated at a high temperature. As a result, a problem that the characteristics of the device are likely to fluctuate is expected. As a cause of this, it is considered that mobile ions exist in the silicon oxide film. If movable ions are present in the insulating film, the threshold voltage of the transistor shifts. In this case, although it is normally off, it becomes normally on, which is not preferable for stable operation.
  • an object of the present invention is to provide an SiC semiconductor device and a method for manufacturing the same, which can achieve stabilization of high-temperature operation by reducing mobile ions in the gate insulating film.
  • the present invention has a MIS structure including a semiconductor layer made of SiC, a gate insulating film including a silicon oxide film in contact with the semiconductor layer, and a gate electrode formed on the gate insulating film, and the gate insulating film
  • the surface density Q M of the positive mobile ions therein is 1 ⁇ 10 12 cm ⁇ 2 or less. According to this configuration, since the surface density Q M of the positive mobile ions in the gate insulating film is 1 ⁇ 10 12 cm ⁇ 2 or less, the hysteresis of the MIS structure when operating at a high temperature can be kept small. . As a result, the high temperature operation of the semiconductor device can be stabilized.
  • the surface density Q M of positive mobile ions is 1 ⁇ 10 12 cm.
  • the effect of being -2 or less is very large.
  • the surface density Q M of positive mobile ions is preferably small, considering the reduction cost (measurement limit) and the like, it is practically 1 ⁇ 10 10 cm ⁇ 2 or more.
  • the surface density Q M of the positive mobile ions is, for example, a flat band voltage with respect to the maximum capacity C max in the CV curve obtained when the bias temperature stress test is performed on the MIS structure. It can be calculated by multiplying the shift ⁇ V FB (C max ⁇ ⁇ V FB ).
  • Q M ( ⁇ ⁇ S G / d G ) ⁇
  • the electric field strength E G by positive mobile ions in the gate insulating film can be less than 5 MV / cm.
  • the electric field strength E G is preferably, 2 MV / cm.
  • the gate insulating film may be composed of a single layer film of the silicon oxide film (Claim 3), and is formed on the lower film made of the silicon oxide film and the lower film, and is different from silicon oxide. It may consist of a laminated film including an upper layer film made of an insulating material.
  • the upper film is preferably made of at least one selected from the group consisting of aluminum oxide, aluminum oxynitride, and hafnium oxide.
  • the gate insulating film may have a thickness of 100 to 1000 mm.
  • the MIS structure may include a trench gate type structure (Claim 7), or may include a planar gate structure (Claim 8).
  • the semiconductor device of the present invention includes a silicon oxide film formed by thermally oxidizing a semiconductor layer made of SiC, and the area density Q M of positive movable ions therein is 1 ⁇ 10 12 cm ⁇ 2 or less. And a method of forming a MIS structure by forming a gate electrode on the gate insulating film (claim 9). .
  • the step of forming the gate insulating film includes the step of forming a temporary electrode on the surface of the silicon oxide film, and applying a negative bias to the temporary electrode to apply the negative electrode to the surface portion of the silicon oxide film.
  • a step of attracting positive movable ions in the silicon oxide film, a step of removing the temporary electrode after attracting the positive movable ions, and etching the surface portion of the silicon oxide film after removing the temporary electrode (Claim 10).
  • the surface portion (portion where the positive mobile ions are gathered) is scraped off by etching. Mobile ions can be removed. Thereby, since the absolute amount of positive mobile ions in the silicon oxide film can be reduced, the surface density Q M of the positive mobile ions contained in the entire gate insulating film can be reduced to 1 ⁇ 10 12 cm ⁇ 2 or less. .
  • the etching step of the surface portion of the silicon oxide film uses the dry etching for removing the temporary electrode. It is preferable to include a step of dry etching the silicon oxide film. According to this method, since the surface portion of the silicon oxide film can be continuously scraped following the removal of the temporary electrode, the manufacturing process can be simplified.
  • the etching step of the surface portion of the silicon oxide film may include a step of wet etching the silicon oxide film. That is, the surface portion of the silicon oxide film may be etched by either dry etching or wet etching, or these two etchings may be used in combination. When used in combination, the portion of the silicon oxide film where positive mobile ions are gathered can be reliably removed, and the surface state of the silicon oxide film damaged by dry etching can be improved by wet etching. .
  • the step of forming the gate electrode may be a step of directly forming the gate electrode on the silicon oxide film after the etching of the silicon oxide film.
  • the gate insulating film can be formed as a single layer film of a silicon oxide film.
  • an upper layer film made of an insulating material different from silicon oxide is further formed on the silicon oxide film.
  • a step of forming a laminated film of the lower layer film and the upper layer film as the gate insulating film may be included.
  • the step of forming the gate insulating film includes a step of forming the silicon oxide film with a thickness of 20 to 100 mm, and a silicon oxide film on the silicon oxide film while maintaining the thickness of the silicon oxide film. Forming a laminated film of the lower layer film made of the silicon oxide film and the upper layer film as the gate insulating film by further forming an upper layer film made of an insulating material different from the above. 15).
  • the gate formed by combining the lower layer film (silicon oxide film) and the upper layer film The surface density Q M of positive mobile ions contained in the entire insulating film can be set to 1 ⁇ 10 12 cm ⁇ 2 or less.
  • FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a CV curve obtained when the bias temperature stress test is performed on the semiconductor device of FIG.
  • FIG. 3 is a flowchart for explaining an example of the manufacturing process of the semiconductor device of FIG.
  • FIG. 4A is a cross-sectional view for explaining a process related to attracting positive mobile ions, and shows a state before attracting positive mobile ions.
  • FIG. 4B is a cross-sectional view for explaining a process related to attracting positive mobile ions, and shows a state after attracting positive mobile ions.
  • FIG. 5A is a cross-sectional view for explaining a process related to etching of the gate insulating film (silicon oxide film).
  • FIG. 5B is a cross-sectional view for explaining a process related to etching of the gate insulating film (silicon oxide film).
  • FIG. 6 is a sectional view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 7 is a flowchart for explaining an example of the manufacturing process of the semiconductor device of FIG.
  • FIG. 8 is a cross-sectional view for explaining a modification of the gate insulating film of FIG.
  • FIG. 9 is a cross-sectional view for explaining a modification of the gate insulating film of FIG.
  • FIG. 11 is a CV curve obtained when measurement is performed at room temperature and 200 ° C.
  • FIGS. 13A, 13B, and 13C are cross-sectional views for explaining processes related to the PBTS performed in the verification example.
  • FIGS. 14A, 14B, and 14C are cross-sectional views for explaining processes related to the NBTS performed in the verification example.
  • FIG. 15 is a graph for explaining the charge distribution in the silicon oxide film after the bias temperature stress test.
  • FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a CV curve obtained when the bias temperature stress test is performed on the semiconductor device of FIG.
  • the semiconductor device 1 includes an n + type SiC substrate 2 (for example, a concentration of 1 ⁇ 10 19 to 5 ⁇ 10 19 cm ⁇ 3 ), and an n ⁇ type (for example, a concentration of 1 ⁇ 10 ⁇ 1) formed on the SiC substrate 2.
  • 10 15 to 1 ⁇ 10 16 cm ⁇ 3 of SiC epitaxial layer 3.
  • SiC substrate 2 and SiC epitaxial layer 3 are examples of the “semiconductor layer” of the present invention.
  • SiC substrate 2 and SiC epitaxial layer 3 function as the drain of semiconductor device 1.
  • Examples of n-type impurities include phosphorus (P) and arsenic (As). same as below.
  • a gate trench 4 is formed that is dug from the surface toward the SiC substrate 2.
  • the gate trench 4 is formed in, for example, a lattice shape or a stripe shape.
  • a plurality of unit cells 5 partitioned by the gate trench 4 are formed in the SiC epitaxial layer 3.
  • an n + -type source region 6 and a p-type (for example, concentration of 1 ⁇ 10 17 to 5 ⁇ 10 17 cm ⁇ 3 ) body region 7 are formed in the SiC epitaxial layer. 3 are formed in this order from the side close to the surface of 3.
  • Body region 7 contains, for example, boron (B), aluminum (Al), etc. as p-type impurities. same as below.
  • the source region 6 is formed on the surface portion of each unit cell 5 so as to be exposed on the surface of the SiC epitaxial layer 3 and to form the upper part (part) of the side surface of the gate trench 4.
  • the body region 7 is in contact with the source region 6 on the SiC substrate 2 side (the back surface side of the SiC epitaxial layer 3) with respect to the source region 6 and forms a lower part (part) of the side surface of the gate trench 4. It is formed to do.
  • the region on the SiC substrate 2 side with respect to the body region 7 is an n ⁇ -type drain region 8 that is maintained as it is after epitaxial growth.
  • Drain region 8 is in contact with body region 7 on the side of SiC substrate 2 with respect to body region 7 and forms the bottom surface of gate trench 4.
  • a gate insulating film 9 is formed on the inner surface of the gate trench 4 so as to cover the entire area.
  • the gate electrode 10 is embedded in the gate trench 4 by embedding polysilicon doped with impurities inside the gate insulating film 9.
  • a trench gate type MIS structure is formed in which the gate electrode 10 faces the source region 6, the body region 7, and the drain region 8 that form the inner surface of the gate trench 4 with the gate insulating film 9 interposed therebetween.
  • the gate insulating film 9 is a single layer film of a silicon oxide (SiO 2 ) film, and has a thickness of, for example, 100 to 1000 mm (for example, 240 mm).
  • the gate insulating film 9 contains positive movable ions therein.
  • the positive movable ions are positively charged ions that can move independently in the gate insulating film 9 (silicon oxide film).
  • the surface density Q M of positive movable ions in the gate insulating film 9 is 1 ⁇ 10 12 cm ⁇ 2 or less (for example, 1 ⁇ 10 11 cm ⁇ 2 ).
  • the surface density Q M of the positive mobile ions is, for example, the maximum capacity C in the CV curve obtained when the bias temperature stress test is performed on the MIS structure including the gate electrode 10, the gate insulating film 9, and the SiC epitaxial layer 3. It can be calculated by multiplying max by a flat band voltage shift ⁇ V FB (C max ⁇ ⁇ V FB ).
  • the CV curve can be shown as in FIG.
  • the two curves A and B in FIG. 2 are the curves A and B, respectively, of the negative bias temperature stress test (NBTS: Negative Bias).
  • a curve B is a CV curve obtained by a positive bias temperature stress test (PBTS).
  • the curve A is a CV curve (specifically, a hysteresis loop) obtained when NBTS is performed under the condition of 200 ° C., and the semiconductor device 1 is returned to room temperature after the NBTS is performed.
  • the latter (room temperature) CV curve is shown.
  • the curve B is a CV curve (specifically, a hysteresis loop) obtained when PBTS is performed under the condition of 200 ° C., and is obtained when the semiconductor device 1 is returned to room temperature after the PBTS is performed.
  • CV curves the latter (room temperature) CV curves are shown.
  • a broken line curve between curve A and curve B in FIG. 2 is a C ⁇ curve obtained when a temperature stress test is performed under the condition of 200 ° C. without applying voltage V to the gate electrode 10 (no bias).
  • the drain region 8 of the semiconductor device 1 was set to the same potential as the source region 6 or opened under a predetermined temperature condition (in this embodiment, room temperature and 200 ° C.), and a voltage V was applied to the gate electrode 10. Measure the capacitance between the gate and source in the state.
  • the flat band capacitance C FB can also be calculated based on the structure of the semiconductor device 1.
  • ⁇ OX represents the dielectric constant of the oxide film
  • d OX represents the thickness of the oxide film
  • ⁇ S represents the dielectric constant of the semiconductor.
  • the flat band voltage shift ⁇ V FB in the CV curve at room temperature after the bias temperature stress test is performed on the MIS structure including the gate electrode 10, the gate insulating film 9, and the SiC epitaxial layer 3 is
  • the thickness of the gate insulating film 9 is 50 nm (500 mm) or less, it is 10 V or less.
  • the electric field strength E G by positive mobile ions in the gate insulating film 9 can be below 5 MV / cm, preferably, can be 2 MV / cm.
  • the surface density Q M of the positive movable ions in the gate insulating film 9 is 1 ⁇ 10 12 cm ⁇ 2 or less, the hysteresis of the MIS structure when operated at a high temperature can be kept small. As a result, the high temperature operation of the semiconductor device 1 can be stabilized.
  • the surface density Q M of positive mobile ions is 1 ⁇ 10 12 cm. The effect of being -2 or less is very large.
  • Each unit cell 5 has ap + type (for example, a concentration of 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3 ) that penetrates the source region 6 from the surface of the SiC epitaxial layer 3 and reaches the body region 7 at the deepest portion.
  • Body contact region 11 is formed.
  • an interlayer insulating film 12 is formed on the SiC epitaxial layer 3.
  • a contact hole 13 exposing the body contact region 11 and the source region 6 (a part) is formed in the interlayer insulating film 12.
  • a source electrode 14 is formed on the interlayer insulating film 12.
  • the source electrode 14 is in contact with all the unit cells 5 (the source region 6 and the channel contact region 20) through the contact holes 13 at once. That is, the source electrode 14 is a common wiring for all the unit cells 5.
  • a drain electrode 15 is formed on the back surface of the SiC substrate 2 so as to cover the entire area. The drain electrode 15 is a common electrode for all the unit cells 5.
  • FIG. 3 is a flowchart for explaining an example of the manufacturing process of the semiconductor device of FIG.
  • An n-type layer is formed on the SiC substrate 2 by epitaxial growth methods such as CVD (Chemical Vapor Deposition), LPE (Liquid Phase Epitaxy), and MBE (Molecular Beam Epitaxy). Si crystal is grown while doping impurities. Thereby, n ⁇ type SiC epitaxial layer 3 (drain region 8) is formed on SiC substrate 2 (step S1).
  • CVD Chemical Vapor Deposition
  • LPE Liquid Phase Epitaxy
  • MBE Molecular Beam Epitaxy
  • p-type impurities and n-type impurities are sequentially implanted toward the surface of SiC epitaxial layer 3.
  • annealing is performed (for example, 1500 ° C. to 1800 ° C. for 3 minutes to 30 minutes) to activate the implanted impurities, and the body region 7 and the source region 6 are formed at the same time (step S2).
  • the SiC epitaxial layer 3 is selectively etched. Thereby, SiC epitaxial layer 3 is dry etched from the surface to form gate trench 4 (step S3).
  • a plurality of unit cells 5 are formed in the SiC epitaxial layer 3.
  • gate insulating film 9 (silicon oxide film) is formed on the inner surface of gate trench 4 and the surface of SiC epitaxial layer 3 by, eg, thermal oxidation (eg, 1100 ° C. to 1300 ° C.) (step S4).
  • doped polysilicon (electrode material) is deposited from above the SiC epitaxial layer 3 by, for example, the CVD method. The polysilicon deposition is continued until at least the gate insulating film 9 is hidden. Thereby, the temporary electrode 16 embedded inside the gate insulating film 9 in the gate trench 4 is formed (step S5). At this time, the positive movable ions 17 generated inside the gate insulating film 9 during the thermal oxidation of the SiC epitaxial layer 3 are irregularly distributed in the gate insulating film 9.
  • a negative power source 18 is connected between the temporary electrode 16 and the SiC epitaxial layer 3, and a negative bias (for example, ⁇ 5 V to ⁇ 20 V) is applied to the temporary electrode 16 (step S6).
  • a negative bias for example, ⁇ 5 V to ⁇ 20 V
  • the positive movable ions 17 distributed irregularly are uniformly attracted to the surface portion of the gate insulating film 9 (the portion in contact with the temporary electrode 16).
  • the positive movable ions 17 have a positive charge.
  • the temporary electrode 16 is completely removed by etching the temporary electrode 16 by dry etching (step S7).
  • SF 6 or CF 4 is used as the etching gas.
  • the surface portion of the gate insulating film 9 (the portion where the positive movable ions 17 gather) is scraped off using the dry etching, so that the gate insulating film 9 is thinned (step S8).
  • the positive movable ions 17 in the gate insulating film 9 can be sufficiently removed.
  • dry etching for removing the temporary electrode 16 is used, the surface portion of the gate insulating film 9 can be continuously scraped off following the removal of the temporary electrode 16, thus simplifying the manufacturing process. can do.
  • the surface portion of the gate insulating film 9 may be further etched by wet etching.
  • wet etching By scraping the surface portion of the gate insulating film 9 by using dry etching and wet etching together, the portion where the positive movable ions 17 of the gate insulating film 9 are gathered can be surely removed and damaged by the dry etching.
  • the surface state of the gate insulating film 9 can be improved by wet etching.
  • dry etching may be stopped when the temporary electrode 16 is removed, and the surface portion of the gate insulating film 9 may be etched only by wet etching.
  • the absolute amount of the positive movable ions 17 in the gate insulating film 9 can be reduced, so that the positive movable ions 17 included in the entire gate insulating film 9 can be reduced.
  • the areal density Q M can be set to 1 ⁇ 10 12 cm ⁇ 2 or less.
  • the steps from attracting the positive movable ions 17 by applying a negative bias to the temporary electrode 16 to etching the surface portion of the gate insulating film 9 (thinning the gate insulating film 9) are preferably performed at room temperature. .
  • the positive movable ions 17 regularly distributed along the surface portion of the gate insulating film 9 are diffused into the gate insulating film 9 due to the thermal energy and diffused again. There is a risk of irregular distribution. Therefore, by maintaining the temperature around the gate insulating film 9 at room temperature, such a problem can be prevented.
  • doped polysilicon (electrode material) is deposited from above the SiC epitaxial layer 3 by, for example, the CVD method.
  • the polysilicon deposition is continued until at least the gate insulating film 9 is hidden.
  • the deposited polysilicon is etched back until the etch back surface is flush with the surface of SiC epitaxial layer 3.
  • the gate electrode 10 made of polysilicon remaining in the gate trench 4 is formed (step S10). Since the gate electrode 10 is directly formed on the gate insulating film 9 after the etching, the gate insulating film 9 of the semiconductor device 1 is formed as a single layer film of a silicon oxide film.
  • FIG. 6 is a sectional view of a semiconductor device 21 according to the second embodiment of the present invention. 6, parts corresponding to those shown in FIG. 1 are given the same reference numerals.
  • the MIS structure is a trench in which the gate electrode 10 faces the source region 6, the body region 7 and the drain region 8 that form the inner surface of the gate trench 4 with the gate insulating film 9 interposed therebetween. It consists of a gate type.
  • the MIS structure of the semiconductor device 21 according to the second embodiment is a planar gate type.
  • the planar gate type MIS structure includes a p-type body region 22 selectively formed on the surface portion of the SiC epitaxial layer 3, an n + -type source region 23 selectively formed in the body region 22, and A gate insulating film 24 formed on the surface of the SiC epitaxial layer 3, a gate electrode 25 facing the body region 22 exposed on the surface of the SiC epitaxial layer 3 across the gate insulating film 24, and a surface of the SiC epitaxial layer 3 through the source region 6, the deepest portion comprises a p + -type body contact region 26 reaching the body region 7.
  • the gate insulating film 24 of the semiconductor device 21 has a surface density Q M of positive movable ions contained therein of 1 ⁇ 10 12 cm ⁇ 2 or less.
  • the manufacturing process of the semiconductor device 21 according to this embodiment is substantially the same as the process shown in FIG. 3, as shown in FIG. However, since it is a planar gate type MIS structure, the step S3 shown in FIG. 3 (step of forming a gate trench) is omitted.
  • the gate insulating films 9 and 24 do not need to be a single layer film of a silicon oxide film.
  • the gate insulating films 9 and 24 may be composed of a laminated film including lower layers 31 and 33 made of a silicon oxide film and upper layers 32 and 34 made of an insulating material different from silicon oxide.
  • the lower layers 31 and 33 are relatively thinner than the upper layers 32 and 34.
  • the specific film thickness of both is, for example, 20 to 200 mm for the lower films 31 and 33 and 200 to 1000 mm for the upper films 32 and 34.
  • the material of the upper layer films 32 and 34 is at least one selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum oxynitride (AlO x N y ), and hafnium oxide (Hf x O y ), for example. Preferably it consists of. That is, the gate insulating films 9 and 24 may be films in which high dielectric constant films (High-k films) are stacked as upper layers 32 and 34 on silicon oxide films (lower layers 31 and 33). Note that the upper layer films 32 and 34 may be a single-layer film of a high dielectric constant film or a laminated film.
  • the manufacturing process of the semiconductor devices 1 and 21 having such a laminated film is substantially the same as the process shown in FIGS.
  • the gate insulating films 9 and 24 after etching (step S8 in FIG. 3 and step S7 in FIG. 7) are used as the lower layers 31 and 33, and the upper layers 32 and 34 are formed thereon.
  • the steps S5 to S8 in FIG. 3 and steps S4 to S7 in FIG. It can also be formed by shortening.
  • the lower layer films 31 and 33 silicon oxide films
  • the surface density Q M of positive mobile ions contained in the entire gate insulating films 9 and 24 formed by combining the lower layer films 31 and 33 and the upper layer films 32 and 34 can be reduced to 1 ⁇ 10 12 cm ⁇ 2 or less. it can.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the configuration in which the gate insulating film 9 is uniformly formed and etched has been described.
  • the present invention is not limited to this.
  • the gate insulating film (SiO 2 ) formed by thermal oxidation is used as it is in the terminal portion of the gate trench which tends to vary, or in the “gate finger” portion where the channel need not be formed when the gate voltage is applied. Then, only other portions may be etched and thinned.
  • the trench gate type and planar gate type DMISFETs are taken as an example of the present invention.
  • the present invention is also applied to a MIS transistor structure such as a CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor). be able to.
  • CMOSFET Complementary Metal Oxide Semiconductor Field Effect Transistor
  • various design changes can be made within the scope of matters described in the claims. ⁇ Verification example> The effect of this invention was confirmed by performing the following verification examples.
  • a 40 nm silicon oxide (SiO 2 ) film was formed by thermally oxidizing (dry oxidation) the (0001) plane of an n-type 4H—SiC substrate.
  • an aluminum (Al) film was deposited by sputtering, and the aluminum film was patterned by photolithography.
  • an aluminum pad having an area of 8 ⁇ 5 mm 2 was formed, and the MIS structure (EOT (Equivalent Oxide Thickness)) shown in FIGS. 10A and 10B was produced.
  • the CV curve of the MIS structure of FIG. 10 at room temperature and 200 ° C. was obtained.
  • the results are shown in FIG.
  • FIGS. 13A and 14A by applying a positive bias (+10 V, 2 min. 200 ° C.) or a negative bias ( ⁇ 10 V, 2 min. 200 ° C.) to the aluminum pad, PBTS or NBTS was performed. Thereafter, the MIS structure was returned to room temperature while a bias was applied. Then, the capacitance value between the pad and SiC of the MIS structure after returning to room temperature was measured.
  • the CV curve obtained by this measurement is shown by a solid line in FIG.
  • the silicon oxide film was etched in an inclined manner using HF. As a result, a silicon oxide film whose film thickness (EOT) continuously changed along the (0001) plane of the 4H—SiC substrate was obtained. Although not shown, the silicon oxide film was also etched in an inclined manner for the MIS structure after the temperature stress test (no bias) was performed.
  • FIGS. 13C and 14C a plurality of gate electrodes having a width of 200 ⁇ m are formed on the upper surface (inclined surface) of each silicon oxide film at equal intervals along the inclination direction. .
  • a plurality of gate electrodes were formed in the same manner for the MIS structure after the temperature stress test (no bias) was performed.
  • V FB at each gate electrode formation position was obtained.
  • FIG. FIG. 15 shows the relationship between the film thickness (EOT) at the formation position of each gate electrode and V FB .
  • ⁇ V FB Q M ⁇ (1 / ⁇ OX S) ⁇ d OX is derived.
  • Q M is the slope of the graph of FIG. 15, it is possible to obtain the Q M based on the slope of each graph.
  • the surface density Q M of positive movable ions in the silicon oxide film can be reduced to 1 ⁇ 10 12 cm ⁇ 2 or less by the present invention even when used at a high temperature.
  • the electric field strength caused by positive movable ions in the gate insulating film could be 5 MV / cm or less, preferably 2 MV / cm. As shown in FIG. 15, these effects were obtained only by removing a few nm of the silicon oxide film (SiO 2 ).

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Abstract

【課題】ゲート絶縁膜中の可動イオンを低減することにより、高温動作の安定化を達成することができる、ＳｉＣ半導体装置およびその製造方法を提供することである。 【解決手段】半導体装置１は、ＳｉＣエピタキシャル層３と、ＳｉＣエピタキシャル層３に接する酸化シリコン膜を含むゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０とを含むＭＩＳ構造を有している。ＭＩＳ構造において、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下にする。

Description

半導体装置およびその製造方法
　この発明は、ＭＩＳ構造を有するＳｉＣ半導体装置およびその製造方法に関する。
　ＳｉＣ（炭化シリコン：シリコンカーバイト）は、Ｓｉ（シリコン）よりも絶縁破壊耐性および熱伝導率などに優れている。そのため、ＳｉＣは、たとえば、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。具体的には、ＳｉＣを用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ハイブリッド自動車のインバータなどに好適な高耐圧デバイスとして期待されている。
　ＳｉＣを用いたＭＩＳＦＥＴの一例として、特許文献１は、ｎ型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ型ドリフト層と、ドリフト層に形成されたｐ型ウェル領域と、ｐ型ウェル領域に形成されたｎ型ソース領域と、ドリフト層の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを含むＳｉＣ半導体装置を開示している。
特開２００９－１６５３０号公報
　ＳｉＣの熱酸化により形成された酸化シリコン膜は、ＳｉＣ－ＭＩＳＦＥＴを高温動作させたときに大きなヒステリシスを生じるという不具合がある。その結果、デバイスの特性が変動しやすくなるという問題が予想される。この原因として、酸化シリコン膜中に可動イオンが存在していると考えられる。
　絶縁膜中に可動イオンが存在すると、トランジスタのしきい値電圧がシフトしてしまうという問題が生じる。この場合、ノーマリオフなのにノーマリオンになってしまうなどして、安定動作上好ましくない。
　そこで、この発明の目的は、ゲート絶縁膜中の可動イオンを低減することにより、高温動作の安定化を達成することができる、ＳｉＣ半導体装置およびその製造方法を提供することである。
　この発明は、ＳｉＣからなる半導体層と、前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むＭＩＳ構造を有し、前記ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下である、半導体装置である（請求項１）。
　この構成によれば、ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であるため、高温で動作させたときのＭＩＳ構造のヒステリシスを小さく抑えることができる。その結果、半導体装置の高温動作を安定させることができる。特に、ＳｉＣ半導体装置のように高耐圧パワーデバイスとして利用されるデバイスは、自己発熱等により高温の状態で使用されることが多いので、正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であることによる効果が非常に大きい。正の可動イオンの面密度ＱＭは少ない方が好ましいが、低減コスト（測定限界）等を考えると、現実的には１×１０１０ｃｍ－２以上となる。
　正の可動イオンの面密度ＱＭは、たとえば、前記ＭＩＳ構造にバイアス温度ストレス試験を行ったときに得られるＣ－Ｖ曲線における最大容量Ｃｍａｘに対して、フラットバンド電圧（Flat Band Voltage）のシフトΔＶＦＢを乗ずる（Ｃｍａｘ×ΔＶＦＢ）ことによって算出することができる。
　最大容量Ｃｍａｘは、（ゲート絶縁膜の誘電率ε・ゲート絶縁膜の面積ＳＧ）／ゲート絶縁膜の厚さｄＧである（Ｃｍａｘ＝ε・ＳＧ／ｄＧ）。一方、ΔＶＦＢは、負バイアス温度ストレス試験（ＮＢＴＳ：Negative Bias Temperature Stress）により得られるＣ－Ｖ曲線のフラットバンド電圧ＶＦＢ（ＮＢＴＳ）と、正バイアス温度ストレス試験（ＰＢＴＳ：Positive Bias Temperature Stress）により得られるＣ－Ｖ曲線のフラットバンド電圧ＶＦＢ（ＰＢＴＳ）との差の絶対値である（ΔＶＦＢ＝｜ＶＦＢ（ＮＢＴＳ）－ＶＦＢ（ＰＢＴＳ）｜）。
　したがって、正の可動イオンの面密度ＱＭは、ＱＭ＝（ε・ＳＧ／ｄＧ）×｜ＶＦＢ（ＮＢＴＳ）－ＶＦＢ（ＰＢＴＳ）｜で表すことができる。
　なお、ゲート絶縁膜中の正の可動イオンは、かなりの高温動作をさせた場合に初めて問題となるため、従来はよく知られていなかった。この発明において初めて、この問題と解決策を見出した。
　そして、この発明により、前記ゲート絶縁膜中の正の可動イオンによる電界強度ＥＧを、５ＭＶ／ｃｍ以下にすることができる。この電界強度ＥＧは、好ましくは、２ＭＶ／ｃｍである。
　前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなっていてもよいし（請求項３）、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなっていてもよい（請求項４）。
　ゲート絶縁膜が積層膜の場合、前記上層膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウムからなる群から選択された少なくとも一種からなることが好ましい（請求項５）。
　また、前記ゲート絶縁膜は、１００Å～１０００Åの厚さを有していてもよい（請求項６）。
　また、前記ＭＩＳ構造は、トレンチゲート型の構造を含んでいてもよいし（請求項７）、プレーナゲート構造を含んでいてもよい（請求項８）。
　そして、この発明の半導体装置は、ＳｉＣからなる半導体層を熱酸化することにより形成された酸化シリコン膜を含み、その内部の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成することによりＭＩＳ構造を形成する工程とを含む、半導体装置の製造方法（請求項９）により製造することができる。
　より好ましくは、前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜の表面に仮電極を形成する工程と、前記仮電極に負バイアスを印加することにより、前記酸化シリコン膜の表面部に当該酸化シリコン膜中の正の可動イオンを引き寄せる工程と、前記正の可動イオンを引き寄せた後、前記仮電極を除去する工程と、前記仮電極の除去後、前記酸化シリコン膜の前記表面部をエッチングする工程とを含んでいる（請求項１０）。
　この方法によれば、酸化シリコン膜の表面部へ正の可動イオンを引き寄せた後、その表面部（正の可動イオンが集まっている部分）がエッチングにより削り取られるので、当該表面部中の正の可動イオンを除去することができる。これにより、酸化シリコン膜中の正の可動イオンの絶対量を低減できるので、ゲート絶縁膜全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ－２以下にすることができる。
　前記仮電極の除去工程が、前記仮電極をドライエッチングにより除去する工程である場合、前記酸化シリコン膜の前記表面部のエッチング工程は、前記仮電極を除去するためのドライエッチングを利用して前記酸化シリコン膜をドライエッチングする工程を含むことが好ましい（請求項１１）。
　この方法によれば、仮電極の除去に引き続いて、酸化シリコン膜の表面部を連続して削り取ることができるので、製造工程を簡単にすることができる。
　また、前記酸化シリコン膜の前記表面部のエッチング工程は、前記酸化シリコン膜をウエットエッチングする工程を含んでいてもよい（請求項１２）。
　すなわち、酸化シリコン膜の表面部は、ドライエッチングおよびウエットエッチングのどちらかの方法でエッチングしてもよいし、これら２つのエッチングを併用してもよい。併用する場合には、酸化シリコン膜の正の可動イオンが集まっている部分を確実に除去できるとともに、ドライエッチングによりダメージを受けた酸化シリコン膜の表面の状態を、ウエットエッチングにより改善することができる。
　前記ゲート電極を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に前記ゲート電極を直接形成する工程であってもよい（請求項１３）。
　この方法により、ゲート絶縁膜を、酸化シリコン膜の単層膜として形成することができる。
　一方、前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含んでいてもよい（請求項１４）。
　また、ゲート絶縁膜を形成する工程は、前記酸化シリコン膜を２０Å～１００Åの厚さで形成する工程と、前記酸化シリコン膜の前記厚さを維持したまま、前記酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含んでいてもよい（請求項１５）。
　この方法によれば、酸化シリコン膜を２０Å～１００Åとすることにより、酸化シリコン膜中の正の可動イオンの絶対量を低減できるので、下層膜（酸化シリコン膜）と上層膜と合わせてなるゲート絶縁膜全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ－２以下にすることができる。
図１は、この発明の第１の実施形態に係る半導体装置の断面図である。 図２は、図１の半導体装置にバイアス温度ストレス試験を行ったときに得られるＣ－Ｖ曲線である。 図３は、図１の半導体装置の製造工程の一例を説明するための流れ図である。 図４Ａは、正の可動イオンの引き寄せに関連する工程を説明するための断面図であって、正の可動イオンの引き寄せ前の状態を示している。 図４Ｂは、正の可動イオンの引き寄せに関連する工程を説明するための断面図であって、正の可動イオンの引き寄せ後の状態を示している。 図５Ａは、ゲート絶縁膜（酸化シリコン膜）のエッチングに関連する工程を説明するための断面図である。 図５Ｂは、ゲート絶縁膜（酸化シリコン膜）のエッチングに関連する工程を説明するための断面図である。 図６は、この発明の第２の実施形態に係る半導体装置の断面図である。 図７は、図６の半導体装置の製造工程の一例を説明するための流れ図である。 図８は、図１のゲート絶縁膜の変形例を説明するための断面図である。 図９は、図６のゲート絶縁膜の変形例を説明するための断面図である。 図１０は、検証例（ＥＯＴ＝４０ｎｍ）で用いた半導体装置の（ａ）平面図（ｂ）断面図である。 図１１は、検証例（ＥＯＴ＝４０ｎｍ）の半導体装置において、室温および２００℃において測定を行ったときに得られるＣ－Ｖ曲線である。 図１２は、検証例（ＥＯＴ＝４０ｎｍ）の半導体装置において、バイアス温度ストレス試験を行ったときに得られるＣ－Ｖ曲線である。 図１３（ａ）（ｂ）（ｃ）は、検証例で行ったＰＢＴＳに関連する工程を説明するための断面図である。 図１４（ａ）（ｂ）（ｃ）は、検証例で行ったＮＢＴＳに関連する工程を説明するための断面図である。 図１５は、バイアス温度ストレス試験後の酸化シリコン膜中の電荷分布を説明するためのグラフである。
　以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、この発明の第１の実施形態に係る半導体装置の断面図である。図２は、図１の半導体装置にバイアス温度ストレス試験を行ったときに得られるＣ－Ｖ曲線である。
　半導体装置１は、ｎ＋型（たとえば、濃度が１×１０１９～５×１０１９ｃｍ－３）のＳｉＣ基板２と、ＳｉＣ基板２上に形成されたｎ－型（たとえば、濃度が１×１０１５～１×１０１６ｃｍ－３）のＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２およびＳｉＣエピタキシャル層３が、この発明の「半導体層」の一例である。ＳｉＣ基板２およびＳｉＣエピタキシャル層３は、半導体装置１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下同じ。
　ＳｉＣエピタキシャル層３には、その表面からＳｉＣ基板２へ向かって掘り下がった、ゲートトレンチ４が形成されている。ゲートトレンチ４は、たとえば、格子状、ストライプ状に形成されている。これにより、ＳｉＣエピタキシャル層３には、ゲートトレンチ４により区画された単位セル５が複数形成されている。
　ＳｉＣエピタキシャル層３においてゲートトレンチ４の周囲には、ｎ＋型のソース領域６およびｐ型（たとえば、濃度が１×１０１７～５×１０１７ｃｍ－３）のボディ領域７が、ＳｉＣエピタキシャル層３の表面に近い側からこの順に形成されている。ボディ領域７には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。
　ソース領域６は、ＳｉＣエピタキシャル層３の表面に露出するとともに、ゲートトレンチ４の側面の上部（一部）を形成するように、各単位セル５の表面部に形成されている。一方、ボディ領域７は、ソース領域６に対してＳｉＣ基板２側（ＳｉＣエピタキシャル層３の裏面側）にソース領域６に接するように、かつ、ゲートトレンチ４の側面の下部（一部）を形成するように形成されている。
　ＳｉＣエピタキシャル層３における、ボディ領域７に対してＳｉＣ基板２側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドレイン領域８となっている。ドレイン領域８は、ボディ領域７に対してＳｉＣ基板２側にボディ領域７に接しており、ゲートトレンチ４の底面を形成している。
　ゲートトレンチ４の内面には、その全域を覆うように、ゲート絶縁膜９が形成されている。そして、ゲートトレンチ４において、不純物がドーピングされたポリシリコンをゲート絶縁膜９の内側に埋め込むことにより、ゲートトレンチ４内にゲート電極１０が埋め込まれている。こうして、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１０が対向するトレンチゲート型のＭＩＳ構造が構成されている。
　ゲート絶縁膜９は、この実施形態では、酸化シリコン（ＳｉＯ２）膜の単層膜からなり、たとえば、１００Å～１０００Å（たとえば、２４０Å）の厚さを有している。このゲート絶縁膜９には、その内部に正の可動イオンが含まれている。正の可動イオンは、ゲート絶縁膜９（酸化シリコン膜）中を独立して動くことができる正電荷のイオンである。この実施形態では、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭは、１×１０１２ｃｍ－２以下（たとえば、１×１０１１ｃｍ－２）である。
　正の可動イオンの面密度ＱＭは、たとえば、ゲート電極１０、ゲート絶縁膜９およびＳｉＣエピタキシャル層３からなるＭＩＳ構造にバイアス温度ストレス試験を行ったときに得られるＣ－Ｖ曲線における最大容量Ｃｍａｘに対して、フラットバンド電圧（Flat Band Voltage）のシフトΔＶＦＢを乗ずる（Ｃｍａｘ×ΔＶＦＢ）ことによって算出するこ
とができる。当該Ｃ－Ｖ曲線は、図２のように示すことができる。
　図２の２つの曲線Ａ，Ｂはそれぞれ、曲線Ａが、負バイアス温度ストレス試験（ＮＢＴＳ：Negative Bias
Temperature Stress）により得られるＣ－Ｖ曲線であり、曲線Ｂが、正バイアス温度ストレス試験（ＰＢＴＳ：Positive Bias Temperature Stress）により得られるＣ－Ｖ曲線である。
　より具体的には、曲線Ａは、２００℃の条件下でＮＢＴＳを行ったときに得られるＣ－Ｖ曲線（具体的には、ヒステリシスループ）と、ＮＢＴＳの実施後に半導体装置１を室温に戻したときに得られるＣ－Ｖ曲線のうち、後者（室温）のＣ－Ｖ曲線を表している。曲線Ｂも同様に、２００℃の条件下でＰＢＴＳを行ったときに得られるＣ－Ｖ曲線（具体的には、ヒステリシスループ）と、ＰＢＴＳの実施後に半導体装置１を室温に戻したときに得られるＣ－Ｖ曲線のうち、後者（室温）のＣ－Ｖ曲線を表している。また、図２の曲線Ａと曲線Ｂに挟まれた破線の曲線は、ゲート電極１０に電圧Ｖを与えない（バイアスなし）温度ストレス試験を２００℃の条件下で行ったときに得られるＣ－Ｖ曲線（具体的には、ヒステリシスループ）と、当該温度ストレス試験の実施後に半導体装置１を室温に戻したときに得られるＣ－Ｖ曲線のうち、後者（室温）のＣ－Ｖ曲線を表している。
　各ストレス試験では、所定の温度条件（この実施形態では、室温および２００℃）下において、半導体装置１のドレイン領域８をソース領域６と同電位またはオープンにし、ゲート電極１０に電圧Ｖを与えた状態でゲート・ソース間の容量値を測定する。
　図２において、最大容量Ｃｍａｘは、曲線Ａ，Ｂの最大容量の値であるが、半導体装置１の構造に基づいて算出することができる。具体的には、ゲート絶縁膜９の誘電率をεとし、ゲート絶縁膜９の面積（ゲートトレンチ４の内面の面積）をＳＧとし、ゲート絶縁膜９の厚さをｄＧとしたときに、Ｃｍａｘ＝ε・ＳＧ／ｄＧである。
　また、フラットバンドキャパシタンスＣＦＢも、半導体装置１の構造に基づいて算出することができる。フラットバンドキャパシタンスＣＦＢは、一般的には、酸化膜の容量ＣＯＸ（＝εＯＸε０／ｄＯＸ）と、半導体界面にデバイ長（λＤ）程度の厚さを持つ容量成分ＣＦＢＳ（＝εＳε０／λＤ）の直列容量として、ＣＦＢ＝ＣＦＢＳＣＯＸ／（ＣＦＢＳ＋ＣＯＸ）で表すことができる。なお、上記式において、εＯＸは酸化膜の誘電率、ｄＯＸは酸化膜の厚さ、εＳは半導体の誘電率をそれぞれ示している。
　ΔＶＦＢは、フラットバンドキャパシタンスＣＦＢにおける、曲線Ａのフラットバンド電圧ＶＦＢ（ＮＢＴＳ）と、曲線Ｂのフラットバンド電圧ＶＦＢ（ＰＢＴＳ）との差の絶対値である（ΔＶＦＢ＝｜ＶＦＢ（ＮＢＴＳ）－ＶＦＢ（ＰＢＴＳ）｜）。
　したがって、正の可動イオンの面密度ＱＭは、ＱＭ＝（ε・ＳＧ／ｄＧ）×｜ＶＦＢ（ＮＢＴＳ）－ＶＦＢ（ＰＢＴＳ）｜で表すことができる。
　そして、この実施形態では、ゲート電極１０、ゲート絶縁膜９およびＳｉＣエピタキシャル層３からなるＭＩＳ構造にバイアス温度ストレス試験を行った後の室温でのＣ－Ｖ曲線におけるフラットバンド電圧のシフトΔＶＦＢは、たとえば、ゲート絶縁膜９の膜厚が５０ｎｍ（５００Å）以下の場合に、１０Ｖ以下である。また、ゲート絶縁膜９中の正の可動イオンによる電界強度ＥＧを、５ＭＶ／ｃｍ以下にすることができ、好ましくは、２ＭＶ／ｃｍにすることができる。
　このことから、ゲート絶縁膜９中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であるため、高温で動作させたときのＭＩＳ構造のヒステリシスを小さく抑えることができる。その結果、半導体装置１の高温動作を安定させることができる。特に、ＳｉＣ半導体装置のように高耐圧パワーデバイスとして利用されるデバイスは、自己発熱等により高温の状態で使用されることが多いので、正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であることによる効果が非常に大きい。
　各単位セル５には、ＳｉＣエピタキシャル層３の表面からソース領域６を貫通し、最深部がボディ領域７に達するｐ＋型（たとえば、濃度が１×１０１９～１×１０２０ｃｍ－３）のボディコンタクト領域１１が形成されている。
　ＳｉＣエピタキシャル層３上には、層間絶縁膜１２が形成されている。層間絶縁膜１２には、ボディコンタクト領域１１およびソース領域６（一部）を露出させるコンタクトホール１３が形成されている。
　層間絶縁膜１２上には、ソース電極１４が形成されている。ソース電極１４は、各コンタクトホール１３を介して、すべての単位セル５（ソース領域６およびチャネルコンタクト領域２０）に一括して接している。すなわち、ソース電極１４は、すべての単位セル５に対して共通の配線となっている。
　また、ＳｉＣ基板２の裏面には、その全域を覆うようにドレイン電極１５が形成されている。ドレイン電極１５は、すべての単位セル５に対して共通の電極となっている。
　図３は、図１の半導体装置の製造工程の一例を説明するための流れ図である。
　ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２上に、ｎ型不純物をドーピングしながらＳｉ結晶を成長させる。これにより、ＳｉＣ基板２上にｎ－型のＳｉＣエピタキシャル層３（ドレイン領域８）が形成される（ステップＳ１）。
　次に、ＳｉＣエピタキシャル層３の表面へ向け、ｐ型不純物およびｎ型不純物を順に注入する。注入後、アニール処理（たとえば、１５００℃～１８００℃で、３分～３０分）することによって、注入された各不純物が活性化されて、ボディ領域７およびソース領域６が同時に形成される（ステップＳ２）。
　次に、ＳｉＣエピタキシャル層３を選択的にエッチングする。これにより、ＳｉＣエピタキシャル層３が表面からドライエッチングされてゲートトレンチ４が形成される（ステップＳ３）。同時に、ＳｉＣエピタキシャル層３に複数の単位セル５が形成される。
　次に、たとえば、熱酸化法（たとえば、１１００℃～１３００℃）により、ゲートトレンチ４の内面およびＳｉＣエピタキシャル層３の表面にゲート絶縁膜９（酸化シリコン膜）が形成される（ステップＳ４）。
　次に、図４Ａに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、ＳｉＣエピタキシャル層３の上方から堆積する。ポリシリコンの堆積は、少なくともゲート絶縁膜９が隠れるまで続ける。これにより、ゲートトレンチ４においてゲート絶縁膜９の内側に埋め込まれた仮電極１６が形成される（ステップＳ５）。このとき、ＳｉＣエピタキシャル層３の熱酸化時にゲート絶縁膜９の内部に発生した正の可動イオン１７は、ゲート絶縁膜９中に不規則に分布している。
　次に、図４Ｂに示すように、仮電極１６とＳｉＣエピタキシャル層３との間に負電源１８を接続し、仮電極１６に負バイアス（たとえば、－５Ｖ～－２０Ｖ）を印加する（ステップＳ６）。これにより、不規則に分布していた正の可動イオン１７が一様にゲート絶縁膜９の表面部（仮電極１６に接している部分）に引き寄せられる。正の可動イオン１７は正電荷を有している。
　次に、図５Ａに示すように、ドライエッチングにより仮電極１６をエッチングすることにより、仮電極１６が完全に除去される（ステップＳ７）。エッチングガスとしては、たとえば、ＳＦ６、ＣＦ４等を用いる。ゲート絶縁膜９の表面部（正の可動イオン１７が集まっている部分）が、当該ドライエッチングを利用して削り取られて、ゲート絶縁膜９が薄膜化される（ステップＳ８）。たとえば、１００Å～１０００Å厚さのゲート絶縁膜９の１０Å～２０Åを削り取れば、ゲート絶縁膜９中の正の可動イオン１７を十分に除去することができる。このように、仮電極１６を除去するためのドライエッチングを利用すれば、仮電極１６の除去に引き続いて、ゲート絶縁膜９の表面部を連続して削り取ることができるので、製造工程を簡単にすることができる。
　この後、図５Ｂに示すように、ウエットエッチングにより、ゲート絶縁膜９の表面部をさらにエッチングしてもよい。ドライエッチングとウエットエッチングを併用してゲート絶縁膜９の表面部を削り取ることにより、ゲート絶縁膜９の正の可動イオン１７が集まっている部分を確実に除去できるとともに、ドライエッチングによりダメージを受けたゲート絶縁膜９の表面の状態を、ウエットエッチングにより改善することができる。なお、仮電極１６が除去された時点でドライエッチングを止め、ウエットエッチングのみによりゲート絶縁膜９の表面部をエッチングしてもよい。
　図５Ａおよび図５Ｂに示したゲート絶縁膜９の薄膜化により、ゲート絶縁膜９中の正の可動イオン１７の絶対量を低減できるので、ゲート絶縁膜９全体に含まれる正の可動イオン１７の面密度ＱＭを１×１０１２ｃｍ－２以下にすることができる。
　なお、仮電極１６への負バイアスの印加による正の可動イオン１７の引き寄せ後、ゲート絶縁膜９の表面部のエッチング（ゲート絶縁膜９の薄膜化）までの工程は、室温で行うことが好ましい。ゲート絶縁膜９が高温環境下に晒されると、その熱エネルギにより、ゲート絶縁膜９の表面部に沿って規則正しく分布している正の可動イオン１７が、ゲート絶縁膜９中に拡散して再び不規則に分布するおそれがある。そこで、ゲート絶縁膜９の周囲の温度を室温に保持することにより、そのような不具合の発生を防止することができる。
　次に、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、ＳｉＣエピタキシャル層３の上方から堆積する。ポリシリコンの堆積は、少なくともゲート絶縁膜９が隠れるまで続ける。その後、堆積したポリシリコンを、エッチバック面がＳｉＣエピタキシャル層３の表面に対して面一になるまでエッチバックする。これにより、ゲートトレンチ４内に残存するポリシリコンからなるゲート電極１０が形成される（ステップＳ１０）。エッチング後のゲート絶縁膜９に直接ゲート電極１０が形成されるので、半導体装置１のゲート絶縁膜９は、酸化シリコン膜の単層膜として形成される。
　その後、ＳｉＣエピタキシャル層３上に層間絶縁膜１２が形成され（ステップＳ１０）、その上にソース電極１４が形成された（ステップＳ１１）後、ＳｉＣ基板２の裏面にドレイン電極１５が形成される（ステップＳ１２）。こうして、図１に示す構造の半導体装置１が得られる。
　図６は、この発明の第２の実施形態に係る半導体装置２１の断面図である。図６において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
　前述の第１の実施形態では、ＭＩＳ構造は、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１０が対向するトレンチゲート型で構成されている。
　これに対し、この第２実施形態に係る半導体装置２１のＭＩＳ構造は、プレーナゲート型で構成されている。
　プレーナゲート型のＭＩＳ構造は、ＳｉＣエピタキシャル層３の表面部に選択的に形成されたｐ型のボディ領域２２と、当該ボディ領域２２に選択的に形成されたｎ＋型のソース領域２３と、ＳｉＣエピタキシャル層３の表面に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４を挟んで、ＳｉＣエピタキシャル層３の表面に露出するボディ領域２２に対向するゲート電極２５と、ＳｉＣエピタキシャル層３の表面からソース領域６を貫通し、最深部がボディ領域７に達するｐ＋型のボディコンタクト領域２６とを含む。
　この半導体装置２１のゲート絶縁膜２４も、第１実施形態のゲート絶縁膜９と同様に、その内部に含まれる正の可動イオンの面密度ＱＭは、１×１０１２ｃｍ－２以下である。
　この実施形態に係る半導体装置２１の製造工程は、図７に示すように、図３に示した工程と実質的に同様である。ただし、プレーナゲート型のＭＩＳ構造であるので、図３に示したステップＳ３の工程（ゲートトレンチの形成工程）は省略される。
　以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
　たとえば、半導体装置１，２１においてゲート絶縁膜９，２４は、酸化シリコン膜の単層膜である必要はなく、たとえば、図８（ゲート絶縁膜９）および図９（ゲート絶縁膜２４）に示すように、酸化シリコン膜からなる下層膜３１，３３と、酸化シリコンとは異なる絶縁材料からなる上層膜３２，３４とを含む積層膜からなっていてもよい。この場合、下層膜３１，３３が上層膜３２，３４よりも相対的に薄いことが好ましい。両者の具体的な膜厚は、たとえば、下層膜３１，３３が２０Å～２００Åであり、上層膜３２，３４が２００Å～１０００Åである。
　また、上層膜３２，３４の材料としては、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、酸化ハフニウム（ＨｆｘＯｙ）からなる群から選択された少なくとも一種からなることが好ましい。すなわち、ゲート絶縁膜９，２４は、酸化シリコン膜（下層膜３１，３３）に、高誘電率膜（Ｈｉｇｈ－ｋ膜）が上層膜３２，３４として積層された膜であってもよい。なお、上層膜３２，３４は、高誘電率膜の単層膜であってもよいし、積層膜であってもよい。
　このような積層膜を有する半導体装置１，２１の製造工程は、図３および図７に示した工程と実質的に同様である。ただし、エッチング後のゲート絶縁膜９，２４（図３のステップＳ８、図７のステップＳ７）を下層膜３１，３３として、その上に上層膜３２，３４を形成する。
　一方、図３のステップＳ５～Ｓ８および図７のステップＳ４～Ｓ７の工程を実施しなくても、２０Å～１００Åの薄い下層膜３１，３３であれば、ＳｉＣエピタキシャル層３の熱酸化の処理時間を短縮することにより形成することもできる。この方法によれば、下層膜３１，３３（酸化シリコン膜）自体が薄いので、その膜中の正の可動イオンの絶対量を低減できる。その結果、下層膜３１，３３と上層膜３２，３４と合わせてなるゲート絶縁膜９，２４全体に含まれる正の可動イオンの面密度ＱＭを１×１０１２ｃｍ－２以下にすることができる。
　また、半導体装置１，２１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、前述の実施形態では、ゲート絶縁膜９を一様に形成、エッチングする構成について説明したが、これに限るものではない。たとえば、ばらつきの出やすいゲートトレンチの終端部や、ゲート電圧を印加した場合にチャネルを形成する必要のない「ゲートフィンガー」部などにおいては、熱酸化で形成したゲート絶縁膜（ＳｉＯ２）をそのままとし、他の箇所のみエッチングして薄化してもよい。
　また、前述の実施形態では、トレンチゲート型およびプレーナゲート型のＤＭＩＳＦＥＴをこの発明の一例として取り上げたが、この発明は、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）等のＭＩＳトランジスタ構造にも適用することができる。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜検証例＞
　以下の検証例を行うことによって、この発明の効果を確かめた。
　具体的には、まず、ｎ型の４Ｈ－ＳｉＣ基板の（０００１）面を熱酸化（ドライ酸化）することによって、４０ｎｍの酸化シリコン（ＳｉＯ２）膜を形成した。次に、スパッタ法によってアルミニウム（Ａｌ）膜を堆積し、当該アルミニウム膜をフォトリソグラフィによってパターニングした。これにより、８×５ｍｍ２の面積を有するアルミニウムパッドを形成して、図１０（ａ）（ｂ）に示すＭＩＳ構造（ＥＯＴ（Equivalent Oxide Thickness：酸化膜の等価換算膜厚）を作製した。
　次に、室温および２００℃における、図１０のＭＩＳ構造のＣ－Ｖ曲線を求めた。結果を図１１に示す。
　次に、図１３（ａ）および図１４（ａ）に示すように、アルミニウムパッドに正バイアス（＋１０Ｖ，２ｍｉｎ．２００℃）または負バイアス（－１０Ｖ，２ｍｉｎ．２００℃）を印加することによって、ＰＢＴＳまたはＮＢＴＳを行った。その後、バイアスを印加したままＭＩＳ構造を室温に戻した。そして、室温に戻した後のＭＩＳ構造のパッド－ＳｉＣ間の容量値を測定した。この測定によって得られたＣ－Ｖ曲線を図１２に実線で示す。一方、アルミニウムパッドに電圧を与えない（バイアスなし）温度ストレス試験を２００℃の条件下で行った後、ＭＩＳ構造を室温に戻した。そして、室温に戻した後のＭＩＳ構造のパッド－ＳｉＣ間の容量値を測定した。この測定によって得られたＣ－Ｖ曲線を図１２に破線で示す。
　次に、図１３（ｂ）および図１４（ｂ）に示すように、ＰＢＴＳおよびＮＢＴＳ後のＭＩＳ構造のアルミニウムパッドを除去した上でさらに、ＨＦを用いて酸化シリコン膜を傾斜状にエッチングした。これにより、４Ｈ－ＳｉＣ基板の（０００１）面に沿って膜厚（ＥＯＴ）が連続的に変化する酸化シリコン膜を得た。また、図示は省略するが、温度ストレス試験（バイアスなし）を行った後のＭＩＳ構造についても同様に、酸化シリコン膜を傾斜状にエッチングした。
　次に、図１３（ｃ）および図１４（ｃ）に示すように、それぞれの酸化シリコン膜の上面（傾斜面）に、２００μｍ幅のゲート電極を傾斜方向に沿って等間隔に複数個形成した。また、図示は省略するが、温度ストレス試験（バイアスなし）を行った後のＭＩＳ構造についても同様に、複数個のゲート電極を形成した。そして、各ＭＩＳ構造において、各ゲート電極の形成位置におけるＶＦＢをそれぞれ求めた。結果を、図１５に示す。図１５は、各ゲート電極の形成位置における膜厚（ＥＯＴ）と、ＶＦＢとの関係を示している。
　図１２に示すように、図１０のＭＩＳ構造では、ε＝３．９、ＳＧ＝８×５ｍｍ２、ｄＧ＝４０ｎｍで、ΔＶＦＢ＝１０Ｖであった。この結果から、ＱＭ＝３．７×１０１２ｃｍ－２であることが分かった。
　これに対し、図１５に示すように、ＮＢＴＳ後に酸化シリコン膜を除去したＭＩＳ構造では、ＱＭ＝－０．３８４×１０１２ｃｍ－２であることが分かった。具体的には、Ｃ＝εＯＸ・（Ｓ／ｄＯＸ）およびＱＭ＝Ｃ・ΔＶＦＢの２式に基づいて、図１５のグラフを表す関係式：ΔＶＦＢ＝ＱＭ・（１／εＯＸＳ）・ｄＯＸが導かれる。この関係式を参照して、ＱＭが図１５の各グラフの傾きであることから、各グラフの傾きに基づいてＱＭを求めることができる。同様に、ＰＢＴＳ後に酸化シリコン膜を除去したＭＩＳ構造ではＱＭ＝＋４．９３７×１０１２ｃｍ－２であり、バイアスなしの試験後に酸化シリコン膜を除去したＭＩＳ構造ではＱＭ＝＋０．４６８×１０１２ｃｍ－２であることがそれぞれ分かった。
　以上より、この発明によって、高温使用時にも、酸化シリコン膜中の正の可動イオンの面密度ＱＭを１×１０１２ｃｍ－２以下にできることを確認できた。また、ゲート絶縁膜の膜厚（ＥＯＴ）を５０ｎｍ（５００Å）以下の場合に、ΔＶＦＢ＝１０Ｖ以下にできることを確認できた。また、ゲート絶縁膜中の正の可動イオンによる電界強度を、５ＭＶ／ｃｍ以下、好ましくは、２ＭＶ／ｃｍにできることを確認できた。これらは、図１５に示すように、酸化シリコン膜（ＳｉＯ２）を数ｎｍ除去しただけで効果が得られた。
　１　半導体装置
　２　ＳｉＣ基板
　３　ＳｉＣエピタキシャル層
　４　ゲートトレンチ
　９　ゲート絶縁膜
　１０　ゲート電極
　１６　仮電極
　１７　正の可動イオン
　２１　半導体装置
　２４　ゲート絶縁膜
　２５　ゲート電極
　３１　下層膜
　３２　上層膜
　３３　下層膜
　３４　上層膜

Claims (15)

  1. 　ＳｉＣからなる半導体層と、
    　前記半導体層に接する酸化シリコン膜を含むゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極とを含むＭＩＳ構造を有し、
    　前記ゲート絶縁膜中の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下である、半導体装置。
  2. 　前記ゲート絶縁膜中の正の可動イオンによる電界強度ＥＧが、５ＭＶ／ｃｍ以下である、請求項１に記載の半導体装置。
  3. 　前記ゲート絶縁膜は、前記酸化シリコン膜の単層膜からなる、請求項１または２に記載の半導体装置。
  4. 　前記ゲート絶縁膜は、前記酸化シリコン膜からなる下層膜と、前記下層膜上に形成され、酸化シリコンとは異なる絶縁材料からなる上層膜とを含む積層膜からなる、請求項１または２に記載の半導体装置。
  5. 　前記上層膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウムからなる群から選択された少なくとも一種からなる、請求項４に半導体装置。
  6. 　前記ゲート絶縁膜は、１００Å～１０００Åの厚さを有している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ＭＩＳ構造は、トレンチゲート型の構造を含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記ＭＩＳ構造は、プレーナゲート構造を含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　ＳｉＣからなる半導体層を熱酸化することにより形成された酸化シリコン膜を含み、その内部の正の可動イオンの面密度ＱＭが１×１０１２ｃｍ－２以下であるゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成することによりＭＩＳ構造を形成する工程とを含む、半導体装置の製造方法。
  10. 　前記ゲート絶縁膜を形成する工程は、
    　前記酸化シリコン膜の表面に仮電極を形成する工程と、
    　前記仮電極に負バイアスを印加することにより、前記酸化シリコン膜の表面部に当該酸化シリコン膜中の正の可動イオンを引き寄せる工程と、
    　前記正の可動イオンを引き寄せた後、前記仮電極を除去する工程と、
    　前記仮電極の除去後、前記酸化シリコン膜の前記表面部をエッチングする工程とを含む、請求項９に記載の半導体装置の製造方法。
  11. 　前記仮電極の除去工程は、前記仮電極をドライエッチングにより除去する工程であり、
    　前記酸化シリコン膜の前記表面部のエッチング工程は、前記仮電極を除去するためのドライエッチングを利用して前記酸化シリコン膜をドライエッチングする工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 　前記酸化シリコン膜の前記表面部のエッチング工程は、前記酸化シリコン膜をウエットエッチングする工程を含む、請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記ゲート電極を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に前記ゲート電極を直接形成する工程である、請求項１０～１２のいずれか一項に記載の半導体装置の製造方法。
  14. 　前記ゲート絶縁膜を形成する工程は、前記酸化シリコン膜のエッチング後、当該酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含む、請求項１０～１２のいずれか一項に記載の半導体装置の製造方法。
  15. 　ゲート絶縁膜を形成する工程は、
    　前記酸化シリコン膜を２０Å～２００Åの厚さで形成する工程と、
    　前記酸化シリコン膜の前記厚さを維持したまま、前記酸化シリコン膜上に、酸化シリコンとは異なる絶縁材料からなる上層膜をさらに形成することにより、前記酸化シリコン膜からなる下層膜と前記上層膜との積層膜を前記ゲート絶縁膜として形成する工程を含む、請求項９に記載の半導体装置の製造方法。
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