JP2017527100A - Ｌ字状ゲートを有するスプリットゲート型半導体装置 - Google Patents

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Abstract

基板と、この基板上の誘電体層と、第１ゲート導体と、ゲート間誘電体構造体と、第２ゲート導体とを備える半導体装置を開示する。第１ゲート導体と誘電体層との間にはゲート誘電体構造体が配置され、このゲート誘電体構造体は、交互に配置された２つ以上の誘電体フィルムを有するようにしうる。ゲート間誘電体構造体は第１ゲート導体と第２ゲート導体との間に配置するとともに、交互に配置された２つ以上の誘電体フィルムを有するようにしうる。第２ゲート導体はＬ字状に形成し、第２ゲートが比較的小さいアスペクト比を有し、これにより隣接するゲート間の間隔を減少させるとともに、これらゲートと後に形成しうる接点との間の必要な電気的分離を維持しうるようにする。

Description

本発明は、概して、改善した半導体メモリ装置に関するものであり、且つこのような装置の製造方法にも関するものである。
メモリ装置の記憶容量はこのメモリ装置内に組込まれた多数のメモリセルに依存するとともに、メモリ装置の物理的寸法はメモリセルの相互の近接度に依存する。通常は、メモリ装置の物理的寸法を変更することなくメモリ装置の記憶容量を増大させるか、又はメモリ装置の記憶容量を変更することなくメモリ装置の物理的寸法を小さくすることが望ましい。これらの２つの場合の何れも、電気接点に対し充分なスペースを提供するのと同時に、隣接するメモリセル及び電気接点間の必要な電気絶縁を維持して、メモリアレイ内の隣接するメモリセル間のスペースを最小にすることにより達成しうる。しかし、隣接するメモリセル間のスペースは、メモリセルのゲートのアスペクト比により制限される。メモリセルのゲートのアスペクト比が小さくなるにつれ、ゲートが互いに接近しうるようになる。
ゲート及び接点間の必要な電気絶縁を維持して隣接するセル間のスペースを最小にするように比較的小さいアスペクト比を有するメモリセルが得られるようにした、半導体装置及びその製造方法を必要とするものとなる。
種々の実施例によれば、集積回路装置の製造方法及びこれにより得られる構造を開示する。一例の方法によれば、基板上に誘電体層を形成し、この誘電体上にゲート積層体を形成する。このゲート積層体は、第１ゲート導体を有するとともに、この第１ゲート導体と誘電体層との間のゲート誘電体構造体を有することができる。このゲート誘電体構造体は交互に配置した２つ以上の誘電体フィルム（薄膜）を有するようにしうる。ゲート積層体の側壁にはゲート間誘電体構造体を形成し、この場合、このゲート積層体は交互に配置した２つ以上の誘電体フィルムを有するようにしうる。このゲート間誘電体構造体に隣接させて且つ誘電体層上にＬ字状の第２ゲート導体を形成することができる。
本発明によれば、半導体装置をも開示する。この半導体装置は、基板と、この基板上の誘電体層と、第１ゲート導体と、ゲート間誘電体構造体と、第２ゲート導体とを備えるようにしうる。第１ゲート導体と誘電体層との間にはゲート誘電体構造体が配置され、このゲート誘電体構造体は、交互に配置された２つ以上の誘電体フィルムを有するようにしうる。ゲート間誘電体構造体は第１ゲート導体と第２ゲート導体との間に配置するとともに、交互に配置された２つ以上の誘電体フィルムを有するようにしうる。第２ゲート導体はＬ字状に形成し、第２ゲートが上述した比較的小さいアスペクト比を有し、これにより隣接するゲート間の間隔を減少させるとともに、これらゲートと後に形成しうる接点との間の必要な電気的分離を維持するようにする。
本発明の実施例の更なる特徴及び利点や、本発明の種々の実施例の構造及び動作を、添付図面を参照して以下に詳細に説明する。本発明は本明細書で説明した特定の実施例に限定されないことを銘記すべきである。本発明の実施例は、説明の目的のみで開示するものである。その他の実施例は、本明細書に開示した技術に基づいて当業者にとって明らかとなるものである。
以下に本発明の実施例を線図的な添付図面につき例示的に説明するも、これらの図面で同じ参照符号は対応する構成部分を示す。更に、ここに導入し本明細書の一部を成す添付図面は、本発明の実施例を表すものであり、更に説明と相俟って本発明の原理を明らかにするとともに当業者が本発明を達成及び使用しうるようにするのに役立つものである。
図１は、種々の実施例によるスプリットゲート型メモリセルを示す断面図である。 図２は、種々の実施例によるメモリアレイ内の複数の従来のスプリットゲート型メモリセルを示す線図である。 図３は、種々の実施例による半導体装置の製造中の種々の時点の一時点におけるこの半導体装置を示す断面図である。 図４は、種々の実施例による半導体装置の製造中の種々の時点の他の一時点におけるこの半導体装置を示す断面図である。 図５は、種々の実施例による半導体装置の製造中の種々の時点の更に他の一時点におけるこの半導体装置を示す断面図である。 図６は、種々の実施例による半導体装置の製造中の種々の時点の更に他の一時点におけるこの半導体装置を示す断面図である。 図７は、種々の実施例による半導体装置の製造中の種々の時点の更に他の一時点におけるこの半導体装置を示す断面図である。 図８は、種々の実施例による半導体装置の製造中の種々の時点の更に他の一時点におけるこの半導体装置を示す断面図である。 図９は、種々の実施例による半導体装置の製造中の種々の時点の更に他の一時点におけるこの半導体装置を示す断面図である。 図１０は、種々の実施例によるメモリアレイ内の複数のスプリットゲート型メモリセルを示す線図である。 図１１は、種々の実施例による半導体装置の製造方法を示すフローチャートである。
本発明の実施例の特徴及び利点は、図面と関連する以下の詳細な説明から一層明らかとなるであろう。図面中の同じ参照符号は一般に、同一の素子、機能的に類似の素子及び構造的に類似の素子の何れか又はこれらの任意の組合せを表す。
この明細書は、本発明の特徴を有する１つ以上の実施例を開示している。ここに開示した実施例は本発明の単なる例示にすぎないものである。本発明は特許請求の範囲により規定されるものである。
本明細書で開示した実施例や、“一実施例”、“実施例”、“代表的な実施例”、等に対する明細書中の参照は、明細書で開示した実施例に特定の特徴、特定の構造又は特定の特性を含めることができるが、この特定の特徴、特定の構造又は特定の特性は必ずしも全ての実施例に含める必要はないということを表しているものである。又、このような用語は必ずしも同じ実施例を参照するものではない。更に、この特定の特徴、特定の構造又は特定の特性を一実施例と関連して説明した場合、明示的に説明しているか否かに拘らず、このような特定の特徴、特定の構造又は特定の特性を他の実施例と関連して実行しうることは当業者の知識範囲内であることを理解すべきである。
ある実施例によれば、材料をエッチングして、この材料の少なくとも一部分がエッチング処理の終了後に残るようにする。これに対し、材料を除去する場合、この材料の全て又は実質的に全てがこの除去処理において除去されるようにする。
ここで開示する技術では、装置を形成する基板の種々の領域につき説明する。これらの領域は基板上の如何なる個所にも存在させることができ、更にこれらの領域は互いに排他的にしないようにすることができることを理解すべきである。すなわち、ある実施例では、１つ以上の領域の部分が重なり合うようにすることができる。基板上には如何なる個数の領域をも存在させることができ、これらの領域はある種類の装置又は材料を有する区域を表すようにしうることを理解すべきである。一般に、これらの領域は、同様な装置を含んでおり且つ開示した実施例の範囲又は精神を制限すべきでない基板の区域を良好に表すのに用いるものである。
本発明の実施例では、用語“形成”、“堆積”又は“配置”は、材料の層を基板又は他の材料の層に被着する作用を表すものである。このような用語は、熱成長、スパッタリング、蒸着、化学気相成長、エピタキシャル成長、電気めっき、等（これらに限定されない）を含む可能な如何なる層形成技術をも表すことを意味するものである。種々の実施例によれば、例えば、堆積を周知の適切な如何なる方法にも応じて実行することができる。例えば、材料を基板上に成長させるか、又は被覆させるか、又は転移させる如何なる処理をも堆積に含めることができる。幾つかの周知の技術には、数ある中で、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシャル成長（ＭＢＥ）、原子層堆積（ＡＬＤ）及びプラズマ（強化）ＣＶＤ（ＰＥＣＶＤ）が含まれる。
本発明の実施例において、用語“基板”は シリコンを表すものである。しかし、基板は、ゲルマニウム、ヒ化ガリウム、リン化インジウム、等のような多種の半導体材料の如何なるものとすることもできる。
本発明の実施例において、“マスク”には、材料のうちのマスクされていない部分を選択的に除去（又はエッチング）しうるようにする適切な如何なる材料も含めることができる。幾つかの実施例によれば、マスキング構造体には、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適切なエポキシ樹脂、等のようなフォトレジストを含めることができる。
このような実施例をより詳細に説明する前に、例示的なメモリセルや、本発明の実施例を実行しうる環境を提供することが有益である。
図１は、スプリットゲート型不揮発性メモリセル１００を示す。このメモリセル１００は、シリコンのような基板１０２上に形成されている。基板１０２は一般にｐ型又はｐ型ウエルであり、ドープされた第１ソース／ドレイン領域１０４及びドープされた第２ソース／ドレイン領域１０６はｎ型である。しかし、基板１０２をｎ型とし、領域１０４及び１０６をｐ型とすることもできる。
メモリセル１００は２つのゲート、すなわち選択ゲート１０８とこれに隣接して形成したメモリゲート１１０とを有している。各ゲートは、周知の例えば、堆積及びエッチング技術により形成された、ドープされた多結晶シリコン（“ポリ”）層のようなゲート導体を備えてゲート構造体を規定するようにしうる。選択ゲート１０８は誘電体層１１２上に配置されている。メモリゲート１１０は１つ以上の誘電体層を有する誘電体１１４上に配置されている。一例では、誘電体１１４は、２つの二酸化シリコン層間に挟まれた電荷捕捉用の窒化シリコン層を有し、集合的に且つ一般に“酸化物／窒化物／酸化物”又は“ＯＮＯ”と称する３層積層体を形成するようになっている。他の誘電体は、シリコンに富んだ窒化物フィルムを含むか、又は種々の化学量論でシリコン、酸素及び窒素（しかしこれらに限定されない）を有する如何なるフィルムをも含むようにしうる。選択ゲート１０８とメモリゲート１１０との間には、これらの２つのゲート間を電気的に分離させるためにゲート間誘電体１１６が配置されている。幾つかの例では、ゲート間誘電体１１６と誘電体１１４とを同じ誘電体にするとともに、他の例では、一方の誘電体を他方の誘電体の前に形成する（例えば、これら誘電体が互いに異なる誘電特性を有するようにしうる）。このゲート間誘電体１１６自体は誘電体１１４と同じフィルム構造を有するようにする必要がない。領域１０４及び１０６は、例えば、イオン注入技術を用いてドーパントを注入することにより形成する。これらの領域１０４及び１０６は、如何なる電位をそれぞれに印加するかに応じてスプリットゲート型トランジスタのソース又はドレインを形成する。スプリットゲート型トランジスタでは、便宜上相対的バイアスに依存せずに、領域１０４を一般にドレインと称し、領域１０６を一般にソースと称する。この説明は一般的なスプリットゲートアーキテクチャの一般的な概要を与えるものであり、実際に実行する場合、最終的なメモリセル１００を形成するのに多くのより詳細なステップ及び層を設けることを理解すべきである。
図２は、基板２０２上に形成された従来のスプリットゲート型メモリ装置２００の一部の断面図を示す。このメモリ装置２００は、実質的に同一な複数のメモリセル２４０を有する。各メモリセル２４０は第１ゲート２１０及び第２ゲート２０８を有し、この場合これら第１ゲート２１０及び第２ゲート２０８は誘電体構造体により互いに且つ基板から絶縁されている。又、複数の接点２２４により、ドープされた第１ソース／ドレイン領域２０４及び第２ソース／ドレイン領域２０６に電気的なアクセスを行う。ゲート及び接点間のギャップには一般に酸化物のような絶縁材料が充填され、これらゲートと接点との間を適切に電気絶縁している。絶縁材料中に如何なる空隙をも生じることなく絶縁材料でギャップを充填する能力は第１ゲート２１０及び第２ゲート２０８のアスペクト比に著しく依存する。例えば、図２に示すように、第２ゲート２０８が第１ゲート２１０よりも大きいアスペクト比を有している。図２における２つの第２ゲート２０８間の間隔２２６を減少させることにより、絶縁材料中に如何なる空隙をも生じることなくこれら２つのゲートと接点との間のギャップに絶縁材料を充填する能力を阻害するおそれがある。換言すれば、隣接ゲートのアスペクト比を小さくするにつれ、これらゲートを互いに接近させて、適切なギャップの充填を可能にするようにしうる。従って、ゲート及び接点間に必要な電気絶縁を維持して、隣接するメモリセル間の間隙を最小としうるように、比較的小さいアスペクト比としたゲートを有するメモリセルが得られるようにした半導体装置及びその製造方法が必要となるものである。
種々の実施例によるＬ字状の第２ゲート導体を有する改善したメモリセルの製造方法を、その製造中の種々の段階における半導体装置３００の断面図を示す図３〜９につき説明する。図３では、基板３０２を有するものとして半導体装置３００を示している。基板３０２上には、例えば酸化物層（これに限定されない）を有する誘電体層３１２を形成する。この誘電体層３１２上には実質的に互いに同一とした一対のゲート積層体３３０を形成する。各ゲート積層体３３０は、第１ゲート導体３１０と、ゲート誘電体構造体３１４と、マスキング層３１８とを有している。本発明の開示は、ゲート積層体３３０の如何なる特定の形成方法にも限定されるものではない。実際に、半導体製造技術における当業者にとって上述した開示に基づいて明らかとなるように、本発明の精神及び範囲には、ゲート積層体３３０を形成するための適切な如何なる方法も含まれるものである。
第１ゲート導体３１０はポリのような適切な如何なる材料をも有するようにしうる。ゲート誘電体構造体３１４は、基板３０２の上及び第１ゲート導体３１０の下に配置しうる。種々の実施例によれば、ゲート誘電体構造体３１４が上述したようにＯＮＯのような１つ以上の誘電体層を有するようにする。ゲート誘電体構造体３１４はその特定の組成に拘らず少なくとも１つの電荷捕捉層を有するようにするのが好ましい。この電荷捕捉層は窒化物又はシリコンに富んだ窒化物から形成することができ、ある実施例によればこの電荷捕捉層には互いに異なる窒化物より成る複数の層を設けることができる。或いはまた、誘電体層が、酸化物か又は窒化物か又はこれらのある組合せのような誘電体材料の単一層を有するようにしうる。
図３には更に、ゲート積層体３３０の側壁上に形成した誘電体構造体３１６ａ及び３１６ｂが示されている。これらの誘電体構造体３１６ａ及び３１６ｂの各々は、上述したようにＯＮＯのような１つ以上の層を有するようにしうる。或いはまた、これらの誘電体構造体３１６ａ及び３１６ｂの各々は、酸化物か又は窒化物か又はこれらのある組合せのような誘電体材料の単一層を有するようにしうる。後に示すように、誘電体構造体３１６ａがメモリセルのゲート間誘電体構造体を形成する。又、ゲート積層体３３０と、誘電体構造体３１６ａ及び３１６ｂと、誘電体層３１２との上に配置したポリ層３０８も図３に示してある。その後、このポリ層３０８上に酸化物層３２０を配置する。
図４は、製造処理における他の時点における装置３００を示しており、この場合、酸化物層３２０を選択的にエッチングして誘電体構造体３１６ａに隣接するポリ層３０８の部分上に酸化物スペーサ３２０ａを形成している。図５では、ポリ層３０８のエッチングに際して酸化物スペーサ３２０ａをマスクとして用いて、誘電体構造体３１６ａに隣接するＬ字状ポリ構造体３０８ａと、ゲート積層体３３０間のポリ構造体３０８ｂとを残すようにしている。後に示すように、Ｌ字状ポリ構造体３０８ａはメモリセルのＬ字状の第２ゲート導体を構成する。製造処理におけるこの時点で、ドープされた領域３０４を形成する注入処理を基板３０２に行うことができる。例えば、湿式エッチング処理（しかし、これに限定されない）を用いることにより、図６に示すように、酸化物スペーサ３２０ａを除去する。
図７は、製造処理における更なる段階における装置３００を示しており、この場合、図６に続くマスキング及びエッチング工程（図示せず）後に、ポリ構造体３０８ｂを除去するとともに、ドープされた領域３０６を形成する注入処理を基板３０２に行っている。図８では、マスキング層３１８を除去し、既知の種々の方法により第１ゲート導体３１０及びＬ字状の第２ゲート導体３０８ａの壁部上にスペーサ３２２を形成している。この時点で、一対のメモリセル３４０が有効に形成されている。種々の実施例によれば、第１ゲート導体３１０を用いてスプリットゲート型メモリセルのメモリゲートを形成するとともに、Ｌ字状の第２ゲート導体３０８ａを用いてスプリットゲート型メモリセルの選択ゲートを形成する。従って、ドープされた領域３０４がスプリットゲート型メモリセルのドレインとなり、ドープされた領域３０６がスプリットゲート型メモリセルのソースとなる。
図９では、ドープされた領域３０４及び３０６に対し電気的なアクセスを行うための接点３２４が形成されている。図１０は、Ｌ字状の第２ゲートを有する４つのメモリセルを備えるより広い区分の装置３００を示す。この図１０に示すように、２つのＬ字状の第２ゲート間の間隔３２６は図２における間隔２２６に比べて狭くなっている。換言すれば、これらのＬ字状の第２ゲートがアスペクト比を所望通りに小さくし、これによりこれらの第２ゲートを互いに接近させるようにする。この手法によれば、絶縁材料に如何なる空隙をも生ぜしめることなく、ゲートと接点との間のギャップに絶縁材料を充填しうるようにもする。
説明を容易にするために、図３〜１０には２つ又は４つのみのメモリセルを有する簡単化した形態の装置３００を示している。しかし、当業者にとって理解されるように、装置３００には多数のメモリセル及びその他の構成要素を設けることができる。
図１１は、種々の実施例による装置３００のような半導体装置を製造する方法１１００を示す。図１１の説明は図３〜９を参照するものであるが、この方法１１００は図３〜９に示す特定の実施例に限定されず、より一般的にも適用しうるものである。
図１１に示すように、方法１１００は、ステップ１１０２において誘電体層（例えば、誘電体層３１２）を基板３０２上に形成することにより開始する。ステップ１１０４では、誘電体層３１２上にゲート積層体３３０を形成する。このゲート積層体３３０は第１ゲート導体３１０及びゲート誘電体構造体３１４を有する。ゲート誘電体構造体３１４は１つ以上の層を有することができ、好ましくは少なくとも１つの電荷捕捉層を有する。ステップ１１０６では、ゲート間誘電体構造体（例えば、誘電体構造体３１６ａ又は３１６ｂ）をゲート積層体３３０の一方の側壁上に形成する。ステップ１１０８ではポリ層３０８を形成し、これに続いてステップ１１１０で酸化物層３２０を形成する。ステップ１１１２では、酸化物層３２０を選択的にエッチングすることによりポリ層３０８の一部分の上に酸化物スペーサ３２０ａを形成する。次のステップ１１１４では、酸化物スペーサ３２０ａをマスクとして用いてポリ層３０８をエッチングして、ゲート積層体３３０の一方の側にＬ字状の第２ゲート導体３０８ａを有効に形成するとともに、ゲート積層体３３０の他方の側にポリ部分３０８ｂを残す。このステップ１１１４では更に、ドレイン接合部３０４を形成する注入処理を基板３０２に行う。ステップ１１１６では酸化物スペーサ３２０ａをエッチングし、ステップ１１１８ではポリ部分３０８ｂをエッチングし、この処理中に更にソース接合部３０６を形成する注入処理を基板に行う。ステップ１１２０では、第１ゲート導体３１０及びＬ字状の第２ゲート導体３０８ａの壁部上にスペーサ３２２を形成する。ステップ１１２２では、ドレイン接合部３０４及びソース接合部３０６に電気的なアクセスを行うための接点を形成する。
上述した［発明を実施するための形態］の区分は、本発明の特許請求の範囲を解釈するために用いることを目的とするものであることを理解すべきである。上述した［課題を解決するための手段］及び［要約］の区分は、本発明者が考慮している本発明の１つ以上の、しかし全てではない代表的な実施例を説明しうるものであり、従って、本発明や特許請求の範囲を決して限定することを意図するものではない。
本発明の実施例は、特定の機能及びこれらの関連性の実現を示す機能的な構成要素を用いて上述したものである。これらの機能的な構成要素の境界は説明の便宜のために任意に規定したものである。上述した特定の機能及びこれらの関連性が適切に実現される限り、他の境界を規定しうるものである。
特定の実施例の前述した説明は、他の人が、当該技術分野内の知識を適用することにより、必要以上の実験を行わずに、本発明の一般的概念から逸脱することなく、このような特定の実施例のような種々の分野に対し変更及び適合の双方又は何れか一方の処理を容易に行うことができるようにする本発明の一般的性質を完全に表すものである。従って、このような適合及び変更は、本明細書に開示した教示及び手引に基づいた上述した実施例の等価例の目的及び範囲内にあることを意図するものである。本明細書で用いる専門用語又は述語は説明の目的で用いたものであり、本発明はこれらの記述に限定されるものではなく、これらの専門用語又は述語は本明細書に開示した教示及び手引を考慮して当業者が解釈すべきものであることを理解すべきである。更に、本明細書で開示した例又は説明の何れもが、上述した実施例が実際に実施化されたことを言及することを意味するものではないことを理解すべきである。
本発明の範囲は上述した代表的な実施例の何れにも限定されるものではなく、本発明の特許請求の範囲及びその等価に応じてのみ規定されるべきものである。

Claims (14)

  1. 基板上に誘電体層を形成するステップと、
    第１ゲート導体を有するとともに、この第１ゲート導体と前記誘電体層との間のゲート誘電体構造体を有するゲート積層体を形成するステップと、
    前記ゲート積層体の側壁にゲート間誘電体構造体を形成するステップと、
    Ｌ字状の第２ゲート導体を前記ゲート間誘電体構造体に隣接させ且つ前記誘電体層上に形成するステップと
    を含む半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、前記Ｌ字状の第２ゲート導体を形成するステップが、
    前記ゲート積層体及び前記ゲート間誘電体構造体上に多結晶シリコン（“ポリ”）層を形成するステップと、
    前記ポリ層上に酸化物層を形成するステップと、
    前記酸化物層を選択的にエッチングして、前記ゲート間誘電体構造体に隣接する前記ポリ層の部分上に酸化物スペーサを形成するステップと、
    この酸化物スペーサをマスクとして用いて前記ポリ層をエッチングするステップと
    を有する半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、更に、前記酸化物スペーサを除去するステップを含む半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、前記ゲート誘電体構造体を形成するステップが、窒化物誘電体フィルムと酸化物誘電体フィルムとの２つ以上の交互の層を形成するステップを有する半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、前記誘電体層を形成するステップが、酸化物層を形成するステップを有する半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、前記ゲート間誘電体構造体を形成するステップが、２つ以上の交互の酸化物誘電体フィルム及び窒化物誘電体フィルムを形成するステップを有する半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、更に、前記第１ゲート導体をスプリットゲート型メモリセルのメモリゲートとして形成するステップを含む半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、更に、前記Ｌ字状の第２ゲート導体をスプリットゲート型メモリセルの選択ゲートとして形成するステップを含む半導体装置の製造方法。
  9. 基板と、
    この基板上の誘電体層と、
    第１ゲート導体を有するとともに、この第１ゲート導体と前記誘電体層との間のゲート誘電体構造体を有しているゲート積層体と、
    このゲート積層体の側壁におけるゲート間誘電体構造体と、
    このゲート間誘電体構造体に隣接するとともに前記誘電体層上にあるＬ字状の第２ゲート導体と
    を備える半導体装置。
  10. 請求項９に記載の半導体装置において、前記ゲート誘電体構造体が、窒化物誘電体フィルムと酸化物誘電体フィルムとの２つ以上の交互の層を有する半導体装置。
  11. 請求項９に記載の半導体装置において、前記誘電体層が酸化物層を有する半導体装置。
  12. 請求項９に記載の半導体装置において、前記ゲート間誘電体構造体が、酸化物誘電体フィルムと窒化物誘電体フィルムとの２つ以上の交互の層を有する半導体装置。
  13. 請求項９に記載の半導体装置において、前記第１ゲート導体がスプリットゲート型メモリセルのメモリゲートを有する半導体装置。
  14. 請求項９に記載の半導体装置において、前記Ｌ字状の第２ゲート導体がスプリットゲート型メモリセルの選択ゲートを有する半導体装置。
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