CN106663698B - 具有l形栅极的分栅半导体器件 - Google Patents

具有l形栅极的分栅半导体器件 Download PDF

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Abstract

公开了一种具有衬底、衬底上的介电层、第一栅极导体、栅极间介电结构和第二栅极导体的半导体器件。栅极介电结构布置在第一栅极导体和介电层之间，并且可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可设置在第一栅极导体和第二栅极导体之间，并且可包括两个或更多个以交替方式布置的介电薄膜。第二栅极导体形成为L形，使得第二栅极具有相对低的纵横比，其允许减小相邻栅极之间的间隔，同时保持栅极与可后续形成的触点之间的需要的电气隔离。

Description

具有L形栅极的分栅半导体器件
本申请是于2014年8月4日提交的美国专利申请第14/450,727号的国际申请，其全部内容通过引用整体并入本文。
技术领域
本公开大体上涉及改进的半导体存储器件和制造这种器件的方法。
背景技术
存储器件的存储容量取决于包括在存储器件中的存储单元的数量，而存储器件的物理尺寸取决于存储单元彼此的接近程度。通常期望增加存储器件的存储容量同时保持存储器件的物理尺寸不变，或者减小存储器件的物理尺寸同时保持存储器件的存储容量不变。这两种情况中的任一个可通过最小化存储器阵列中相邻的存储单元之间的间隔，而同时为电触点提供足够的间隔并保持相邻的存储单元与电触点之间的需要的电气隔离来实现。然而，相邻存储单元之间的间隔由存储单元的栅极的纵横比限制。相邻栅极的纵横比越低，栅极可彼此越接近。
需要的是半导体器件和用于制造它们的方法，导致存储单元具有相对低的纵横比的栅极，使得可最小化相邻单元之间的间隔，同时保持栅极与触点之间的需要的电气隔离。
发明内容
根据各种实施方式，描述了一种制造集成电路器件的方法及其产生的结构。根据示例方法，在衬底上形成介电层并且在介电层上形成栅极堆叠。栅极堆叠可包括第一栅极导体以及在第一栅极导体和介电层之间的栅极介电结构。栅极介电结构可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可在栅极堆叠的侧壁处形成，其中栅极间介电结构可包括两个或更多个以交替方式布置的介电薄膜。可邻近栅极间介电结构并在介电层上形成L形第二栅极导体。
还描述了一种半导体器件。半导体器件可包括衬底、衬底上的介电层、第一栅极导体、栅极间介电结构和第二栅极导体。栅极介电结构可设置在第一栅极导体和介电层之间，并且可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可设置在第一栅极导体和第二栅极导体之间，并且可包括两个或更多个以交替方式布置的介电薄膜。第二栅极导体可形成为L形，使得第二栅极具有上述相对低的纵横比，其允许减小相邻栅极之间的间隔，同时保持栅极与可后续形成的触点之间的需要的电气隔离。
本发明的另外的特征和优点以及本发明的各种实施方式的结构和操作在下文参照附图详细地描述。应注意，本发明不局限于本文描述的特定的实施方式。本文提出的这些实施方式仅用于例证目的。基于本文中包含的教导，另外的实施方式对于相关领域的技术人员将变得明显。
附图说明
现在将参考所附示意图仅以示例的方式描述本发明的实施方式，其中相应的参考符号指示相应的部分。此外，此处被并入本文且形成说明书的一部分的附图示出了本发明的实施方式，并连同描述一起进一步地用来解释本发明的原理，并使得相关领域的技术人员能够开发并使用本发明。
图1描绘根据各种实施方式的分栅存储单元的横截面。
图2示出根据各种实施方式的存储器阵列中的多个常规分栅存储单元。
图3-9示出根据各种实施方式的半导体器件在其制造期间在不同的时刻处的横截面。
图10示出根据各种实施方式的存储器阵列中的多个分栅存储单元。
图11是根据各种实施方式描绘了一种制造半导体器件的方法的流程图。
本发明的实施方式的特征和优点从下文结合附图所阐述的详细描述中将变得更明显。在附图中，相同的参考数字一般指示相同的、功能类似的、和/或结构类似的元件。
具体实施方式
该说明书公开了包含本发明的特征的一个或多个实施方式。所公开的实施方式仅仅举例证明本发明。本发明的范围不限制于所公开的实施方式。本发明由本文所附的权利要求限定。
所描述的实施方式和说明书中对“一个实施方式”、“实施方式”、“示例实施方式”等的引用指示所描述的实施方式可包括特定特征、结构或特性，但可能不是每个实施方式都必须包括特定特征、结构或特性。而且，这些短语并不一定指的是同一个实施方式。此外，当特定特征、结构或特性与实施方式相联系进行描述时，应理解，不管有没有明确描述，与其他实施方式相联系而实现这些特征、结构或特性将落入本领域的技术人员的常识内。
根据某些实施方式，在蚀刻材料时，在蚀刻工艺完成后，材料的至少一部分仍然保持在后面。与之相反，当去除材料时，所有或基本上所有的材料都在去除过程中被去除。
在本文所包含的教导中，提及了在其上制造器件的衬底的各个区域。应该明白，这些区域可能存在于衬底上的任何地方，此外该区域可能不是相互排斥的。也就是说，在一些实施方式中，一个或多个区域的部分可重叠。应当理解，任何数量的区域可存在于衬底上并且可指定具有某些类型的器件或材料的区域。通常，区域用于方便地描述衬底的包括类似器件的区域，并且不应限制所描述的实施方式的范围或精神。
在实施方式中，术语“形成（forming）”、“形成（form）”、“沉积”或“设置”是指将一层材料施加到衬底或另一层材料的动作。这些术语意在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。根据各种实施方式，例如，可以根据任何适当的公知方法进行沉积。例如，沉积可以包括生长、涂覆、或将材料转移到衬底上的任何工艺。除其他之外，一些公知的技术包括物理气相沉积（PVD）、化学气相沉积（CVD）、电化学沉积（ECD）、分子束外延（MBE）、原子层沉积（ALD）、和等离子体增强CVD（PECVD）。
在实施方式中，术语“衬底”是指硅。然而，衬底也可以是大量的半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施方式中，衬底可以是不导电的，例如玻璃或蓝宝石晶片。
在实施方式中，“掩膜”可以包括允许选择性地去除（或蚀刻）材料的未形成掩膜的部分的任何适当的材料。根据一些实施方式，掩模结构可以包括光刻胶，诸如聚甲基丙烯酸甲酯（PMMA）、聚甲基戊二酰亚胺（PMGI）、苯酚甲醛树脂、适合的环氧树脂，等。
在更详细地描述这样的实施方式之前，提供其中可以实现本实施方式的示例存储单元和环境是有益的。
图1示出了分栅非易失性存储单元100。存储单元100形成在诸如硅的衬底102上。衬底102通常是p型或p型阱，而第一掺杂源极/漏极区104和第二掺杂源极/漏极区106是n型。然而，还有可能的是，基底102是n型，而区域104和106是p型。
存储单元100包括两个栅极，选择栅极108，其形成为与存储栅极110相邻。每个栅极可包括栅极导体，诸如由众所周知的例如沉积和蚀刻技术形成的掺杂多晶硅（“poly”）层，以限定栅极结构。选择栅极108设置在介电层112上。存储栅极110设置在具有一个或多个介电层的电介质114上。在一个示例中，电介质114包括夹在两个二氧化硅层之间的电荷捕获氮化硅层，以产生共同且通常被称为“氧化物/氮化物/氧化物”或“ONO”的三层堆叠。其它电介质可以包括富硅氮化物膜，或者包括但不限于以各种化学计量的硅、氧和氮的任何膜。栅极间电介质116设置在选择栅极108和存储栅极110之间，用于两个栅极之间的电气隔离。在一些示例中，栅极间电介质116和电介质114是相同的电介质，而其它示例在另一个之前形成一个电介质（例如，它们可具有不同的介电性质）。因此，栅极间电介质116不需要包括与电介质114相同的膜结构。区域104和106通过使用例如离子注入技术注入掺杂剂来产生。区域104和106根据施加到每个晶体管的电位而形成分栅晶体管的源极或漏极。在分栅晶体管中，为了方便起见，区域104通常称为漏极，而区域106通常称为源极，而与相对偏压无关。应当理解，该描述意在提供常见分栅构造的一般概述，并且在实际实践中，提供更多的详细步骤和层以形成最终的存储单元100。
图2描绘了形成于衬底202上的常规分栅存储元件200的存储器阵列的一部分的横截面图。存储元件200包括大体上相同的多个存储单元240。每个存储单元240包括第一栅极210和第二栅极208，其中第一栅极210和第二栅极208通过介电结构彼此绝缘并且与衬底绝缘。多个触点224提供对第一掺杂源极/漏极区204和第二源极/漏极区206的电气接入。栅极和触点之间的间隙通常用绝缘材料（诸如氧化物）填充，以在栅极和触点之间提供足够的电气隔离。用绝缘材料填充间隙而在绝缘材料中没有任何空隙的能力高度依赖于第一栅极210和第二栅极208的纵横比。例如，如图2所示，第二栅极208具有比第一栅极210更高的纵横比。减小图2中的两个第二栅极208之间的间隔226可抑制利用绝缘材料填充这两个栅极和触点之间的间隙而不在绝缘材料中产生任何空隙的能力。换句话说，相邻栅极之间的纵横比越低，栅极彼此可以越靠近，同时允许适当的间隙填充。因此，需要的是半导体器件和制造它们的方法，导致存储单元具有相对低的纵横比的栅极，使得可最小化相邻单元之间的间隔，同时保持栅极与触点之间的需要的电气隔离。
现在将参照图3至图9来描述根据各种实施方式的用于制造具有L形第二栅极导体的改进的存储单元的方法，图3至图9描绘了半导体器件300在其生产期间在不同阶段处的横截面。在图3中，半导体器件300被描绘为具有衬底302。介电层312形成在衬底302上并且包括例如但不限于氧化物层。一对基本相同的栅极堆叠330形成在介电层312上。每个栅极堆叠330包括第一栅极导体310、栅极介电结构314和掩膜层318。本公开不限于产生栅极堆叠330的任何特定方法。实际上，本发明的精神和范围包括用于形成栅极堆叠330的任何适当的方法，如对于半导体制造领域的普通技术人员并且基于本公开将是明显的。
第一栅极导体310可以包括任何适合的材料，诸如多晶硅。栅极介电结构314可以设置在衬底302上方和第一栅极导体310下方。根据各种实施方式，栅极介电结构314包括一个或多个介电层，诸如ONO，如上所述。不管栅极介电结构314的具体组成是什么，其优选包含至少一个电荷捕获层。根据一些实施方式，电荷捕获层可以由氮化物或富硅氮化物形成，并且可以包括多层不同的氮化物。可选地，介电层可包括单层介电材料，诸如氧化物、氮化物或其某些组合。
图3还示出了形成在栅极堆叠330的侧壁上的介电结构316a和316b。介电结构316a和316b可以各包括一个或多个层，诸如ONO，如上所述。可选地，介电结构316a和316b可包括单层介电材料，诸如氧化物、氮化物或其某些组合。如稍后将示出的，介电结构316a将形成存储单元的栅极间介电结构。图3中还示出了设置在栅极堆叠330、介电结构316a和316b以及介电层312上的多晶硅层308。氧化物层320随后设置在多晶硅层308上。
图4描绘了在生产过程中的另一时刻处的器件300，其中可以选择性地蚀刻氧化物层320，以在多晶硅层308的、与介电结构316a相邻的部分上形成氧化物间隔区320a。在图5中，氧化物间隔区320a在多晶硅层308的蚀刻期间用作掩膜，留下邻近介电结构316a的L形多晶硅结构308a和栅极堆叠330之间的多晶硅结构308b。如稍后将示出的，L形多晶硅结构308a将形成存储单元的L形第二栅极导体。在制造工艺的这一时刻处，衬底302可以被注入以形成掺杂区304。使用例如但不限于湿蚀刻工艺，如图6所示去除氧化物间隔区320a。
图7示出了在生产工艺中的更进一步阶段处的器件300，其中在随后的掩膜和蚀刻步骤（未示出）之后，多晶硅结构308b可以去除并且可以衬底302可以被注入以形成掺杂区306。在图8中，可以去除掩膜层318，并且可以根据多种已知方法在第一栅极导体310和L形第二栅极导体308a的壁上形成间隔区322。在这一时刻处，有效地形成一对存储单元340。根据各种实施方式，第一栅极导体310可以用于制造存储栅极，L形第二栅极导体308a可以用于制作分栅存储单元的选择栅极。因此，掺杂区304成为漏极并且掺杂区306成为分栅存储单元的源极。
在图9中，形成触点324以提供到掺杂区304和306的电气接入。图10描绘了器件300的更宽的部分，包括具有L形第二栅极的四个存储单元。如图10所示，两个L形第二栅极之间的间隔326比图2中的间隔226更窄。换句话说，L形第二栅极提供需要的低纵横比，允许第二栅极彼此更靠近。这种方法还允许栅极和触点之间的间隙用绝缘材料填充，而不在绝缘材料中产生任何空隙。
应当理解，为了便于解释，图3-10描绘了具有仅两个或四个存储单元的器件300的简化版本。然而，本领域普通技术人员将理解，器件300可以包含大量的存储单元和其他组件。
图11描绘了根据各种实施方式的制造诸如器件300的半导体器件的方法1100。图11的讨论将参考图3-9，但是应当理解，方法1100不限于图3-9所描绘的具体实施方式，而是更一般地适用。
如图11所示，方法1100通过在衬底302上形成介电层（例如，介电层312）而开始于步骤1102处。在步骤1104处，在介电层312上形成栅极堆叠330。栅极堆叠330包括第一栅极导体310和栅极介电结构314。栅极介电结构314可以包括一个或多个层并且优选包含至少一个电荷捕获层。在步骤1106处，在步骤1106处集成，在栅极堆叠330的侧壁之一上形成栅极间介电结构（例如，介电结构316a或316b）。在步骤1108处形成多晶硅层308，接着在步骤1110处形成氧化物层320。在步骤1112处，通过选择性地蚀刻氧化物层320在多晶硅层308的一部分上形成氧化物间隔区320a。在接下来的步骤1114处，氧化物间隔区320a用作掩膜以蚀刻多晶硅308，以有效地在栅极堆叠330的一侧上形成L形第二栅极导体308a，并在栅极堆叠330的另一侧上留下多晶硅部分308b。此外，在步骤1114处，衬底302被注入以形成漏极结304。在步骤1116处蚀刻氧化物间隔区320a，并且在步骤1118处蚀刻多晶硅部分308b，在此期间衬底被进一步注入以形成源极结306。在步骤1120处，在第一栅极导体310和L形第二栅极导体308a的壁上形成间隔区322。在步骤1122处，形成触点324以提供对漏极结304和源极结306的电气接入。
应认识到，详细描述部分（不是概述和摘要部分）旨在用于解释权利要求。概述和摘要部分可阐述如由发明人所预期的本发明的一个或多个示例性实施方式但并非所有示例性实施方式，因此，并非旨在以任何方式限制本发明及所附权利要求。
上面已经借助于示出特定功能及其关系的实现的功能构建块描述了本发明的实施方式。为了方便描述，本文已经任意地界定了这些功能构建块的边界。只要适当地执行所指定的功能及其关系，就可以界定替代边界。
特定实施方式的前述描述将完全揭示本发明的一般性质，使得其他人可以通过应用本领域技术内的知识，在不偏离本发明的一般概念的情况下，对于各种应用容易地修改和/或适应这样的特定实施方式，而无需过度实验。因此，基于本文呈现的教导和指导，这样的适应和修改旨在位于所公开的实施方式的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而不是限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。另外，应当理解，本文包含的示例或解释都不意味着传达出所描述的实施方式实际上已经被实施。
本发明的广度和范围不应被上面描述的任何示例性实施方案所限制，而是只应根据以下权利要求和它们的等效物来限定。

Claims (20)

1.一种制造分栅半导体器件的方法，包括：
在衬底上形成介电层；
形成具有第一栅极导体和在所述第一栅极导体与所述介电层之间的栅极介电结构的栅极堆叠；
形成覆盖所述栅极堆叠的掩模层；
在所述栅极堆叠和所述掩模层的侧壁处形成栅极间介电结构，其中，所述栅极间介电结构形成为具有高于所述第一栅极导体的顶表面的高度；
形成与所述栅极间介电结构相邻且在所述介电层上的L形第二栅极导体，其中所述L形第二栅极导体由垂直部分和水平部分一体地形成，所述水平部分的与所述栅极间介电结构相反一侧的侧壁设置有间隔区；以及
去除所述掩模层；
其中，在相邻两个所述L形第二栅极导体的所述水平部分之间形成触点，并且所述触点与相邻两个所述L形第二栅极导体的所述间隔区均接触，使得填充所述L形第二栅极导体和所述触点之间的间隙的绝缘材料中不产生空隙。
2.根据权利要求1所述的方法，其中，形成所述L形第二栅极导体包括：
在所述栅极堆叠和所述栅极间介电结构上形成多晶硅层；
在所述多晶硅层上形成氧化物层；
选择性地蚀刻所述氧化物层以在所述多晶硅层的与所述栅极间介电结构相邻的部分上形成氧化物间隔区；以及
使用所述氧化物间隔区作为掩膜来蚀刻所述多晶硅层。
3.根据权利要求2所述的方法，还包括去除所述氧化物间隔区。
4.根据权利要求1所述的方法，其中，形成所述栅极介电结构包括形成氮化物和氧化物介电膜的两个或更多个交替层。
5.根据权利要求1所述的方法，其中，形成所述介电层包括形成氧化物层。
6.根据权利要求1所述的方法，其中，形成所述栅极间介电结构包括形成两个或更多个交替的氧化物和氮化物介电膜。
7.根据权利要求1所述的方法，还包括形成所述第一栅极导体作为分栅存储单元的存储栅极。
8.根据权利要求1所述的方法，还包括形成所述L形第二栅极导体作为分栅存储单元的选择栅极。
9.一种分栅半导体器件，包括：
衬底；
在所述衬底上的介电层；
栅极堆叠，所述栅极堆叠具有第一栅极导体和在所述第一栅极导体与所述介电层之间的栅极介电结构；
在所述栅极堆叠的侧壁处的栅极间介电结构，其中，所述栅极间介电结构具有高于所述第一栅极导体的顶表面的高度；
邻近所述栅极间介电结构且在所述介电层上的L形第二栅极导体，其中，所述L形第二栅极导体由垂直部分和水平部分一体地形成，所述垂直部分具有高于所述第一栅极导体的顶表面的顶表面；以及
第一间隔区，所述第一间隔区设置成邻近所述栅极间介电结构的暴露部分并且直接在所述第一栅极导体的所述顶表面上；
第二间隔区，所述第二间隔区设置于所述水平部分的与所述栅极间介电结构相反一侧的侧壁；
其中，在相邻两个所述L形第二栅极导体的所述水平部分之间形成触点，并且所述触点与相邻两个所述L形第二栅极导体的所述第二间隔区均接触，使得填充所述L形第二栅极导体和所述触点之间的间隙的绝缘材料中不产生空隙。
10.根据权利要求9所述的半导体器件，其中，所述栅极介电结构包括氮化物和氧化物介电膜的两个或更多个交替层。
11.根据权利要求9所述的半导体器件，其中，所述介电层包括氧化物层。
12.根据权利要求9所述的半导体器件，其中，所述栅极间介电结构包括氧化物和氮化物介电膜的两个或更多个交替层。
13.根据权利要求9所述的半导体器件，其中，所述第一栅极导体构成分栅存储单元的存储栅极。
14.根据权利要求9所述的半导体器件，其中，所述L形第二栅极导体构成分栅存储单元的选择栅极。
15.一种存储器件，包括：
衬底；
在所述衬底上的介电层；以及
第一存储单元和第二存储单元，所述第一存储单元和第二存储单元包括镜像的定向，所述第一存储单元和第二存储单元被并排设置，其中，所述第一存储单元和所述第二存储单元中的每个还包括，
栅极堆叠，所述栅极堆叠具有第一栅极导体和在所述第一栅极导体与所述介电层之间的栅极介电结构，
在所述栅极堆叠的侧壁处的栅极间介电结构，其中，所述栅极间介电结构具有高于所述第一栅极导体的顶表面的高度，以及
邻近所述栅极间介电结构且在所述介电层上覆盖的L形第二栅极导体，其中，所述L形第二栅极导体由垂直部分和水平部分一体地形成，其中，所述L形第二栅极导体的垂直部分具有高于所述第一栅极导体的顶表面的顶表面；以及
第一间隔区，所述第一间隔区设置成邻近所述栅极间介电结构的暴露部分并且直接在所述第一栅极导体的所述顶表面上，
第二间隔区，所述第二间隔区设置于所述水平部分的与所述栅极间介电结构相反一侧的侧壁；
其中，所述第一存储单元和所述第二存储单元被布置成使得所述栅极堆叠被设置为面向彼此，其中，第一掺杂区被设置在所述衬底中、与所述第一存储单元和所述第二存储单元两者的所述栅极堆叠都相邻，以及其中，第二掺杂区被设置在所述衬底中、与所述第一存储单元和所述第二存储单元中的每个的所述L形第二栅极导体的水平部分相邻；
其中，在所述第二掺杂区上方形成触点，并且所述触点与相邻的两个所述L形第二栅极导体的所述第二间隔区均接触，使得填充所述L形第二栅极导体和所述触点之间的间隙的绝缘材料中不产生空隙。
16.根据权利要求15所述的存储器件，其中，所述第一掺杂区是在所述第一存储单元和所述第二存储单元之间共享的。
17.根据权利要求15所述的存储器件，其中，所述第一存储单元和所述第二存储单元包括分栅存储单元。
18.根据权利要求17所述的存储器件，其中，所述第一栅极导体构成所述分栅存储单元的存储栅极。
19.根据权利要求17所述的存储器件，其中，所述L形第二栅极导体构成所述分栅存储单元的选择栅极。
20.根据权利要求15所述的存储器件，其中，所述第一存储单元和所述第二存储单元的所述L形第二栅极导体包括多晶硅。
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