DE112015003603B4 - Verfahren zum herstellen einer halbleitervorrichtung mit l-förmigen gate - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung (300), das Folgendes beinhaltet:Ausbilden einer Dielektrikumschicht (312) auf einem Substrat (302);Ausbilden eines Gate-Stapels (330), der einen ersten Gate-Leiter (310) und eine Gate-Dielektrikumstruktur (314) zwischen dem ersten Gate-Leiter (310) und der Dielektrikumschicht (312) aufweist;Ausbilden einer Inter-Gate-Dielektrikumstruktur (316a, 316b) an einer Seitenwand des Gate-Stapels (330); undAusbilden eines L-förmigen zweiten Gate-Leiters (308a) benachbart zur Inter-Gate-Dielektrikumstruktur (316a, 316b) und auf der Dielektrikumschicht (312), wobei das Ausbilden der Inter-Gate-Dielektrikumstruktur (316a, 316b) das Ausbilden von zwei oder mehreren alternierenden Oxid- und Nitriddielektrikumfilmen beinhaltet.

Description

  • Gebiet der Erfindung
  • Diese Offenbarung betrifft generell verbesserte Halbleiterspeichervorrichtungen und Verfahren zum Herstellen derartiger Vorrichtungen.
  • Stand der Technik
  • Die Speicherkapazität einer Speichervorrichtung hängt von einer Anzahl von Speicherzellen ab, die in der Speichervorrichtung eingeschlossen sind, während die physische Größe der Speichervorrichtung von der Nähe der Speicherzellen zueinander abhängt. Es ist gewöhnlich wünschenswert, entweder die Speicherkapazität der Speichervorrichtung zu vergrößern, während die physische Größe der Speichervorrichtung unverändert bleibt, oder die physische Größe der Speichervorrichtung zu verringern, während die Speicherkapazität der Speichervorrichtung unverändert bleibt. Diese beiden Fälle können durch Minimieren des Abstands zwischen den Speicherzellen in einer Speichergruppierung erreicht werden, während gleichzeitig ein adäquater Abstand für elektrische Kontakte bereitgestellt wird und die erforderliche elektrische Isolierung zwischen den benachbarten Speicherzellen und den elektrischen Kontakten aufrechterhalten wird. Der Abstand zwischen benachbarten Speicherzellen wird jedoch durch das Aspektverhältnis der Gates der Speicherzellen begrenzt. Je geringer das Aspektverhältnis der benachbarten Gates, umso enger können die Gates zueinander sein.
  • Was benötigt wird, sind Halbleitervorrichtungen und Verfahren zum Fertigen von diesen, die in Speicherzellen resultieren, die Gates mit relativ geringem Aspektverhältnis aufweisen, sodass der Abstand zwischen den benachbarten Zellen minimiert werden kann, während die erforderliche elektrische Isolierung zwischen den Gates und den Kontakten aufrechterhalten wird.
  • WO 2014 / 093 490 A1 bezieht sich allgemein auf Halbleiterbauelemente sowie Verfahren und Vorrichtungen zur Herstellung solcher Halbleiterbauelemente.
  • US 7 396 723 B2 beschreibt ein Verfahren zur Herstellung eines elektrisch löschbaren, programmierbaren Festwertspeichers (EEPROM).
  • US 6 091 104 A bezieht sich auf Halbleiterbauelemente und insbesondere auf ein nichtflüchtiges Speicherbauelement mit selbstausrichtenden Gates und auf ein Verfahren zur Herstellung desselben.
  • US 2004 / 0 207 025 A1 bezieht sich auf einen Datenprozessor mit einem elektrisch lösch- und beschreibbaren nichtflüchtigen Speicher.
  • US 2007 / 0 108 495 A1 bezieht sich allgemein auf nichtflüchtige Speicherstrukturen und insbesondere auf Split-Gate-Metallnitrid-Oxid-Silizium-Strukturen.
  • US 2007 / 0 096 200 A1 beschreibt Hochgeschwindigkeits-Direktzugriffsspeicher (RAM) und insbesondere ein selbstausrichtendes, leitendes Abstandshalterverfahren zur Herstellung von Seitenwand-Steuergates.
  • US 2004 / 0 077 144 A1 betrifft ein Verfahren zur Herstellung einer Flash-Speicherzelle mit geteiltem Gate.
  • JP 2009 010 035 A bezieht sich auf eine nichtflüchtige Halbleiterspeicheranordnung und ein Verfahren zu ihrer Herstellung.
  • US 2010 / 0 301 404 A1 betrifft ein Halbleiterbauelement und ein Herstellungsverfahren dafür.
  • US 2008 / 0 290 401 A1 beschreibt eine Halbleiterbauteiltechnik und insbesondere eine Technik, die auf ein Halbleiterbauteil mit einer nichtflüchtigen Speicherzelle angewendet wird.
  • KURZDARSTELLUNG
  • Die Erfindung wird durch die Patentansprüche definiert. Dem Patentanspruch 1 ist ein Verfahren zum Herstellen einer Halbleitervorrichtung zu entnehmen. Dabei wird eine Dielektrikumschicht auf einem Substrat ausgebildet. Ferner wird ein Gate-Stapel ausgebildet, wobei der Gate-Stapel einen ersten Gate-Leiter und eine Gate-Dielektrikumstruktur zwischen dem ersten Gate-Leiter und der Dielektrikumschicht umfasst. Die Gate-Dielektrikumstruktur kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Eine Inter-Gate-Dielektrikumstruktur wird an einer Seitenwand des Gate-Stapels ausgebildet, wobei das Ausbilden der Inter-Gate-Dielektrikumstruktur das Ausbilden von zwei oder mehreren alternierenden Oxid- und Nitriddielektrikumfilmen umfasst. Ein L-förmiger zweiter Gate-Leiter wird benachbart zur Inter-Gate-Dielektrikumstruktur und auf der Dielektrikumschicht ausgebildet.
  • Es wird auch eine Halbleitervorrichtung beschrieben, die nicht beansprucht ist. Die Halbleitervorrichtung kann ein Substrat, eine Dielektrikumschicht über dem Substrat, einen ersten Gate-Leiter, eine Inter-Gate-Dielektrikumstruktur und einen zweiten Gate-Leiter umfassen. Eine Gate-Dielektrikumstruktur kann zwischen dem ersten Gate-Leiter und der Dielektrikumschicht angeordnet sein und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Die Gate-Dielektrikumstruktur kann zwischen dem ersten Gate-Leiter und dem zweiten Gate-Leiter angeordnet sein und kann zwei oder mehrere Dielektrikumfilme umfassen, die in einer alternierenden Weise angeordnet sind. Der zweite Gate-Leiter kann in einer L-Form ausgebildet sein, sodass das zweite Gate das oben beschriebene relativ geringe Aspektverhältnis aufweist, das eine Reduzierung des Abstands zwischen benachbarten Gates erlaubt, während die erforderliche elektrische Isolierung zwischen den Gates und Kontakten, die anschließend ausgebildet werden können, aufrechterhalten wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der vorliegenden Erfindung werden nun beispielhaft mit Bezug auf die beiliegenden schematischen Zeichnungen beschrieben.
    • 1 veranschaulicht einen Querschnitt einer Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen.
    • 2 illustriert eine Vielzahl von herkömmlichen Split-Gate-Speicherzellen in einer Speichergruppierung gemäß verschiedenen Ausführungsformen.
    • 3-9 illustrieren einen Querschnitt einer Halbleitervorrichtung an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
    • 10 illustriert eine Vielzahl von Split-Gate-Speicherzellen in einer Speichergruppierung gemäß verschiedenen Ausführungsformen.
    • 11 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht.
  • Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden aus der unten dargelegten detaillierten Beschreibung, wenn zusammengenommen mit den Zeichnungen, besser verständlich. In den Zeichnungen kennzeichnen gleiche Bezugszeichen generell identische, funktionell ähnliche und/oder strukturell ähnliche Elemente.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß gewissen Ausführungsformen bleibt beim Ätzen eines Materials mindestens ein Abschnitt des Materials nach Abschluss des Ätzprozesses zurück. Beim Entfernen eines Materials wird dagegen im Entfernungsprozess das ganze oder im Wesentlichen das ganze Material entfernt.
  • In Ausführungsformen beziehen sich die Begriffe „Ausbildung“, „ausbilden“, „aufbringen“ oder „anordnen“ hier auf den Vorgang des Auftragens einer Schicht von Material auf dem Substrat oder einer anderen Schicht von Material. Derartige Begriffe sollen alle möglichen schichtbildenden Techniken beschreiben, einschließlich, aber nicht beschränkt auf thermisches Aufwachsen, Sputtern (Zerstäuben), Aufdampfen, chemisches Dampfphasenabscheiden, epitaktisches Aufwachsen, Galvanisieren etc. Gemäß verschiedenen Ausführungsformen kann zum Beispiel Abscheidung gemäß jedem entsprechenden gut bekannten Verfahren durchgeführt werden. Zum Beispiel kann Abscheidung jeden Prozess beinhalten, bei dem Material auf einem Substrat aufwachsen gelassen wird, dieses damit beschichtet oder auf dieses transferiert wird. Einige gut bekannte Technologien umfassen unter anderem physikalische Dampfphasenabscheidung (PVD, Physical Vapor Deposition), chemische Dampfphasenabscheidung (CVD, Chemical Vapor Deposition), elektrochemische Abscheidung (ECD, Electrochemical Deposition), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Atomlagenabscheidung (ALD, Atomic Layer Deposition), und plasmaunterstützte CVD (PECVD, Plasma-Enhanced CVD).
  • In Ausführungsformen bezieht sich der Begriff „Substrat“ auf Silizium. Das Substrat kann jedoch auch ein beliebiges einer breiten Palette von Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid etc. In anderen Ausführungsformen kann das Substrat elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
  • In Ausführungsformen kann „Maske“ jedes entsprechende Material beinhalten, das selektive Entfernung (oder Ätzung) eines unmaskierten Abschnitts eines Materials erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Poly(methylmethacrylat) (PMMA), Poly(dimethylglutarimid) (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid etc. beinhalten.
  • Bevor derartige Ausführungsformen in mehr Detail beschrieben werden, ist es lehrreich, eine beispielhafte Speicherzelle und Umgebung zu präsentieren, worin die vorliegenden Ausführungsformen verwirklicht werden können.
  • 1 veranschaulicht eine Split-Gate-Speicherzelle 100. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, ausgebildet. Das Substrat 102 ist üblicherweise p-Typ oder eine p-Typ-Wanne, während eine erste dotierte Source-/Drain-Region 104 und eine zweite dotierte Source-/Drain-Region 106 n-Typ sind. Es ist jedoch auch möglich, dass das Substrat 102 n-Typ ist, während die Regionen 104 und 106 p-Typ sind.
  • Die Speicherzelle 100 umfasst zwei Gates, ein Auswahl-Gate 108, das benachbart zu einem Speicher-Gate 110 ausgebildet ist. Jedes Gate kann einen Gate-Leiter beinhalten, wie etwa eine dotierte polykristalline Silizium(„Poly“)-Schicht, die durch gut bekannte Techniken, wie zum Beispiel Abscheide- und Ätztechniken, ausgebildet wird, um die Gate-Struktur zu definieren. Das Auswahl-Gate 108 ist über einer Dielektrikumschicht 112 angeordnet. Das Speicher-Gate 110 ist über einem Dielektrikum 114 angeordnet, das eine oder mehrere Dielektrikumschichten aufweist. In einem Beispiel umfasst das Dielektrikum 114 eine Ladungseinfang-Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen dreischichtigen Stapel zu erzeugen, der zusammen und allgemein als „Oxid/Nitrid/Oxid“ oder „ONO“ bezeichnet wird. Andere Dielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen. Zur elektrischen Isolierung zwischen den zwei Gates ist ein Inter-Gate-Dielektrikum 116 zwischen dem Auswahl-Gate 108 und dem Speicher-Gate 110 angeordnet. In einigen Beispielen sind das Inter-Gate-Dielektrikum 116 und das Dielektrikum 114 das gleiche Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen ausbilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das Inter-Gate-Dielektrikum 116 nicht die gleiche Filmstruktur wie das Dielektrikum 114 umfassen. Die Regionen 104 und 106 werden erzeugt, indem Dotierstoffe zum Beispiel unter Verwendung einer lonenimplantationstechnik implantiert werden. Die Regionen 104 und 106 bilden Source oder Drain des Split-Gate-Transistors, abhängig davon, welche Potenziale an jeder angelegt werden. Bei Split-Gate-Transistoren wird, zur Zweckdienlichkeit, die Region 104 üblicherweise als Drain bezeichnet, während die Region 106 üblicherweise als Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es sollte verstanden werden, dass diese Beschreibung einen generellen Überblick einer üblichen Split-Gate-Architektur bereitstellen soll und dass, in der tatsächlichen Praxis, viele weitere detaillierte Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 auszubilden.
  • 2 veranschaulicht eine Querschnittsansicht eines Teilabschnitts einer Speichergruppierung einer herkömmlichen Split-Gate-Speichervorrichtung 200, die auf einem Substrat 202 ausgebildet ist. Die Speichervorrichtung 200 umfasst eine Vielzahl von Speicherzellen 240, die im Wesentlichen ähnlich sind. Jede Speicherzelle 240 umfasst ein erstes Gate 210 und ein zweites Gate 208, wobei das erste Gate 210 und das zweite Gate 208 voneinander und vom Substrat durch Dielektrikumstrukturen isoliert sind. Eine Vielzahl von Kontakten 224 stellen elektrischen Zugang zu ersten dotierten Source-/Drain-Regionen 204 und zweiten Source-/Drain-Regionen 206 bereit. Die Spalten zwischen den Gates und den Kontakten sind üblicherweise mit einem isolierenden Material, wie etwa Oxid, gefüllt, um adäquate elektrische Isolierung zwischen den Gates und den Kontakten bereitzustellen. Die Fähigkeit, die Spalten mit dem isolierenden Material zu füllen, ohne Lücken im isolierenden Material, hängt stark vom Aspektverhältnis der ersten Gates 210 und zweiten Gates 208 ab. Zum Beispiel weisen, wie in 2 gezeigt, die zweiten Gates 208 ein höheres Aspektverhältnis als die ersten Gates 210 auf. Das Verringern des Abstands 226 zwischen zwei zweiten Gates 208 in 2 kann die Fähigkeit, die Spalten zwischen diesen zwei Gates und dem Kontakt mit dem isolierenden Material zu füllen, ohne Lücken im isolierenden Material zu erzeugen, beeinträchtigen. Mit anderen Worten, je geringer das Aspektverhältnis der benachbarten Gates, umso enger können die Gates zueinander sein, während korrektes Spaltfüllen ermöglicht wird. Was daher benötigt wird, sind Halbleitervorrichtungen und Verfahren zum Fertigen von diesen, die in Speicherzellen resultieren, die Gates mit relativ geringem Aspektverhältnis aufweisen, sodass der Abstand zwischen den benachbarten Zellen minimiert werden kann, während die erforderliche elektrische Isolierung zwischen den Gates und den Kontakten aufrechterhalten wird.
  • Das Verfahren zum Fertigen einer verbesserten Speicherzelle mit einem L-förmigen zweiten Gate-Leiter, gemäß verschiedenen Ausführungsformen, wird nun mit Bezug auf 3-9 beschrieben, die einen Querschnitt einer Halbleitervorrichtung 300 in verschiedenen Phasen während ihrer Produktion veranschaulichen. In 3 ist die Halbleitervorrichtung 300 mit einem Substrat 302 veranschaulicht. Eine Dielektrikumschicht 312 wird auf dem Substrat 302 ausgebildet und beinhaltet zum Beispiel, aber nicht darauf beschränkt, eine Oxidschicht. Ein Paar von im Wesentlichen identischen Gate-Stapeln 330 wird auf der Dielektrikumschicht 312 ausgebildet. Jeder Gate-Stapel 330 beinhaltet einen ersten Gate-Leiter 310, eine Gate-Dielektrikumstruktur 314 und eine Maskierungsschicht 318. Die vorliegende Offenbarung ist auf kein besonderes Verfahren zum Produzieren der Gate-Stapel 330 beschränkt. Tatsächlich umfasst der Geist und der Schutzumfang der Erfindung jedes passende Verfahren zum Ausbilden von Gate-Stapeln 330, wie es für durchschnittliche Fachleute auf dem Gebiet der Halbleiterfertigung und basierend auf dieser Offenbarung ersichtlich sein wird.
  • Der erste Gate-Leiter 310 kann ein geeignetes Material, wie etwa Poly, beinhalten. Die Gate-Dielektrikumstruktur 314 kann über dem Substrat 302 und unter dem ersten Gate-Leiter 310 angeordnet sein. Gemäß verschiedenen Ausführungsformen beinhaltet die Gate-Dielektrikumstruktur 314 eine oder mehrere Schichten von Dielektrikum, wie etwa ONO, wie oben beschrieben. Unabhängig von der spezifischen Zusammensetzung der Gate-Dielektrikumstruktur 314 enthält diese bevorzugt mindestens eine Ladungseinfangschicht. Die Ladungseinfangschicht kann aus einem Nitrid oder siliziumreichem Nitrid ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen. Alternativ kann die Dielektrikumschicht eine Einzelschicht aus Dielektrikummaterial, wie etwa ein Oxid, Nitrid oder eine Kombination davon, beinhalten.
  • 3 illustriert ferner Dielektrikumstrukturen 316a und 316b, die auf Seitenwänden des Gate-Stapels 330 ausgebildet sind. Die Dielektrikumstrukturen 316a und 316b können jeweils eine oder mehrere Schichten, wie etwa ONO, wie oben beschrieben, beinhalten. Alternativ können die Dielektrikumstrukturen 316a und 316b eine Einzelschicht aus Dielektrikummaterial, wie etwa ein Oxid, Nitrid oder eine Kombination davon, beinhalten. Wie später gezeigt wird, wird die Dielektrikumstruktur 316a die Inter-Gate-Dielektrikumstruktur einer Speicherzelle bilden. Wie in 3 gezeigt, ist eine Polyschicht 308 über den Gate-Stapeln 330, Dielektrikumstrukturen 316a und 316b und der Dielektrikumschicht 312 ausgebildet. Eine Oxidschicht 320 wird anschließend über der Polyschicht 308 angeordnet.
  • 4 veranschaulicht die Vorrichtung 300 an einem weiteren Punkt im Produktionsprozess, wo die Oxidschicht 320 selektiv geätzt werden kann, um Oxidspacer 320a auf Abschnitten der Polyschicht 308 benachbart zu den Dielektrikumstrukturen 316a auszubilden. In 5 werden Oxidspacer 320a als Masken während einer Ätzung der Polyschicht 308 verwendet, wobei L-förmige Polystrukturen 308a benachbart zu Dielektrikumstrukturen 316a und Polystruktur 308b zwischen den Gate-Stapeln 330 zurückgelassen werden. Wie später gezeigt wird, wird die L-förmige Polystruktur 308a einen L-förmigen zweiten Gate-Leiter einer Speicherzelle bilden. An diesem Punkt im Fertigungsprozess kann das Substrat 302 implantiert werden, um dotierte Regionen 304 auszubilden. Oxidspacer 320a werden wie in 6 gezeigt unter Verwendung von zum Beispiel, aber nicht beschränkt darauf, einem Nassätzprozess entfernt.
  • 7 zeigt die Vorrichtung 300 in einer noch weiteren Phase im Produktionsprozess, wo, nach anschließenden Maskierungs- und Ätzungsschritten (nicht gezeigt), die Polystruktur 308b entfernt werden kann und das Substrat 302 implantiert werden kann, um die dotierte Region 306 auszubilden. In 8 können die Maskierungsschichten 318 und Spacer 322 gemäß einer Anzahl von bekannten Verfahren auf den Wänden der ersten Gate-Leiter 310 und L-förmigen zweiten Gate-Leiter 308a ausgebildet werden. An diesem Punkt wird effektiv ein Paar von Speicherzellen 340 ausgebildet. Gemäß verschiedenen Ausführungsformen kann ein erster Gate-Leiter 310 verwendet werden, um ein Speicher-Gate herzustellen, und ein L-förmiger zweiter Gate-Leiter 308a verwendet werden, um ein Auswahl-Gate einer Split-Gate-Speicherzelle herzustellen. Demgemäß wird die dotierte Region 304 das Drain und wird die dotierte Region 306 die Source der Split-Gate-Speicherzelle.
  • In 9 sind Kontakte 324 ausgebildet, um elektrischen Zugang zu den dotierten Regionen 304 und 306 bereitzustellen. 10 veranschaulicht einen breiteren Teilabschnitt der Vorrichtung 300, der vier Speicherzellen mit den L-förmigen zweiten Gates beinhaltet. Wie in 10 gezeigt, ist der Abstand 326 zwischen zwei L-förmigen zweiten Gates verglichen mit dem Abstand 226 in 2 schmaler. Mit anderen Worten, die L-förmigen zweiten Gates stellen das gewünschte geringe Aspektverhältnis bereit, wodurch erlaubt wird, dass die zweiten Gates enger zueinander sind. Dieser Ansatz erlaubt auch, die Spalten zwischen den Gates und den Kontakten mit isolierendem Material zu füllen, ohne Lücken im isolierenden Material zu erzeugen.
  • Es sollte verstanden werden, dass zwecks einfacher Erklärung 3-10 eine vereinfachte Version der Vorrichtung 300 veranschaulichen, mit nur zwei oder vier Speicherzellen. Ein Fachmann würde jedoch verstehen, dass die Vorrichtung 300 eine große Anzahl von Speicherzellen und anderen Komponenten enthalten kann.
  • 11 veranschaulicht ein Verfahren 1100 zum Herstellen einer Halbleitervorrichtung, wie etwa Vorrichtung 300, gemäß verschiedenen Ausführungsformen. Bei der Erörterung von 11 wird auf 3-9 Bezug genommen, es sollte jedoch verstanden werden, dass das Verfahren 1100 nicht auf die spezifischen Ausführungsformen beschränkt ist, die in 3-9 veranschaulicht werden, aber genereller anwendbar ist.
  • Wie in 11 gezeigt, beginnt das Verfahren 1100 bei Schritt 1102 durch Ausbilden einer Dielektrikumschicht (z. B. Dielektrikumschicht 312) auf einem Substrat 302. Bei Schritt 1104 wird der Gate-Stapel 330 auf der Dielektrikumschicht 312 ausgebildet. Der Gate-Stapel 330 umfasst einen ersten Gate-Leiter 310 und eine Gate-Dielektrikumstruktur 314. Die Gate-Dielektrikumstruktur 314 kann eine oder mehrere Schichten beinhalten und bevorzugt mindestens eine Ladungseinfangschicht enthalten. Bei Schritt 1106, ein integrierter Bei Schritt 1106 wird eine Inter-Gate-Dielektrikumstruktur (z. B. Dielektrikumstruktur 316a oder 316b) auf einer der Seitenwände des Gate-Stapels 330 ausgebildet. Die Polyschicht 308 wird bei Schritt 1108 ausgebildet, gefolgt von der Ausbildung der Oxidschicht 320 bei Schritt 1110. Bei Schritt 1112 wird ein Oxidspacer 320a auf einem Abschnitt der Polyschicht 308 durch selektives Ätzen der Oxidschicht 320 ausgebildet. Beim nächsten Schritt 1114 wird der Oxidspacer 320a als Maske verwendet, um Poly 308 zu ätzen, um effektiv einen L-förmigen zweiten Gate-Leiter 308a auf einer Seite des Gate-Stapels 330 auszubilden und den Polyabschnitt 308b auf der anderen Seite des Gate-Stapels 330 zurückzulassen. Zusätzlich wird bei Schritt 1114 das Substrat 302 implantiert, um den Drain-Übergang 304 auszubilden. Der Oxidspacer 320a wird bei Schritt 1116 geätzt und der Polyabschnitt 308b wird bei Schritt 1118 geätzt, während das Substrat weiter implantiert wird, um den Source-Übergang 306 auszubilden. Bei Schritt 1120 werden Spacer 322 auf den Wänden des ersten Gate-Leiters 310 und L-förmigen zweiten Gate-Leiters 308a ausgebildet. Bei Schritt 1122 werden die Kontakte 324 ausgebildet, um elektrischen Zugang zum Drain-Übergang 304 und Source-Übergang 306 bereitzustellen.

Claims (7)

  1. Ein Verfahren zum Herstellen einer Halbleitervorrichtung (300), das Folgendes beinhaltet: Ausbilden einer Dielektrikumschicht (312) auf einem Substrat (302); Ausbilden eines Gate-Stapels (330), der einen ersten Gate-Leiter (310) und eine Gate-Dielektrikumstruktur (314) zwischen dem ersten Gate-Leiter (310) und der Dielektrikumschicht (312) aufweist; Ausbilden einer Inter-Gate-Dielektrikumstruktur (316a, 316b) an einer Seitenwand des Gate-Stapels (330); und Ausbilden eines L-förmigen zweiten Gate-Leiters (308a) benachbart zur Inter-Gate-Dielektrikumstruktur (316a, 316b) und auf der Dielektrikumschicht (312), wobei das Ausbilden der Inter-Gate-Dielektrikumstruktur (316a, 316b) das Ausbilden von zwei oder mehreren alternierenden Oxid- und Nitriddielektrikumfilmen beinhaltet.
  2. Verfahren gemäß Anspruch 1, wobei das Ausbilden des L-förmigen zweiten Gate-Leiters (308a) Folgendes beinhaltet: Ausbilden einer polykristallinen Silizium(„Poly“)-Schicht (308) über dem Gate-Stapel (330) und der Inter-Gate-Dielektrikumstruktur (316a, 316b); Ausbilden einer Oxidschicht (320) über der Polyschicht (308); selektives Ätzen der Oxidschicht (320), um einen Oxidspacer (320a) auf einem Abschnitt der Polyschicht (308) benachbart zur Inter-Gate-Dielektrikumstruktur (316a, 316b) auszubilden; und Ätzen der Polyschicht (308) unter Verwendung des Oxidspacers (320a) als Maske.
  3. Verfahren gemäß Anspruch 2, das ferner das Entfernen des Oxidspacers (320a) beinhaltet.
  4. Verfahren gemäß Anspruch 1, wobei das Ausbilden der Gate-Dielektrikumstruktur (314) das Ausbilden von zwei oder mehreren alternierenden Schichten aus Nitrid- und Oxiddielektrikumfilmen beinhaltet.
  5. Verfahren gemäß Anspruch 1, wobei das Ausbilden der Dielektrikumschicht (312) das Ausbilden einer Oxidschicht beinhaltet.
  6. Verfahren gemäß Anspruch 1, das ferner das Ausbilden des ersten Gate-Leiters (310) als Speicher-Gate einer Split-Gate-Speicherzelle beinhaltet.
  7. Verfahren gemäß Anspruch 1, das ferner das Ausbilden des L-förmigen zweiten Gate-Leiters (308a) als Auswahl-Gate einer Split-Gate-Speicherzelle beinhaltet.
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