DE112005000512B4 - Verfahren zum Herstellen eines Halbleiterbauelements mit flachen Isolationsgräben und verringerter Ausbildung von Einkerbungen - Google Patents

Verfahren zum Herstellen eines Halbleiterbauelements mit flachen Isolationsgräben und verringerter Ausbildung von Einkerbungen Download PDF

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer Nitridpolierstoppschicht (52) mit einer Dicke von nicht mehr als 40 nm über einem Halbleitersubstrat (50); Bilden einer Öffnung in der Nitridpolierstoppschicht (52) und eines Grabens (53) in dem Halbleitersubstrat (50); Füllen des Grabens (53) mit isolierendem Material, wobei Überschussmaterial auf der Nitridpolierstoppschicht (52) gebildet wird; und Bilden einer planaren oberen Oberfläche des Halbleitersubstrats (50) durch Polieren der oberen Oberfläche des Halbleitersubstrats (50), wobei an der Nitridpolierstoppschicht (52) angehalten wird, wodurch ein flaches Grabenisolationsgebiet (70) gebildet wird; und anschließend Implantieren von Dotierstoffionen durch die Nitridpolierstoppschicht (52), wodurch dotierte Gebiete (80) in dem Halbleitersubstrat (50) benachbart zu dem flachen Grabenisolationsgebiet (70) gebildet werden.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft die Herstellung integrierter Halbleiterschaltungselemente. Die vorliegende Erfindung ist insbesondere auf die Herstellung hochintegrierter Halbleiterschaltungsbauelemente mit flachen Grabenisolationen (STI) mit hoher Qualität, ohne Einkerbungen oder mit einer wesentlich reduzierten Ausbildung von Einkerbungen.
  • Hintergrund der Erfindung
  • Die Miniaturisierung von Elementen von integrierten Halbleiterschaltungsbauelementen zwingt die Industrie dazu, die Breite und den Abstand eines aktiven Gebiets kleiner zu machen, wodurch die Anwendung üblicher LOCOS(lokale Oxidation von Silizium)-Isolationsverfahren zunehmend problematisch wird. STI wird als eine bessere Isolationstechnik als LOCOS betrachtet, da aufgrund ihrer Natur kaum eine Oxidverbreiterung in Form eines ”Vogelschnabels”, der für LOCOS charakteristisch ist, erzeugt wird, wodurch geringere Konversionsunterschiede erreicht sind.
  • Konventionelle STI-Fertigungsverfahren beinhalten das Herstellen eines Pufferoxids auf einer oberen Oberfläche eines Halbleitersubstrats, das Bilden einer Nitridpolierstoppschicht darauf, beispielsweise von Siliziumnitrid, die typischerweise eine Dicke von mehr als 100 nm aufweist, das Bilden einer Öffnung in der Nitridpolierstoppschicht, das anisotrope Ätzen zur Bildung eines Grabens in dem Halbleitersubstrat, das Bilden einer thermischen Oxidschicht in dem Graben und das Füllen des Grabens mit einem isolierenden Material, wie etwa Siliziumoxid, wobei überschüssiges Material auf der Nitridpolierstoppschicht gebildet wird. Es wird dann eine Planarisierung angewendet, beispielsweise durch Ausführen eines chemisch-mechanischen Poliervorganges (CMP). Während der nachfolgenden Bearbeitung wird die Nitridschicht zusammen mit dem Pufferoxid entfernt, woran sich das Bilden von aktiven Bereichen anschließt, was typischerweise Maskierungs-, Ionenimplantations- und Reinigungsschritte umfasst. Während derartiger Reinigungsschritte werden die oberen Kanten des Feldoxids isotrop entfernt, wodurch ein Hohlraum oder eine ”Einsenkung oder Einkerbung” in der Oxidfüllung zurückbleibt.
  • In der US 2003/0 226 127 A1 werden Verfahren zum Entwerfen und zum Herstellen eines elektronischen Bauteils offenbart. Eine Siliziumoxidschicht wird auf einem Halbleitersubstrat mit einer Siliziumnitridschicht abgeschieden und es wird Polieren durch ein CMP-Verfahren ausgeführt. Darüber hinaus wird eine Ätzstoppschicht aus Siliziumnitrid vorgesehen. Die EP 0 601 950 A2 lehrt ein Verfahren zur Herstellung einer SOI-Schicht durch Wafer-Bonding. Die US 5 665 633 A lehrt ein Verfahren zur Herstellung eines Halbleiterbauteils mit Feldisolation durch ausgebildete Gräben. Die US 5 177 028 A lehrt ein Verfahren zur Grabenisolierung und der Ausbildung von FETs auf den Ebenen zwischen den Gräben. Die US 6 673 695 B1 offenbart ein Verfahren zur Ausbildung von STI-Bereichen in einem Halbleitersubstrat.
  • In der US 5 616 513 A wird ein Verfahren zum Herstellen eines Halbleiterbauelements beschrieben, in dem eine Nitridpolierstoppschicht und eine Öffnung in derselben gebildet wird, ein Graben mit isolierendem Material gefüllt wird, eine planare obere Oberfläche des Halbleitersubstrats durch Polieren der oberen Oberfläche des Halbleitersubstrats gebildet wird und Dotierstoffionen durch die Nitridpolierstoppschicht implantiert werden. In der US 6 566 215 B1 wird das Bilden von Dotiergebieten in einem Halbleitersubstrat durch Durchimplantieren eines Dotierstoffes durch einen Schichtenstapel beschrieben.
  • Beispielsweise ist eine konventionelle STI-Herstellungstechnik in den 1 bis 4 gezeigt, wobei gleiche Merkmale mit den gleichen Bezugszeichen belegt sind. Gemäß 1 wird ein Pufferoxid 11 auf einer oberen Fläche eines Halbleitersubstrats 10 gebildet, und es wird eine Siliziumnitridpolierstoppschicht 12 darauf ausgebildet, die typischerweise eine Dicke von über 100 nm aufweist. Eine Fotomaske (nicht gezeigt) wird dann verwendet, um eine Öffnung durch die Nitridpolierstoppschicht 12, das Pufferoxid 11 zu bilden, und es wird ein Graben 12 in dem Halbleitersubstrat 10 hergestellt.
  • Nachfolgend wird eine thermische Oxidbeschichtung (nicht gezeigt) in dem Graben hergestellt, ein isolierendes Material wird abgeschieden und es wird eine Planarisierung erreicht, durch CMP, wodurch sich die Zwischenstruktur ergibt, die in 2 gezeigt ist, wobei das Bezugszeichen 20 die Oxidfüllung bezeichnet. Nachfolgend werden die Nitridpolierstoppschicht 12 und die Pufferoxidschicht 11 entfernt und es werden dann Reinigungsschritte vor der Herstellung der aktiven Gebiete ausgeführt. Derartige Reinigungsschritte führen zur Ausbildung von Einkerbungen 30, wie in 3 gezeigt ist.
  • Die STI-Einkerbungen sind in vielerlei Hinsicht problematisch. Beispielsweise sind die STI-Einkerbungen verantwortlich für eine hohe Leckage des Feldes an der Kante, insbesondere in flachen Source/Drain-Übergängen, verantwortlich. Wie in 4 gezeigt ist, wachsen Silizidgebiete 41, die in flachen Source/Drain-Gebieten 40 ausgebildet sind, steil nach unten, wie dies durch das Bezugszeichen 42 dargestellt ist, d. h., diese wachsen bis unter die Tiefe des PN-Übergangs, der in einer späteren Phase hergestellt wird, wodurch sich hohe Leckströme und ein Kurzschluss ergeben können. Die Ansammlung von Dotierstoffen, insbesondere von Bor, an den STI-Feldrändern reduzieren die Tiefe des Übergangs. Folglich verursacht nach der Silizidierung der Übergänge das Silizid 42, das in das Substrat eindringt, Kurzschlusswege und somit können große Leckströme aus den Source/Drain-Übergängen in ein Wannengebiet bzw. Potenzialtopfgebiet oder Substrat auftreten.
  • Wenn Ferner der STI-Rand freigelegt wird als Folge der Ausbildung von Einkerbungen wird ein parasitärer Transistor mit einer geringen Schwellwertspannung über dem Bereich mit einer geringen Dotierstoffkonzentration ausgebildet, wodurch ein Knick in der charakteristischen Kurve eines Transistors hervorgerufen wird und das Vorhandensein eines Knicks führt zu elektrischen Eigenschaften, die sich von den elektrischen Entwurfseigenschaften unterscheiden, wodurch die Herstellung von Transistoren mit gleichförmigen Eigenschaften verhindert wird.
  • Es besteht daher ein Bedarf für eine Verfahrenstechnik, die die Herstellung äußerst hochintegrierter Halbleiterbauelemente mit sehr zuverlässigen STI-Gebieten ohne oder mit deutlich reduzierten Einkerbungen ermöglicht.
  • Überblick über die Erfindung
  • Ein Vorteil der vorliegenden Erfindung liegt in einem Verfahren zur Herstellung eines Halbleiterbauelements, das sehr zuverlässige STI-Gebiete mit keinen oder wesentlich reduzierten Einkerbungen aufweist.
  • Weitere Vorteile und andere Aspekte der vorliegenden Erfindung sind in der nachfolgenden Beschreibung angegeben und werden für den Fachmann zum Teil beim Studium des Folgenden ersichtlich oder können aus dem Praktizieren der vorliegenden Erfindung erkannt werden. Die Vorteile der vorliegenden Erfindung können insbesondere so realisiert und erreicht werden, wie dies in den angefügten Patentansprüchen dargestellt ist.
  • Gemäß der vorliegenden Erfindung werden die vorhergehenden und weiteren Vorteile zum Teil durch ein Verfahren des Herstellens eines Halbleiterbauelements erreicht, wobei das Verfahren umfasst: Bilden einer Nitridpolierstoppschicht mit einer Dicke von nicht mehr als 40 nm über einem Halbleitersubstrat; Bilden einer Öffnung in der Nitridpolierstoppschicht und eines Grabens in einer Substratschicht; Füllen der Öffnung mit einem isolierenden Material, wobei ein Überschussmaterial auf der Nitridpolierstoppschicht gebildet wird; und Polieren, um eine obere planare Oberfläche zu bilden, wobei an der Nitridpolierstoppschicht gestoppt wird, wodurch ein flaches Grabenisolationsgebiet gebildet wird.
  • Ausführungsformen der vorliegenden Erfindung umfassen: Bilden eines Pufferoxids auf einer oberen Fläche des Halbleiterbauelementsubstrats, Bilden der Nitridpolierstoppschicht, beispielsweise einer Siliziumnitridpolierstoppschicht mit einer Dicke von 5 nm bis 15 nm, beispielsweise 10 nm, auf der Pufferoxidschicht, Füllen der Öffnung mit dielektrischem isolierenden Material, etwa Siliziumoxid, das durch chemische Dampfabscheidung aufgebracht wird, und anschließendes Ausführen eines chemisch-mechanischen Polierens (CMP), um eine Einebnung zu bewirken, wobei an der Nitridpolierstoppschicht angehalten wird, und wobei nicht mehr als 2 nm der oberen Fläche der Nitridpolierstoppschicht abgetragen werden. Ausführungsformen der vorliegenden Erfindung umfassen ferner die Ionenimplantation von Verunreinigungen bzw. Dotierstoffen durch die Nitridpolierstoppschicht, um Dotiergebiete in dem Halbleitersubstrat benachbart zu dem flachen Grabenisolationsgebiet zu schaffen, Ätzen, um einen Teil der oberen Fläche des isolierenden Materials, das den Graben füllt, zu entfernen, so dass die obere Fläche des isolierenden Materials in dem Graben im Wesentlichen bündig zur oberen Fläche des Halbleitersubstrats ist, und anschließendes Entfernen der Nitridpolierstoppschicht. Nachfolgend wird eine Gateoxidschicht auf dem Substrat ausgebildet, und eine Gateelektrodenschicht wird darauf gebildet, wobei konventionelle Verfahren eingesetzt werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 bis 4 zeigen schematisch der Reihe nach Phasen eines konventionellen Verfahrens zur Herstellung von STI-Gebieten. In den 1 bis 4 sind gleiche Elemente mit gleichen Bezugszeichen belegt.
  • 5 bis 11 zeigen schematisch diverse Stufen eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung. In den 5 bis 11 sind gleiche Merkmale mit gleichen Bezugszeichen belegt.
  • Beschreibung der Erfindung
  • Die vorliegende Erfindung wendet sich an das Problem, das mit der Einrichtung konventioneller STI-Verfahrensabläufen einhergeht, die zur Ausbildung von Einkerbungen an den Ecken eines STI-Gebiets führen, und löst diese Probleme. Ein derartiger konventioneller Verfahrensablauf umfasst typischerweise das Ausbilden einer relativ dicken Nitridpolierstoppschicht mit einer Dicke von ungefähr größer als 100 nm. Eine derartige dicke Nitridpolierstoppschicht wird typischerweise unmittelbar nach dem STI-Oxidpoliervorgang entfernt, da nachfolgende Schritte eine Ionenimplantation erfordern, um die aktiven Bereiche herzustellen, und dicke Nitridschichten eine derartige Ionenimplantation abblocken. Es werden viele Maskierungs-, Implantations- und Reinigungsschritte angewendet, um die aktiven Gebiete zu bilden, woraus die Ausbildung von Einkerbungen an den Ecken bzw. Kanten des STI-Gebietes resultiert. Konventionelle Lösungen für dieses Problem streben danach, diese Einkerbungen zu minimieren, indem beispielsweise Reinigungen nach der Oxidpolierung und Nitridablösevorgänge vor dem STI-Oxideinfüllen optimiert werden. Jedoch haben solche Lösungen nicht in ausreichender Weise die Problematik der Einkerbung beim STI gelöst.
  • Gemäß der vorliegenden Erfindung wird eine äußerst dünne Nitridpolierstoppschicht, beispielsweise ein Siliziumnitrid, bei einer Dicke von nicht mehr als 40 nm abgeschieden, etwa eine Dicke von 1 nm bis 40 nm. Geeignete Dicken für Siliziumnitridpolierätzstoppschichten sind 5 nm bis 15 nm, beispielsweise 10 nm.
  • Vorteilhafterweise wird die dünne Nitridpolierstoppschicht nicht unmittelbar nach dem STI-Oxidpolieren entfernt. Vielmehr wird die dünne Nitridpolierstoppschicht während der nachfolgenden Bearbeitung, die Maskierungs-, Ionenimplantations- und Reinigungsschritte umfasst, beibehalten, um die aktiven Gebiete zu bilden. Die Verwendung einer dünnen Nitridpolierstoppschicht ist ausreichend, um die gefüllten Graben zu schützen, wodurch ein isotroper Angriff des Oxids an den STI-Ecken oder Kanten verhindert wird, der ansonsten zur Ausbildung von Einkerbungen führen würde. Da ferner die Nitridpolierstoppschicht dünn ist, wird die Ionenimplantation nicht abgeblockt. Vielmehr liefert die Verwendung einer dünnen Nitridpolierstoppschicht eine konsistentere Oberfläche für die Implantation, da eine relativ unbedeckte Siliziumoberfläche rasch ein nicht konsistentes natürliches Oxid ausbildet, wohingegen die Nitridoberfläche deutlich stabiler ist. Daher wird gemäß den Ausführungsformen gemäß der vorliegenden Erfindung die Nitridpolierstoppschicht bis zur Ausbildung des Gateoxids belassen, wodurch der aktive Siliziumbereich geschützt wird, und wodurch eine wesentlich ebenere Oberfläche bereitgestellt und Einkerbungen vermieden oder wesentlich reduziert werden.
  • Ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung ist schematisch in den 5 bis 11 gezeigt, wobei ähnliche Strukturelemente mit ähnlichen Bezugszeichen belegt sind. Gemäß 5 wird ein Pufferoxid mit einer Dicke von 5 nm bis 20 nm, beispielsweise 15 nm, über einer oberen Fläche eines Halbleitersubstrats 50 gebildet. Gemäß Ausführungsformen der vorliegenden Erfindung wird eine sehr dünne Siliziumnitridpolierstoppschicht 52 auf dem Pufferoxid 51 gebildet. Die Siliziumnitridpolierstoppschicht 52 wird typischerweise mit einer Dicke von 5 nm bis 15 nm, beispielsweise 10 nm, hergestellt. Es wird dann ein Graben 53 in dem Substrat 50 gebildet, wobei konventionelle Fotolithografie- und Ätzverfahren eingesetzt werden.
  • Zu diesem Zeitpunkt kann, obwohl dies nicht gezeigt ist, ein dünnes thermisches Oxid zur Auskleidung des Grabens gebildet werden. Nachfolgend wird, wie in 6 gezeigt ist, ein isolierendes Material 60, etwa Siliziumoxid, abgeschieden, um den Graben zu füllen und um ein überschüssiges Material auf der Siliziumnitridpolierstoppschicht 52 beispielsweise durch CVD zu bilden. Die Einebnung wird dann beispielsweise durch CMP erreicht, woraus sich die Zwischenstruktur ergibt, die in 7 gezeigt ist, wobei das Bezugszeichen 70 die STI-Oxidfüllung bezeichnet. Das CMP wird typischerweise so ausgeführt, dass wenn dieses an der Siliziumnitridpolierstoppschicht 52 anhält, nicht mehr als 2 nm von der oberen Fläche der Siliziumnitridpolierstoppschicht 52 abgetragen werden.
  • In konventionellen Vorgehensweisen wird die Siliziumnitridpolierstoppschicht nach dem CMP entfernt, woran sich konventionelle Maskierungs-, Ionenimplantations- und Reinigungsschritte anschließen, um die aktiven Gebiete zu bilden, woraus die Erzeugung von Einkerbungen resultiert. Gemäß Ausführungsformen der vorliegenden Erfindung wird jedoch die relativ dünne Siliziumnitridpolierstoppschicht 52 während der nachfolgenden Maskierungs-, Ionenimplantations- und Reinigungsschritte beibehalten, die in konventioneller Weise ausgeführt werden, wodurch sich die Ausbildung von Verunreinigungs- bzw. dotierten Gebieten 80 ergibt, wie dies in 8 gezeigt ist, die schließlich für Source/Drain-Gebiete von Transistoren verwendet werden können. Da die Siliziumnitridpolierstoppschicht 52 relativ dünn ist, gibt es im Wesentlichen keine Blockierung der Ionen während der Implantation. Des Weiteren bildet die Siliziumnitridschicht eine stabile Oberfläche, die eine größere Gleichförmigkeit bei der Herstellung der dotierten Gebiete bietet.
  • Nachfolgend wird die obere Fläche der STI-Oxidfüllung 70 entfernt, etwa durch Flusssäure (HF), so dass die obere Fläche 70A im Wesentlichen koplanar bzw. bündig ist zu der oberen Fläche des Halbleitersubstrat 50, woraus sich die Zwischenstruktur ergibt, die in 9 gezeigt ist. Nachfolgend wird die Siliziumnitridpolierstoppschicht 52 beispielsweise durch Anwendung von Flusssäure entfernt, und daraufhin wird die Pufferoxidschicht 51 entfernt, woraus sich die in 10 gezeigte Struktur ergibt. Nachfolgend wird eine Verarbeitung ausgeführt, um eine Transistorstruktur zu bilden, wie sie in 11 gezeigt ist, die eine Gateelektrode 100 aufweist, die über dem Halbleitersubstrat 50 angeordnet ist, wobei ein Gateoxid 101 dazwischen vorgesehen ist, und wobei dielektrischen Seitenwandabstandshalter 102 daran ausgebildet sind. In 11 bezeichnet das Bezugszeichen 103 ein Zwischenschichtdielektrikum und ein Element 104 repräsentiert einen elektrischen Kontakt durch die dielektrische Schicht zu einem aktiven Gebiet 80 auf dem Substrat 50.
  • Die vorliegende Erfindung stellen einen Verfahrensablauf bereit, der für die Herstellung von Halbleiterbauelementen mit äußerst zuverlässigen STI-Gebieten ohne die Ausbildung von Einkerbungen oder mit deutlich reduzierten Einkerbungen ermöglicht. Ausführungsformen der vorliegenden Erfindung umfassen das strategische Reduzieren der Dicke einer Siliziumnitridpolierstoppschicht auf unter 40 nm und das Beibehalten der Siliziumnitridpolierstoppschicht unmittelbar nach dem CMP, um die Grabenkanten vor einem isotropen Ätzangriff während konventioneller Reinigungsschritte zu schützen, die ausgeführt werden, wenn aktive Gebiete gebildet werden, wobei die dünne Siliziumnitridpolierstoppschicht während einer Ionenimplantation beibehalten wird, wodurch äußerst gleichförmige implantierte Gebiete erreicht werden.
  • Die vorliegende Erfindung ist industriell anwendbar bei der Herstellung hochintegrierter Halbleiterbauelemente, die STI-Gebiete ohne oder mit wesentlich reduzierter Ausbildung von Einkerbungen enthalten. Die vorliegende Erfindung genießt insbesondere eine Anwendbarkeit bei der Herstellung von Halbleiterbauelementen mit Abmessungen im Bereich unter einem Mikrometer.

Claims (6)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer Nitridpolierstoppschicht (52) mit einer Dicke von nicht mehr als 40 nm über einem Halbleitersubstrat (50); Bilden einer Öffnung in der Nitridpolierstoppschicht (52) und eines Grabens (53) in dem Halbleitersubstrat (50); Füllen des Grabens (53) mit isolierendem Material, wobei Überschussmaterial auf der Nitridpolierstoppschicht (52) gebildet wird; und Bilden einer planaren oberen Oberfläche des Halbleitersubstrats (50) durch Polieren der oberen Oberfläche des Halbleitersubstrats (50), wobei an der Nitridpolierstoppschicht (52) angehalten wird, wodurch ein flaches Grabenisolationsgebiet (70) gebildet wird; und anschließend Implantieren von Dotierstoffionen durch die Nitridpolierstoppschicht (52), wodurch dotierte Gebiete (80) in dem Halbleitersubstrat (50) benachbart zu dem flachen Grabenisolationsgebiet (70) gebildet werden.
  2. Verfahren nach Anspruch 1, welches das Bilden der Nitridpolierschicht (52) mit einer Dicke von 5 nm bis 15 nm umfasst.
  3. Verfahren nach Anspruch 1, bei dem durch das Polieren der oberen Oberfläche des Halbleitersubstrats (50) nicht mehr als 2 nm der Nitridpolierstoppschicht (52) abgetragen werden.
  4. Verfahren nach Anspruch 1, welches ferner ein Bilden einer Pufferoxidschicht (51) auf einer oberen Oberfläche des Halbleitersubstrats (50) vor dem Bilden der Nitridpolierstoppschicht (52) auf der Pufferoxidschicht (51) umfasst.
  5. Verfahren nach Anspruch 1, welches ferner umfasst: Entfernen der Nitridpolierstoppschicht (52); Bilden einer Gateoxidschicht (101) auf dem Halbleitersubstrat (50) nach dem Entfernen der Nitridpolierstoppschicht (52); und Bilden einer Gateelektrode (100) auf der Gateoxidschicht (101).
  6. Verfahren nach Anspruch 5, welches ferner ein Ätzen umfasst, um einen Teil einer oberen Oberfläche (70A) des den Graben (53) füllenden isolierenden Materials zu entfernen, so dass die obere Oberfläche (70A) des isolierenden Materials bündig ist zu der oberen Oberfläche des Halbleitersubstrats (50) vor dem Entfernen der Nitridpolierstoppschicht (52).
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