DE102012223653A1 - Mosfet mit V-Nut-Source/Drain-Zone und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Ein Verfahren weist das Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; das Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; das Implantieren einer Source/Drain-Zone in die V-förmige Nut und das Silicidieren der implantierten Source/Drain-Zone auf. Der Ätzschritt wird vorzugsweise unter Anwendung eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) auf HCl-Basis durchgeführt, welches an einer Si(111)-Ebene des Siliciumsubstrats (z. B. einer SOI-Schicht) endet. Außerdem wird eine FETs enthaltende Struktur offenbart, welche gemäß dem Verfahren hergestellt wird.

Description

  • Technisches Gebiet
  • Die beispielhaften Ausführungsformen der vorliegenden Erfindung betreffen allgemein Halbleitereinheiten und Herstellungstechniken und insbesondere die Herstellung von Halbleiter-Transistoreinheiten, z. B. Feldeffekttransistor(FET)-Einheiten, welche in Direktzugriffsspeicher(RAM)- und Logikschaltungen eingesetzt werden, unter Verwendung eines Silicium-auf-Isolator(SOI)-Substrats oder eines massiven Substrats.
  • Hintergrund
  • Da die Erhöhung der CMOS-Dichte weiter voranschreitet, wird die Zone zwischen benachbarten Gate-Zonen kleiner, der Silicid-Kontaktbereich verringert sich, und der Zugangswiderstand zu der Einheit wird höher. Durch diese Faktoren wird die mögliche Leistungsfähigkeit der Einheiten gewöhnlich herabgesetzt. Außerdem kann die Geometrie einer tiefen Source/Drain(S/D)-Zone der Einheit die elektrostatische Steuerung des Kanals durch die Gate-Zone negativ beeinflussen.
  • Hinsichtlich der Verkleinerung des Silicid-Kontaktbereichs kann zum Beispiel auf "Challenges and Opportunities for High Performance 32 nm CMOS Technology", J. W. Sleight, I. Lauer, O. Dokumaci, D. M. Fried, D. Guo, B. Haran, S. Narasimha, C. Sheraw, D. Singh, M. Steigerwalt, X. Wang, P. Oldiges, D. Sadana, C. Y. Sung, W. Haensch, M. Khare, IEDM 2006, 11. bis 13. Dez. 2006 Bezug genommen werden.
  • Kurzdarstellung
  • In einer ersten Erscheinungsform stellen die beispielhaften Ausführungsformen der vorliegenden Erfindung ein Verfahren zur Herstellung von Transistoreinheiten bereit. Das Verfahren umfasst das Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; das Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; das Implantieren einer Source/Drain-Zone in die V-förmige Nut und das Silicidieren der implantierten Source/Drain-Zone.
  • In einer anderen Erscheinungsform stellen die beispielhaften Ausführungsformen der vorliegenden Erfindung eine Struktur bereit, welche ein Substrat aufweist, das mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats und eine silicidierte Source/Drain-Zone enthält, die in einer V-förmigen Nut zwischen den benachbarten ersten und zweiten Gate-Strukturen ausgebildet ist. Die silicidierte Source/Drain-Zone, die in der V-förmigen Nut ausgebildet ist, erstreckt sich im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur.
  • In einer weiteren Erscheinungsform stellen die beispielhaften Ausführungsformen der vorliegenden Erfindung ein Verfahren zur Herstellung von Transistoreinheiten bereit. Das Verfahren umfasst das Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält, wobei das Substrat eine Silicium-auf-Isolator(SOI)-Schicht aufweist, die auf einer isolierenden Schicht angeordnet ist; das Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt und an einer Si(111)-Ebene der SOI-Schicht endet; das Implantieren einer Source/Drain-Zone in die V-förmige Nut, so dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt; und das Silicidieren zumindest der implantierten Source/Drain-Zone.
  • Kurze Beschreibung der verschiedenen Ansichten der Zeichnungen
  • 1 zeigt eine vergrößerte Querschnittsansicht eines kleinen Abschnitts einer SOI-Wafer-Ausgangsstruktur, wobei zwei Gate-Strukturen bereits gebildet sind;
  • 2 zeigt die Struktur der 1 nach dem Durchführen eines Ätzverfahrens (eines CVE-Verfahrens auf Chlorwasserstoffsäure(HCl)-Basis), um gemäß den beispielhaften Ausführungsformen der vorliegenden Erfindung eine V-förmige Nut zwischen den zwei Gate-Strukturen zu bilden ;
  • 3 zeigt die Struktur der 2 beim Durchführen einer S/D-Implantation;
  • 4 zeigt die Struktur der 3 nach dem Entfernen einer Hartmaske von jeder Gate-Struktur;
  • 5 zeigt die Struktur der 4, nachdem eine Silicidschicht gebildet ist; und
  • 6 ist eine vergrößerte Draufsicht, welche mehrere benachbarte FETs zeigt, die dazwischen angeordnete S/D-Zonen mit einer V-förmigen Geometrie aufweisen, welche ein Merkmal der Ausführungsformen der vorliegenden Erfindung ist.
  • Detaillierte Beschreibung
  • In den beispielhaften Ausführungsformen der vorliegenden Erfindung wird zwischen benachbarten FET-Gate-Zonen eine Nut verwendet, welche eine V-förmige Geometrie aufweist, um den Kontaktflächenbereich zu vergrößern. Die V-Nut wird durch kristallographisches Ätzen gebildet, z. B. durch chemisches Ätzen mit einem Gas auf Chlorwasserstoffsäure-Basis (HCl-CVE), welches an Si(111)-Kristallebenen endet. Durch dieses Verfahren wird ein selbstbegrenzender Graben gebildet, wobei die Tiefe durch den Raum zwischen den benachbarten FET-Gate-Zonen bestimmt wird und, anders als bei einem RIE-Verfahren, nicht von der Verfahrenszeit abhängt und somit besser zu steuern ist. In den Ausführungsformen der Struktur wird die S/D-Implantation nach dem Bilden der V-Nut durchgeführt. Aufgrund des Vorliegens der V-Nut zwischen FET-Gate-Zonen kann die S/D-Implantation mit einer niedrigeren Implantationsenergie als bei einer herkömmlichen S/D-Implantation durchgeführt werden, was zum Bilden eines abrupteren Übergangs führt. Die Geometrie des fertigen S/D-Profils ist auch aus elektrostatischen Erwägungen vorteilhaft, insbesondere im Fall der Verwendung einer Silicium-auf-Isolator(SOI)-Einheit, wo der Übergang an das unterliegende vergrabene Oxid (BOX) stößt.
  • 1 zeigt eine vergrößerte Querschnittsansicht eines kleinen Abschnitts einer Wafer-Ausgangsstruktur 1. In 1 und den anderen Figuren sind die Schichtdicken nicht maßstabsgetreu. Die Wafer-Struktur 1 weist ein Substrat, z. B. ein Halbleitersubstrat (z. B. Si-Substrat) 10, eine elektrisch isolierende Schicht, welche als vergrabene Oxidschicht (BOX-Schicht) 12 bezeichnet werden kann, und eine obere Si-Schicht auf, welche auch als SOI-Schicht 14 oder einfach als SOI bezeichnet wird. Das Substrat 10 kann eine beliebige geeignete Dicke aufweisen. Das BOX 12 kann eine Dicke in einem Bereich von zum Beispiel etwa 100 nm bis etwa 200 nm (oder dicker) aufweisen. Die SOI-Schicht 14 kann eine Dicke in einem Bereich von etwa 20 nm bis etwa 200 nm aufweisen, wobei etwa 100 nm für viele Anwendungen von Interesse eine geeignete Dicke ist.
  • Es wird angenommen, dass die Wafer-Ausgangsstruktur 1 mehrere Gate-Stapel oder Strukturen 16 aufweist, von denen in diesem Beispiel zwei benachbarte dargestellt sind. In der Praxis, und wie in der Draufsicht der 6 gezeigt, kann es weitere Gate-Strukturen geben, die auf jeder Seite der beiden dargestellten Gate-Strukturen 16 angeordnet sind. Die Gate-Strukturen 16 können unter Anwendung einer beliebigen herkömmlichen Gate-zuerst-Technik hergestellt werden. Typischerweise können viele tausend oder mehr Gate-Strukturen 16 vorliegen. Jede Gate-Struktur 16 kann einen Gate-Leiter 16A, 16B, z. B. ein Metall oder Metallsystem, aufweisen. Nicht beschränkende Beispiele für die Gate-Leiter 16A, 16B können ein Metallsystem umfassen, welches aus einem oder mehreren aus TiN, TiC, TaN, TaC, TaSiN, HfN, W, Al und Ru besteht, welches zumindest teilweise basierend auf der gewünschten Austrittsarbeit (Work Function, WF) der Einheit (NFET oder PFET) ausgewählt wird, wie es bekannt ist. Jede Gate-Struktur 16 kann auch eine (nicht dargestellte) Schicht eines Materials hoher Dielektrizitätskonstante (High-k-Materials) aufweisen, welche zwischen dem Gate-Leiter 16A, 16B und einem Abstandhalter 18 angeordnet ist, z. B. eine Schicht, welche aus einem Nitrid oder einem Oxid besteht. Die Gate-Strukturen 16 weisen zwischen dem Gate-Leiter und der Fläche der SOI-Schicht 14 typischerweise auch eine dünne Schicht eines Gate-Dielektrikums 20, z. B. eines Oxids, auf. Eine obere Schicht der Gate-Struktur 16 weist typischerweise Poly-Si/amorphes Si auf, welches eine oder mehrere der Metallschichten am Boden der Gate-Struktur überlagert. Eine Hartmaske (HM) 22, z. B. ein Nitrid oder ein Oxid, liegt in dieser Zwischenstufe der Herstellung der Einheit typischerweise ebenfalls vor. Der Gate-Mittenabstand kann einen beliebigen gewünschten Wert aufweisen, z. B. einen Wert in einem Bereich von etwa 40 nm bis etwa 130 nm. Durch den Gate-Mittenabstand in Verbindung mit der Gate-Breite wird ein Gate-Abstands-Wert gebildet, welcher zum Beispiel etwa 30 nm bis etwa 50 nm betragen kann, wobei etwa 40 nm ein geeigneter Wert ist. Durch den Gate-Abstand wird ein Ausmaß der Fläche der SOI-Schicht 14 zwischen den Gate-Strukturen 16 definiert. Bei der SOI-Fläche kann es sich um eine kristallographische Si(100)-Ebene handeln, wobei die FET-Kanalrichtung (unterhalb der Gate-Leiter 16A, 16B) in der kristallographischen Si(110)-Ebene verläuft. In dieser Stufe der Verarbeitung kann bereits in der Fläche des SOI 14 gebildet vorliegen, was zu den Source/Drain(S/D)-Erweiterungszonen 24 wird. Die Erweiterungszonen 24 können, falls vorhanden, eine Dicke (Tiefe in der Fläche des SOI 14) in einem Bereich von etwa 5 nm bis etwa 20 nm aufweisen und können durch Implantation oder Diffusion in Abhängigkeit vom herzustellenden FET-Typ einen gewünschten Typ eines Dotierstoffs enthalten, z. B. Arsen (As), wenn der FET ein FET des n-Typs sein soll, und Bor (B), wenn der FET ein FET des p-Typs sein soll.
  • Es sollte angemerkt werden, dass die Lehren der vorliegenden Erfindung, obwohl bislang im Kontext einer SOI-Ausführungsform beschrieben, auch auf FETs anwendbar sind, die in und auf einem massiven Halbleitersubstrat (z. B. Si-Substrat) hergestellt werden. Auch können die Ausführungsformen der vorliegenden Erfindung mit einer anderen als der beschriebenen Verarbeitung des Gate-zuerst-Typs angewendet werden. Das heißt, die Ausführungsformen können mit Gate-zuletzt(Ersatz-Gate)-Verarbeitungstechniken angewendet werden. In diesem Fall enthalten die Gate-Strukturen statt der Gate-Leiter 16A, 16B Platzhalter-Gate-Zonen (Stopfen), z. B. Stopfen, die aus Polysilicium gebildet werden, welche anschließend vor dem Abscheiden des gewünschten Gate-Leiter-Materials entfernt werden, um die funktionellen Gate-Stapel zu bilden.
  • 2 zeigt die Struktur der 1 nach der Durchführung eines Ätzverfahrens (eines HCl-CVE-Verfahrens) zum Bilden einer V-förmigen Nut 30 zwischen den Gate-Strukturen 16 gemäß den beispielhaften Ausführungsformen der vorliegenden Erfindung. Das CVE-Verfahren ist selbstbegrenzend und endet an der kristallographischen Si(111)-Ebene der SOI-Schicht 14. Die Tiefe der V-förmigen Nut 40 ist eine Funktion zumindest des Gate-Abstands.
  • In einem beispielhaften Verfahren wird das CVE-Verfahren unter Verwendung von lediglich HCl einige Minuten lang bei etwa 850°C und etwa 10 Torr durchgeführt (nochmals: das CVE-Verfahren ist selbstbegrenzend und endet an der Si(111)-Ebene).
  • In einem anderen beispielhaften Verfahren wird das CVE-Verfahren unter Verwendung eines Gemisches aus HCl und German (GeH4) in einem Verhältnis HCl:GeH4 von etwa 5:1 einige Minuten lang bei etwa 550°C und etwa 40 Torr in einem H2-Strom durchgeführt. Es ist herausgefunden worden, dass das German dabei hilft, das HCl-Ätzverfahren zu katalysieren. Man beachte, dass die Eigenschaften des Ätzverfahrens werkzeugabhängig sind. In einer beispielhaften Ausführungsform beträgt der H2-Strom etwa 8 l/min, während die HCl- und GeH4-Ströme einige 10 sccm (Standardkubikzentimeter je Minute) betragen. In anderen Ausführungsformen kann ein Strom eines inerten Gases wie zum Beispiel N2, Ar oder He verwendet werden.
  • Das zweite CVE-Verfahren kann aufgrund der niedrigeren Temperatur der Ätzverarbeitung in einigen Situationen für die Anwendung bevorzugt werden, da es mit einer geringeren Wahrscheinlichkeit zu einer nennenswerten Dotierstoffdiffusion in der Struktur 1 führt.
  • Man beachte, dass für die Bildung der V-förmigen Nut 40 andere CVE-Verfahren mit Variationen in der Chemie, der Temperatur und dem Druck angewendet werden können und die Ausführungsformen der vorliegenden Erfindung nicht auf die beiden oben offenbarten Beispiele beschränkt sind.
  • Der Winkel θ der V-Nut 40, gemessen von einer Flächennormalen der SOI-Schicht 14, beträgt nominal 90° bis 54,75° oder etwa 35°, wobei 54,75° der Winkel der Si(111)-Ebene ist. Die V-Nut 40 erstreckt sich im Wesentlichen von einem Rand der ersten Gate-Struktur 16 zu einem gegenüber liegenden Rand der zweiten Gate-Struktur 16.
  • 3 zeigt die Struktur der 2 bei der Durchführung einer S/D-Implantation zum Bilden einer implantierten Source- oder Drain-Zone 42, welche sich an die Erweiterungszonen 24, die nach dem CVE-Verfahren zurückbleiben, anschließt (an diese grenzt). Bei der S/D-Implantation wird in Abhängigkeit von dem herzustellenden FET eine beliebige gewünschte Dotierstoffspezies verwendet (z. B. As, P, B usw.), und die Implantationskonzentration kann in einem typischen Bereich von zum Beispiel etwa 1018 Atomen/cm3 bis etwa 1020 Atome/cm3 oder mehr liegen. Die Erweiterungszonen 24 erstrecken sich im Allgemeinen in der SOI-Schicht 14 von unterhalb eines Randes des Gate-Leiters bis zu einem oberen Rand der V-förmigen Nut 40, wo sie mit der implantierten S/D-Dotierstoffspezies verschmelzen.
  • Bei Anwendung der SOI-Ausführungsform ist es ein Ziel der S/D-Implantation, dass die implantierte Source- oder Drain-Zone 42 die obere Fläche des BOX 12 erreicht, und die gebildete Source- oder Drain-Zone kann als tiefe Source- oder Drain-Zone angesehen werden. Aufgrund der Gegenwart der V-Nut 40 ist die benötigte Implantationsenergie zum Bilden der tiefen Source- oder Drain-Zone geringer, als wenn die V-Nut nicht vorhanden wäre. Diese Verringerung der Implantationsenergie führt zumindest zu einer verringerten Dotierstoffdiffusion und der Bildung schärferer, besser definierter Übergänge.
  • Die S/D-Implantationstiefe kann bei Verwendung eines massiven Substrats größer als bei der SOI-Ausführungsform sein, um zu vermeiden, dass der Übergang zu abrupt gemacht wird, was zu einem übermäßigen Übergangs-Leckstrom führen könnte. Als ein nicht beschränkendes Beispiel kann für die S/D-Implantationstiefe ein Bereich von etwa 5 nm bis etwa 20 nm verwendet werden, wenn kein SOI-Substrat, sondern ein massives Substrat verwendet wird.
  • Man beachte, dass das beschriebene Verfahren besonders wirksam sein kann, wenn Ausführungsformen gestapelter Transistoren hergestellt werden oder wenn eine gefaltete Gate-Zone eines einzelnen Transistors hergestellt wird.
  • 4 zeigt die Struktur der 3 nach dem Entfernen der Hartmaske 22. Die Hartmaske 22 kann über eine beliebige herkömmliche Technik entfernt werden, umfassend selektives reaktives Ionenätzen (RIE), gerichtetes Ätzen und Ätzen zum Beispiel auf der Basis einer CHF3- oder CHF4- oder CHF4/H2-Chemie.
  • 5 zeigt die Struktur der 4, nachdem eine Silicidschicht 44 gebildet ist. Für die Gate-zuerst-Ausführungsform kann dies zum Beispiel durch Abscheiden einer Nickel- oder Platinschicht, gefolgt vom Erwärmen zum Silicidieren des unterliegenden Si, gefolgt vom Ablösen des nicht umgesetzten Metalls erreicht werden. Für die Gate-zuletzt-Ausführungsform kann dies zum Beispiel durch Abscheiden einer Kobalt- oder Platin- oder Wolframschicht, gefolgt vom Erwärmen, gefolgt vom Ablösen des nicht umgesetzten Metalls erreicht werden.
  • 6 ist eine vergrößerte Draufsicht, welche mehrere benachbarte FETs zeigt, die dazwischen angeordnete S/D-Zonen mit einer V-förmigen Geometrie aufweisen, welche ein Merkmal der Ausführungsformen der vorliegenden Erfindung ist. Abgebildet sind vier benachbarte Gate-Zonen 60, welche jeweils einen Silicid-Gate-Kontakt 62 und dazwischen angeordnete silicidierte V-förmige Source/Darin-Kontakte 64 aufweisen.
  • Die resultierenden V-förmigen S/D-Zonen 64, welche im Vergleich zu einer herkömmlichen planaren S/D-Form einen vergrößerten Flächenbereich bereitstellen, vergrößern vorteilhafter Weise den Silicid-Kontaktbereich und verringern somit den Zugangswiderstand zu der Einheit. Außerdem dient die V-förmige Geometrie der tiefen S/D-Zonen 64 der Verbesserung der elektrostatischen Steuerung des zugehörigen Kanals durch jede der Gate-Zonen 60.
  • Es versteht sich, dass, obwohl die oben in Bezug auf 1 bis 6 erörterten beispielhaften Ausführungsformen in Bezug auf bestimmte planare Einheiten beschrieben sind, die hierin beschriebenen Verfahren an üblichen Varianten der FET-Einheit, z. B. FET-Einheiten mit Multi-Finger-Finnen- und/oder Gate-Strukturen, FET-Einheiten variierender Gate-Breite und -Länge sowie Ringoszillatoreinheiten angewendet werden können. Überdies kann die Transistoreinheit durch herkömmliche Ultrahöchstintegration(Ultra Large Scale Integration, ULSI)-Metallisierung und lithographische Techniken mit metallisierten Kontaktflecken oder anderen Einheiten verbunden werden.
  • Es versteht sich, dass außer der Herstellung von Kontakten von Transistoreinheiten, wie oben beschrieben, weitere Erscheinungsformen der vorliegenden Erfindung Verfahren zum Konstruieren integrierter Schaltungen mit verschiedenen analogen und digitalen Schaltungssystemen umfassen. Insbesondere können Chips integrierter Schaltungen mit verschiedenen Einheiten hergestellt werden, z. B. mit Feldeffekttransistoren, Bipolartransistoren, Metalloxid-Halbleiter-Transistoren, Dioden, Widerständen, Kondensatoren, Induktoren usw. Eine integrierte Schaltung gemäß der vorliegenden Erfindung kann in Anwendungen, Hardware, und/oder elektronischen Systemen eingesetzt werden. Geeignete Hardware und Systeme, in welche solche integrierten Schaltungen eingebaut werden können, schließen, ohne darauf beschränkt zu sein, Personal-Computer, Kommunikationsnetzwerke, E-Commerce-Systeme, tragbare Kommunikationseinheiten (z. B. Mobiltelefone), Festmedien-Speichereinheiten, funktionelle Schaltungssysteme usw. ein. Systeme und Hardware, welche solche integrierten Schaltungen beinhalten, werden als Teil der Erfindung angesehen. Auf der Grundlage der Lehren der hierin bereitgestellten Erfindung kann der Fachmann andere Realisierungen und Anwendungen der Techniken der Erfindung ins Auge fassen.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein”, „eine” und „der”, „die”, „das” ebenso die Pluralformen umfassen, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „weist auf” und/oder „aufweisen”, wenn sie in dieser Beschreibung verwendet werden, das Vorliegen angegebener Eigenschaften, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Eigenschaften, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder aus Schritt plus Funktion bestehender Elemente in den folgenden Patentansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Durchführung der Funktion in Kombination mit anderen beanspruchten Elementen als speziell beansprucht umfassen. Die Beschreibung der vorliegenden Erfindung dient den Zwecken der Veranschaulichung und Beschreibung, soll aber nicht erschöpfend oder auf die Erfindung in der offenbarten Form beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, welche für die spezielle beabsichtigte Verwendung geeignet sind. Daher können dem Fachmann beim Betrachten der vorstehenden Beschreibung, wenn sie in Verbindung mit den begleitenden Zeichnungen und den anhängenden Patentansprüchen gelesen wird, verschiedene Modifikationen und Anpassungen ersichtlich werden. Um nur einige Beispiele zu nennen, kann der Fachmann andere ähnliche oder äquivalente Herstellungsverfahren anwenden, welche Abscheidungsverfahren und Ätzverfahren umfassen. Ferner sollen die beispielhaften Ausführungsformen nicht auf jene Materialien, Metalle, Isolatoren, Dotierstoffe, Dotierstoffkonzentrationen, Schichtdicken und Ähnliches beschränkt sein, die vorstehend speziell offenbart worden sind. Alle und all solche und ähnliche Modifikationen der Lehren der vorliegenden Erfindung fallen immer noch unter den Umfang der vorliegenden Erfindung.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
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Claims (15)

  1. Verfahren zur Herstellung von Transistoreinheiten, aufweisend: Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; Implantieren einer Source/Drain-Zone in die V-förmige Nut; und Silicidieren der implantierten Source/Drain-Zone.
  2. Verfahren nach Anspruch 1, wobei das Substrat aus einer Silicium-auf-Isolator(SOI)-Schicht besteht, die auf einer isolierenden Schicht angeordnet ist, und wobei die Source/Drain-Zone so implantiert wird, dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt.
  3. Verfahren nach Anspruch 1, wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas aufweist.
  4. Verfahren nach Anspruch 2, wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) aufweist, welches an einer Si(111)-Ebene der SOI-Schicht endet.
  5. Verfahren nach Anspruch 4, wobei das CVE unter Verwendung von lediglich HCl einige Minuten lang bei etwa 850°C und 10 Torr durchgeführt wird.
  6. Verfahren nach Anspruch 4, wobei das CVE unter Verwendung eines Gemisches von HCl und German (GeH4) einige Minuten lang bei etwa 550°C und 40 Torr in einem H2-Strom durchgeführt wird.
  7. Verfahren nach Anspruch 6, wobei das Verhältnis HCl:GeH4 etwa 5:1 beträgt.
  8. Verfahren nach Anspruch 4, wobei die SOI-Fläche eine Si(100)-Ebene ist und wobei eine Kanalrichtung unterhalb der Gate-Strukturen in einer Si(110)-Ebene liegt.
  9. Verfahren nach Anspruch 1, wobei ein Mittenabstand der Gate-Strukturen in einem Bereich von etwa 40 nm bis etwa 130 nm liegt und wobei ein Abstand zwischen dem Rand der ersten Gate-Struktur und dem gegenüber liegenden Rand der zweiten Gate-Struktur in einem Bereich von etwa 30 nm bis etwa 50 nm liegt, und/oder wobei beim Silicidieren der implantierten Source/Drain-Zone auch ein oberer Abschnitt jeder Gate-Struktur silicidiert wird.
  10. Struktur, aufweisend: ein Substrat, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; und eine silicidierte Source/Drain-Zone, welche in einer V-förmigen Nut zwischen den ersten und zweiten benachbarten Gate-Strukturen ausgebildet ist, wobei sich die in der V-förmigen Nut ausgebildete silicidierte Source/Drain-Zone im Wesentlichen von einem Rand der ersten Gate-Struktur bis zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt.
  11. Struktur nach Anspruch 10, wobei das Substrat aus einer Silicium-auf-Isolator(SOI)-Schicht besteht, die auf einer isolierenden Schicht angeordnet ist, und wobei sich die Source/Drain-Zone zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt, und/oder wobei ein Winkel der V-förmigen Nut, gemessen von einer Substratnormalen, etwa 35° beträgt, und/oder wobei ein Mittenabstand der Gate-Strukturen in einem Bereich von etwa 40 nm bis etwa 130 nm liegt und wobei ein Abstand zwischen einem Rand der ersten Gate-Struktur und einem gegenüber liegenden Rand der zweiten Gate-Struktur in einem Bereich von etwa 30 nm bis etwa 50 nm liegt, und/oder ein oberer Abschnitt jeder Gate-Struktur ebenfalls silicidiert ist.
  12. Struktur nach Anspruch 11, wobei eine Fläche der SOI-Schicht eine Si(100)-Ebene ist, wobei eine Kanalrichtung unterhalb der Gate-Strukturen in einer Si(110)-Ebene liegt und wobei ein Winkel der V-förmigen Nut, gemessen von der Fläche der SOI-Schicht, durch eine Si(111)-Ebene der SOI-Schicht definiert ist, und/oder wobei die Source/Drain-Zone an eine Erweiterungszone grenzt, welche sich in der SOI-Schicht von unterhalb eines Randes eines Gate-Leiters bis zu einem oberen Rand der V-förmigen Nut erstreckt.
  13. Verfahren zur Herstellung von Transistoreinheiten, aufweisend: Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält, wobei das Substrat eine Silicium-auf-Isolator(SOI)-Schicht aufweist, die auf einer isolierenden Schicht angeordnet ist; Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt und an einer Si(111)-Ebene der SOI-Schicht endet; Implantieren einer Source/Drain-Zone in die V-förmige Nut, so dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt; und Silicidieren zumindest der implantierten Source/Drain-Zone.
  14. Verfahren nach Anspruch 13, wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) unter Verwendung von HCl aufweist.
  15. Verfahren nach Anspruch 14, wobei beim CVE entweder nur HCl bei etwa 850°C und 10 Torr oder ein Gemisch von HCl und German (GeH4) in einem Verhältnis HCl:GeH4 von etwa 5:1 bei etwa 550°C und 40 Torr in einem Gasstrom verwendet wird.
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