JP2002538608A - 自己整列ゲートを有するフラッシュメモリセル及び製造方法 - Google Patents
自己整列ゲートを有するフラッシュメモリセル及び製造方法Info
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Abstract
(57)【要約】
不揮発性メモリセル及びその製造方法であって、基体内の活性領域の両側に基体から活性領域の幅の80乃至160％程度の高さまで絶縁酸化物領域が形成され、第１のシリコン層がゲート酸化物の上に、且つ絶縁酸化物領域の両側に沿って堆積されて、ゲート酸化物の実質的に同延である底壁と、底壁の80乃至160％程度の高さを有する側壁とを有する浮遊ゲートが形成され、誘電体フィルムが浮遊ゲートの上に形成され、そして第２のシリコン層が誘電体フィルムの上に堆積されてパターン化され、制御ゲートが形成される。
Description
【０００１】 （発明の分野） 本発明は、一般的には半導体デバイスに関し、特定的には自己整列ゲートを有
するフラッシュメモリ及びそれを製造する方法に関する。
するフラッシュメモリ及びそれを製造する方法に関する。
【０００２】 （従来の技術） 電気的プログラム可能読出し専用メモリ（ＥＰＲＯＭ）は、たとえ電力がター
ンオフされてもデータを不変のまま保持できる不揮発性メモリとして広く使用さ
れている。しかしながらＥＰＲＯＭデバイスは、データ消去のためには約20分間
紫外（ＵＶ）光に曝さなければならないという主要な欠点を有している。これは
、データを変化させる必要がある場合に、ＥＰＲＯＭをそのソケットから抜いて
ＵＶ光源まで移動させなければならないので極めて不便である。
ンオフされてもデータを不変のまま保持できる不揮発性メモリとして広く使用さ
れている。しかしながらＥＰＲＯＭデバイスは、データ消去のためには約20分間
紫外（ＵＶ）光に曝さなければならないという主要な欠点を有している。これは
、データを変化させる必要がある場合に、ＥＰＲＯＭをそのソケットから抜いて
ＵＶ光源まで移動させなければならないので極めて不便である。
【０００３】 電気的消去可能・プログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）はこの問
題を解消し、遙かに短い時間（典型的には２秒より短い）でデータを電気的に消
去することができる。しかしながら、それでもデータをバイト毎に消去しなけれ
ばならないという欠点を有している。
題を解消し、遙かに短い時間（典型的には２秒より短い）でデータを電気的に消
去することができる。しかしながら、それでもデータをバイト毎に消去しなけれ
ばならないという欠点を有している。
【０００４】 フラッシュＥＥＰＲＯＭは、データを電気的に、且つ比較的迅速に消去できる
点はＥＥＰＲＯＭに類似している。しかしながら、フラッシュＥＥＰＲＯＭにお
いては、データは、バイト毎にではなく、典型的には128から64Ｋバイト／ブロ
ックまでのサイズの範囲のブロックで消去される。
点はＥＥＰＲＯＭに類似している。しかしながら、フラッシュＥＥＰＲＯＭにお
いては、データは、バイト毎にではなく、典型的には128から64Ｋバイト／ブロ
ックまでのサイズの範囲のブロックで消去される。
【０００５】 普通の浅溝（シャロートレンチ）及びＬＯＣＯＳ（シリコンの局部的酸化）絶
縁技術を使用して製造されるＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＥ
ＰＲＯＭメモリデバイスの例を、図１及び２に示す。これらの各デバイスは、メ
モリセル１１のアレイを含み、各セルは浮遊ゲート１２及び制御ゲート１３を有
している。浮遊ゲートは、ソース、ドレイン、及びチャネル領域（図示してない
）が位置する活性領域１６内の薄いゲート酸化物１４より上に形成された多結晶
または非晶質シリコンの絶縁された島（アイランド）である。制御ゲートは浮遊
ゲートより上に位置決めされ、通常は重度にドープされたポリシリコンまたはポ
リサイドで作られる。２つのゲート間に誘電体フィルム１７が位置決めされてい
る。アプリケーションに依存して、誘電体はＯＮＯ（酸化物／窒化物／酸化物）
フィルム、純酸化物フィルム、または酸化物及び窒化物の別の組合せであること
ができる。
縁技術を使用して製造されるＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＥ
ＰＲＯＭメモリデバイスの例を、図１及び２に示す。これらの各デバイスは、メ
モリセル１１のアレイを含み、各セルは浮遊ゲート１２及び制御ゲート１３を有
している。浮遊ゲートは、ソース、ドレイン、及びチャネル領域（図示してない
）が位置する活性領域１６内の薄いゲート酸化物１４より上に形成された多結晶
または非晶質シリコンの絶縁された島（アイランド）である。制御ゲートは浮遊
ゲートより上に位置決めされ、通常は重度にドープされたポリシリコンまたはポ
リサイドで作られる。２つのゲート間に誘電体フィルム１７が位置決めされてい
る。アプリケーションに依存して、誘電体はＯＮＯ（酸化物／窒化物／酸化物）
フィルム、純酸化物フィルム、または酸化物及び窒化物の別の組合せであること
ができる。
【０００６】 制御ゲートから見たメモリセルのしきい値電圧は、浮遊ゲートの内側に蓄積さ
れる電子の量に依存する。殆どのメモリセルは２ビットデータ、例えば、しきい
値電圧が低である場合の導通状態の論理“１”と、しきい値電圧が高である場合
の非導通状態の論理“０”とを記憶することができる。若干の高密度アプリケー
ションでは、多重レベルセルは２ビット／セルより多くを、例えば、セル当たり
４ビット、８ビット、またはそれ以上を記憶することができる。これは、２つよ
り多くの異なるしきい値電圧を達成できるように、浮遊ゲートの内側の電子の量
をより精密に制御することによって達成される。
れる電子の量に依存する。殆どのメモリセルは２ビットデータ、例えば、しきい
値電圧が低である場合の導通状態の論理“１”と、しきい値電圧が高である場合
の非導通状態の論理“０”とを記憶することができる。若干の高密度アプリケー
ションでは、多重レベルセルは２ビット／セルより多くを、例えば、セル当たり
４ビット、８ビット、またはそれ以上を記憶することができる。これは、２つよ
り多くの異なるしきい値電圧を達成できるように、浮遊ゲートの内側の電子の量
をより精密に制御することによって達成される。
【０００７】 従来のこの型の殆どのデバイスの浮遊ゲートは、隣接し合うメモリセル１１を
分離させている絶縁酸化物領域１９の間のシリコン基体１８の活性領域１６の上
に70−250Å 程度のゲートまたはトンネル酸化物１４を熱的に成長させることに
よって形成されている。次いでゲート酸化物の上に導電性層２１が形成され、導
電性層の上に誘電体フィルム１７が形成される。導電性層は、典型的には1500−
2500Å 程度の厚みに化学蒸着（ＣＶＤ）されたポリシリコンフィルムまたは非
晶質シリコンフィルムであり、現位置（in situ）ドーピングまたはイオン注入
の何れかによって燐、砒素、またはホウ素でドープされている。誘電体フィルム
は、純酸化物、または酸化物と窒化物との組合せの何れかである。
分離させている絶縁酸化物領域１９の間のシリコン基体１８の活性領域１６の上
に70−250Å 程度のゲートまたはトンネル酸化物１４を熱的に成長させることに
よって形成されている。次いでゲート酸化物の上に導電性層２１が形成され、導
電性層の上に誘電体フィルム１７が形成される。導電性層は、典型的には1500−
2500Å 程度の厚みに化学蒸着（ＣＶＤ）されたポリシリコンフィルムまたは非
晶質シリコンフィルムであり、現位置（in situ）ドーピングまたはイオン注入
の何れかによって燐、砒素、またはホウ素でドープされている。誘電体フィルム
は、純酸化物、または酸化物と窒化物との組合せの何れかである。
【０００８】 誘電体フィルムの上にフォトリソグラフィックマスクが形成され、浮遊ゲート
の４つの全ての側を画定するような完全浮遊ゲートパターンか、または活性領域
の縁に沿う２つの側だけを画定するような部分的浮遊ゲートパターンの何れかを
限定する。誘電体フィルム及び導電性層のマスクされない部分が異方性エッチン
グによって除去され、浮遊ゲートパターンが形成される。次いで、誘電体層の上
に第２の導電性層２２が形成され、この第２の導電性層の上に第２のフォトリソ
グラフィックマスクが形成されて制御ゲートパターンを限定し、またそのパター
ンが以前に部分的にだけ限定されている場合には、浮遊ゲートパターンの限定を
完了させる。次いで、第２の導電性層及び誘電体層のマスクされていない部分が
異方性エッチングにより除去されて制御ゲートパターンが完成され、浮遊ゲート
パターンが以前に完成されていない場合には、浮遊ゲートが完成される。
の４つの全ての側を画定するような完全浮遊ゲートパターンか、または活性領域
の縁に沿う２つの側だけを画定するような部分的浮遊ゲートパターンの何れかを
限定する。誘電体フィルム及び導電性層のマスクされない部分が異方性エッチン
グによって除去され、浮遊ゲートパターンが形成される。次いで、誘電体層の上
に第２の導電性層２２が形成され、この第２の導電性層の上に第２のフォトリソ
グラフィックマスクが形成されて制御ゲートパターンを限定し、またそのパター
ンが以前に部分的にだけ限定されている場合には、浮遊ゲートパターンの限定を
完了させる。次いで、第２の導電性層及び誘電体層のマスクされていない部分が
異方性エッチングにより除去されて制御ゲートパターンが完成され、浮遊ゲート
パターンが以前に完成されていない場合には、浮遊ゲートが完成される。
【０００９】 浅溝またはＬＯＣＯＳ技術を用いて作られたスタックゲート及びスプリットゲ
ートメモリセルアレイの上面図を図３及び４に示す。浮遊ゲート１２は、絶縁酸
化物領域１９の上まで延びるエンドキャップ２３、２４を有している。制御ゲー
ト１３は浮遊ゲートの上に横たわり、ワードラインを形成している。スプリット
ゲートアレイでは、制御ゲートは、それらの下に浮遊ゲートの部分が存在しない
選択ゲートとして使用される部分１３ａを含んでいる。典型的には金属で作られ
ていて、絶縁酸化物１９によって分離されているビットライン２５が、各列内の
メモリセルのドレインを相互接続している。典型的にはシリコン基体内のＰ＋ま
たはＮ＋拡散層からなるソースライン２６が、同一行内のメモリセルのソースを
相互接続している。
ートメモリセルアレイの上面図を図３及び４に示す。浮遊ゲート１２は、絶縁酸
化物領域１９の上まで延びるエンドキャップ２３、２４を有している。制御ゲー
ト１３は浮遊ゲートの上に横たわり、ワードラインを形成している。スプリット
ゲートアレイでは、制御ゲートは、それらの下に浮遊ゲートの部分が存在しない
選択ゲートとして使用される部分１３ａを含んでいる。典型的には金属で作られ
ていて、絶縁酸化物１９によって分離されているビットライン２５が、各列内の
メモリセルのドレインを相互接続している。典型的にはシリコン基体内のＰ＋ま
たはＮ＋拡散層からなるソースライン２６が、同一行内のメモリセルのソースを
相互接続している。
【００１０】 エンドキャップ２３、２４が必要である。それは、浮遊ゲートを形成させるフ
ォトリソグラフィックマスキングステップ中に隅の丸まり、及び絶縁酸化物領域
に対する浮遊ゲートパターンのシフトに対して許容差を与えるためである。隅が
丸められると、１または複数のフォトリソグラフィックステップの後に縁２７が
短かめになり、活性領域に対して浮遊ゲートがシフトすると、縁２７を活性領域
の縁２８を越えて移動させるようになる。これらの何れかの、または両方の効果
は、活性領域を完全にカバーしない浮遊ゲートを生じさせたり、またトランジス
タを誤作動させる漏洩通路を作る恐れがある。
ォトリソグラフィックマスキングステップ中に隅の丸まり、及び絶縁酸化物領域
に対する浮遊ゲートパターンのシフトに対して許容差を与えるためである。隅が
丸められると、１または複数のフォトリソグラフィックステップの後に縁２７が
短かめになり、活性領域に対して浮遊ゲートがシフトすると、縁２７を活性領域
の縁２８を越えて移動させるようになる。これらの何れかの、または両方の効果
は、活性領域を完全にカバーしない浮遊ゲートを生じさせたり、またトランジス
タを誤作動させる漏洩通路を作る恐れがある。
【００１１】 エンドキャップ２３、２４は、絶縁酸化物領域上に延ばしてある場合には、制
御ゲートと浮遊ゲートとの間に大きい容量領域２９を形成させるのも援助し、そ
れによって２つのゲート間に大きい結合比をもたらすようになる。この大きい比
は、書込み及び消去動作中により多くの電圧を制御ゲートから浮遊ゲートへ結合
することができるので、メモリセルにおいては重要である。
御ゲートと浮遊ゲートとの間に大きい容量領域２９を形成させるのも援助し、そ
れによって２つのゲート間に大きい結合比をもたらすようになる。この大きい比
は、書込み及び消去動作中により多くの電圧を制御ゲートから浮遊ゲートへ結合
することができるので、メモリセルにおいては重要である。
【００１２】 プロセスの変動が原因で、浮遊ゲートが活性領域を部分的にだけカバーするよ
うな状況を防ぐために、エンドキャップを幅広くすることによってレイアウト許
容差を増加させる必要があった。更に、隣接し合う浮遊ゲート間の間隔３０は、
ゲート間の短絡を回避するように十分に広くしなければならない。これら２つの
要求によって、メモリセルのサイズが増大し、ダイス費用が高くなっていた。
うな状況を防ぐために、エンドキャップを幅広くすることによってレイアウト許
容差を増加させる必要があった。更に、隣接し合う浮遊ゲート間の間隔３０は、
ゲート間の短絡を回避するように十分に広くしなければならない。これら２つの
要求によって、メモリセルのサイズが増大し、ダイス費用が高くなっていた。
【００１３】 米国特許第5,767,005号は、絶縁酸化物、またはフィールド酸化物の上に横た
わるエンドキャップを有していない自己整列浮遊ゲートを製造する方法を開示し
ている。この方法では、浮遊ゲートは、フィールド酸化物の上と、基体の活性領
域の上のフィールド酸化物内に形成されている凹みの中とに、導電性層を堆積さ
せることによって形成される。次いで導電性層は、化学機械平面化（ＣＭＰ）の
ようなステップによって、導電性材料がフィールド酸化物の上面と面一となり、
材料が凹みの中だけに残るようになるまで平面化される。このようにして浮遊ゲ
ートは、ゲートの周縁形状を限定する凹みの内壁と自己整列する。この方法は浮
遊ゲートを形成する際の臨界的なマスキングステップの必要性を排除するが、浮
遊ゲートを形成しているポリシリコンまたは他の導電性材料を直接ＣＭＰ研磨す
るという欠点を有している。更に、浮遊ゲートは比較的短く、制御ゲートとの間
に制限された結合しか与えない。
わるエンドキャップを有していない自己整列浮遊ゲートを製造する方法を開示し
ている。この方法では、浮遊ゲートは、フィールド酸化物の上と、基体の活性領
域の上のフィールド酸化物内に形成されている凹みの中とに、導電性層を堆積さ
せることによって形成される。次いで導電性層は、化学機械平面化（ＣＭＰ）の
ようなステップによって、導電性材料がフィールド酸化物の上面と面一となり、
材料が凹みの中だけに残るようになるまで平面化される。このようにして浮遊ゲ
ートは、ゲートの周縁形状を限定する凹みの内壁と自己整列する。この方法は浮
遊ゲートを形成する際の臨界的なマスキングステップの必要性を排除するが、浮
遊ゲートを形成しているポリシリコンまたは他の導電性材料を直接ＣＭＰ研磨す
るという欠点を有している。更に、浮遊ゲートは比較的短く、制御ゲートとの間
に制限された結合しか与えない。
【００１４】 （発明の概要） 一般的に言えば、本発明の目的は、新しい、改良された半導体デバイス及びそ
の製造方法を提供することである。
の製造方法を提供することである。
【００１５】 本発明の別の目的は、従来技術の限界及び欠点を解消する上述した特性の半導
体デバイス及びその製造方法を提供することである。
体デバイス及びその製造方法を提供することである。
【００１６】 これらの、及び他の目的は、不揮発性メモリセル及びその製造方法を提供する
本発明により達成される。本発明によれば、絶縁酸化物領域が基体内の活性領域
の両側に、基体より上の高さが活性領域の幅の80乃至160％程度になるように形
成され、ゲート酸化物が活性領域の上に形成され、第１のシリコン層がゲート酸
化物の上に、且つ絶縁酸化物領域の両側に沿って堆積されてゲート酸化物と実質
的に同延の底壁と、底壁の幅の80乃至160％程度の高さを有する側壁とを有する
浮遊ゲートを形成し、誘電体フィルムが浮遊ゲート上に形成され、第２のシリコ
ン層が誘電体フィルムの上に堆積され、パターン化されて浮遊ゲートと容量的に
結合された制御ゲートを形成する。
本発明により達成される。本発明によれば、絶縁酸化物領域が基体内の活性領域
の両側に、基体より上の高さが活性領域の幅の80乃至160％程度になるように形
成され、ゲート酸化物が活性領域の上に形成され、第１のシリコン層がゲート酸
化物の上に、且つ絶縁酸化物領域の両側に沿って堆積されてゲート酸化物と実質
的に同延の底壁と、底壁の幅の80乃至160％程度の高さを有する側壁とを有する
浮遊ゲートを形成し、誘電体フィルムが浮遊ゲート上に形成され、第２のシリコ
ン層が誘電体フィルムの上に堆積され、パターン化されて浮遊ゲートと容量的に
結合された制御ゲートを形成する。
【００１７】 ある実施の形態においては、浮遊ゲートを形成させる際のマスクとして、また
選択ゲートを形成及び整列させるための段（ステップ）として、制御ゲートまた
は厚い誘電体フィルムが使用される。浮遊ゲートは比較的薄く、丸められた湾曲
を有する側壁を有している。この丸められた湾曲は、消去動作中に選択ゲートへ
移動する電子のためのトンネリング窓として役立つ。他の実施の形態では、浮遊
ゲートの下のゲート酸化物は比較的薄く、電子はゲート酸化物を通ってその下の
基体のソース領域へトンネルを通り抜ける。
選択ゲートを形成及び整列させるための段（ステップ）として、制御ゲートまた
は厚い誘電体フィルムが使用される。浮遊ゲートは比較的薄く、丸められた湾曲
を有する側壁を有している。この丸められた湾曲は、消去動作中に選択ゲートへ
移動する電子のためのトンネリング窓として役立つ。他の実施の形態では、浮遊
ゲートの下のゲート酸化物は比較的薄く、電子はゲート酸化物を通ってその下の
基体のソース領域へトンネルを通り抜ける。
【００１８】 （実施の形態） 図５Ａに示すように、浅溝３１がシリコン基体３２内に形成される。シリコン
は、Ｎウェル材料、Ｐウェル材料、または単にＰ型材料であることができる。基
体上にパッド酸化物３３が形成され、パッド酸化物上に窒化シリコン層３４が堆
積される。これらの層はパターン化されてマスクを形成し、基体はこのマスクを
通してエッチングされて溝が形成される。
は、Ｎウェル材料、Ｐウェル材料、または単にＰ型材料であることができる。基
体上にパッド酸化物３３が形成され、パッド酸化物上に窒化シリコン層３４が堆
積される。これらの層はパターン化されてマスクを形成し、基体はこのマスクを
通してエッチングされて溝が形成される。
【００１９】 次いで、絶縁酸化物３６が溝の中に堆積され、それが窒化物層の上面と同一レ
ベルになるように平面化される。酸化物は、例えば、化学蒸着（ＣＶＤ）によっ
て堆積させ、ＣＭＰ研磨によって平面化することができる。この方法においてパ
ッド酸化物３３及び窒化物層３４は、溝を形成するためのマスクとして役立つだ
けではなく、絶縁酸化物の高さを構築するための手段としても役立つ。詳細は後
述するが、段の高さ３５（即ち、シリコン基体の上面から窒化物層の上面までの
高さ）は、それが絶縁酸化物の縁に沿う大きい側壁を有する（それによって、制
御ゲートと浮遊ゲートとの間の容量を増加させる）浮遊ゲートを作るので重要で
ある。結合比を大きくすると、メモリセルの書込み及び消去動作中により多くの
電圧が制御ゲートから浮遊ゲートへ結合される。
ベルになるように平面化される。酸化物は、例えば、化学蒸着（ＣＶＤ）によっ
て堆積させ、ＣＭＰ研磨によって平面化することができる。この方法においてパ
ッド酸化物３３及び窒化物層３４は、溝を形成するためのマスクとして役立つだ
けではなく、絶縁酸化物の高さを構築するための手段としても役立つ。詳細は後
述するが、段の高さ３５（即ち、シリコン基体の上面から窒化物層の上面までの
高さ）は、それが絶縁酸化物の縁に沿う大きい側壁を有する（それによって、制
御ゲートと浮遊ゲートとの間の容量を増加させる）浮遊ゲートを作るので重要で
ある。結合比を大きくすると、メモリセルの書込み及び消去動作中により多くの
電圧が制御ゲートから浮遊ゲートへ結合される。
【００２０】 絶縁酸化物領域を形成させた後に窒化物層がストリップされて除去され、図５
Ｂに示すように薄いシリコン層３９が堆積される。この層は異方的にエッチング
され、図５Ｃに示すような絶縁酸化物の縁に沿ってシリコンスペーサーを形成さ
せる。次いでこれらのスペーサーが熱的に酸化され、図５Ｄに示すような鋭く傾
斜した酸化物スペーサーが形成される。次に、パッド酸化物３３が湿式浸漬（ウ
ェットディップ）によってシリコン基体から除去され、図５Ｅに示すように薄い
ゲートまたはトンネル酸化物３７が活性領域３８の上に形成される。70−150Å
程度の厚みを有するようにゲート酸化物が熱的に成長される。
Ｂに示すように薄いシリコン層３９が堆積される。この層は異方的にエッチング
され、図５Ｃに示すような絶縁酸化物の縁に沿ってシリコンスペーサーを形成さ
せる。次いでこれらのスペーサーが熱的に酸化され、図５Ｄに示すような鋭く傾
斜した酸化物スペーサーが形成される。次に、パッド酸化物３３が湿式浸漬（ウ
ェットディップ）によってシリコン基体から除去され、図５Ｅに示すように薄い
ゲートまたはトンネル酸化物３７が活性領域３８の上に形成される。70−150Å
程度の厚みを有するようにゲート酸化物が熱的に成長される。
【００２１】 次に、ゲート酸化物及び絶縁酸化物上に比較的薄いシリコン層４１が堆積され
、シリコン上に窒化物フィルム４２が堆積される。シリコン層は100−1000Å の
厚みを有しているが、これは従来技術のデバイスの浮遊ゲートの厚み（1500−25
00Å ）よりはかなり薄い。これは、ポリシリコンまたは非晶質シリコンの何れ
であることもできる。このシリコンは、好ましくは、1017乃至1020／ｃｍ3程度
のレベルに燐、砒素、またはホウ素をドープする。このドーピングは、シリコン
の堆積中に現位置で行うことも、または窒化物を通してのイオン注入によって行
うこともできる。
、シリコン上に窒化物フィルム４２が堆積される。シリコン層は100−1000Å の
厚みを有しているが、これは従来技術のデバイスの浮遊ゲートの厚み（1500−25
00Å ）よりはかなり薄い。これは、ポリシリコンまたは非晶質シリコンの何れ
であることもできる。このシリコンは、好ましくは、1017乃至1020／ｃｍ3程度
のレベルに燐、砒素、またはホウ素をドープする。このドーピングは、シリコン
の堆積中に現位置で行うことも、または窒化物を通してのイオン注入によって行
うこともできる。
【００２２】 シリコン・オン・グラス（ＳＯＧ）またはＣＶＤ酸化物４３が窒化物フィルム
上に堆積され、エッチバックまたはＣＭＰによって、図５Ｆに示すように絶縁酸
化物３６の上の窒化物フィルムの上面のレベルまで研磨され、平面化される。こ
れにより活性領域３８の上の領域だけに酸化物４３が残され、この酸化物をマス
クとして使用してエッチングすることにより窒化物フィルムが絶縁酸化物上の領
域から除去される。次いで、残されたＳＯＧまたはＣＶＤ酸化物が湿式化学溶液
を用いてエッチングすることにより除去され、活性領域内の窒化物４２が露出さ
れる。この窒化物をマスクとして使用し、異方性乾式エッチングすることにより
、図５Ｇに示すように、絶縁酸化物より上のシリコン４１を除去し、活性領域内
のシリコンだけを残して浮遊ゲート４４を形成させる。これらのゲートは、ゲー
ト酸化物３７の上面に沿って、且つ絶縁酸化物の側縁に沿って延びている。
上に堆積され、エッチバックまたはＣＭＰによって、図５Ｆに示すように絶縁酸
化物３６の上の窒化物フィルムの上面のレベルまで研磨され、平面化される。こ
れにより活性領域３８の上の領域だけに酸化物４３が残され、この酸化物をマス
クとして使用してエッチングすることにより窒化物フィルムが絶縁酸化物上の領
域から除去される。次いで、残されたＳＯＧまたはＣＶＤ酸化物が湿式化学溶液
を用いてエッチングすることにより除去され、活性領域内の窒化物４２が露出さ
れる。この窒化物をマスクとして使用し、異方性乾式エッチングすることにより
、図５Ｇに示すように、絶縁酸化物より上のシリコン４１を除去し、活性領域内
のシリコンだけを残して浮遊ゲート４４を形成させる。これらのゲートは、ゲー
ト酸化物３７の上面に沿って、且つ絶縁酸化物の側縁に沿って延びている。
【００２３】 図５Ｈに示すように、浮遊ゲートを形成させた後に、それらをカバーしている
窒化物をストリップして除去し、誘電体フィルム４６を浮遊ゲート及び絶縁酸化
物の上に堆積させる。このフィルムは、好ましくはＯＮＯ（酸化物／窒化物／酸
化物）であるが、純酸化物フィルムまたは酸化物と窒化物の他の組合せであるこ
ともできる。ポリシリコンまたはポリサイド（例えば、タングステンシリサイド
）の層４７が誘電体フィルムの上に堆積され、パターン化されて、図６に示すよ
うな制御ゲート４８が形成される。
窒化物をストリップして除去し、誘電体フィルム４６を浮遊ゲート及び絶縁酸化
物の上に堆積させる。このフィルムは、好ましくはＯＮＯ（酸化物／窒化物／酸
化物）であるが、純酸化物フィルムまたは酸化物と窒化物の他の組合せであるこ
ともできる。ポリシリコンまたはポリサイド（例えば、タングステンシリサイド
）の層４７が誘電体フィルムの上に堆積され、パターン化されて、図６に示すよ
うな制御ゲート４８が形成される。
【００２４】 制御ゲートは、フォトリソグラフィックマスク（図示してない）によってパタ
ーン化される。このマスクは活性領域３８を横切って延びる浮遊ゲートの縁５１
をも限定する。次に、マスクされていない領域内の２つのシリコン層及び誘電体
層を異方的にエッチングすることにより除去し、制御ゲート４８及び浮遊ゲート
４４を残すと、浮遊ゲートの縁５１は対応する制御ゲートの縁と自己整列する。
浮遊ゲートの他の２つの縁は、絶縁酸化物の側縁３６ａと自己整列する。
ーン化される。このマスクは活性領域３８を横切って延びる浮遊ゲートの縁５１
をも限定する。次に、マスクされていない領域内の２つのシリコン層及び誘電体
層を異方的にエッチングすることにより除去し、制御ゲート４８及び浮遊ゲート
４４を残すと、浮遊ゲートの縁５１は対応する制御ゲートの縁と自己整列する。
浮遊ゲートの他の２つの縁は、絶縁酸化物の側縁３６ａと自己整列する。
【００２５】 図７に示すように、ドレイン領域５３及びソース領域５４が基体１８内に形成
され、ソース領域の部分５４ａは浮遊ゲートの下に横たわるようにされる。これ
らの領域は、シリコン基体の導電型とは逆の導電型で重度にドープされた導電層
である。酸化物スペーサー５５が、メモリセルの側に沿って形成される。
され、ソース領域の部分５４ａは浮遊ゲートの下に横たわるようにされる。これ
らの領域は、シリコン基体の導電型とは逆の導電型で重度にドープされた導電層
である。酸化物スペーサー５５が、メモリセルの側に沿って形成される。
【００２６】 シリコン層４１を比較的薄くし、且つ浮遊ゲートの側壁４４ａの高さを増加さ
せることによって、制御ゲートと浮遊ゲートとの間の容量領域を比較的大きくす
ることができる。図示の実施の形態では、側壁４４ａの高さは、浮遊ゲートの底
壁４４ｂの幅の80乃至160％程度であり、好ましくは1000−5000Å 程度である。
制御ゲートは比較的高い側壁４８ａを有しており、底壁４８ｂは浮遊ゲートの側
壁及び底壁と接近して離間した対面関係にある。これにより、制御ゲートと浮遊
ゲートとの間に大きい結合比が得られるので、電圧を制御ゲートから浮遊ゲート
へ効率的に結合することができ、メモリセルは浮遊ゲートを絶縁酸化物上に被せ
なくても頑強な書込み及び消去性能を維持することができる。
せることによって、制御ゲートと浮遊ゲートとの間の容量領域を比較的大きくす
ることができる。図示の実施の形態では、側壁４４ａの高さは、浮遊ゲートの底
壁４４ｂの幅の80乃至160％程度であり、好ましくは1000−5000Å 程度である。
制御ゲートは比較的高い側壁４８ａを有しており、底壁４８ｂは浮遊ゲートの側
壁及び底壁と接近して離間した対面関係にある。これにより、制御ゲートと浮遊
ゲートとの間に大きい結合比が得られるので、電圧を制御ゲートから浮遊ゲート
へ効率的に結合することができ、メモリセルは浮遊ゲートを絶縁酸化物上に被せ
なくても頑強な書込み及び消去性能を維持することができる。
【００２７】 図６及び７のメモリセルの動作は以下の通りであり、３つのノード端子に印加
するバイアス電圧を表１に示す。 表 １
するバイアス電圧を表１に示す。 表 １
【００２８】 消去モードでは、浮遊ゲートの内側の電子はファウラー・ノルトハイムトンネ
リング機構によって、浮遊ゲートから、浮遊ゲートの下のソース領域５４ａの部
分へトンネルを通り抜ける。消去動作中に、トンネル酸化物３７を横切って高い
電界（＞10ＭＶ／ｃｍ）が確立される。これは、約−７Ｖの負電圧を制御ゲート
へ印加し、約５Ｖの正電圧をソースノードへ印加するか、または制御ゲートに０
Ｖを印加し、約12Ｖをソースノードへ印加することによって達成することができ
る。何れの場合も、ドレインノードは浮動に保ったままである。制御ゲートと浮
遊ゲートとの間が約90％の結合比であるので、消去モード中のソースと制御ゲー
トとの間の電圧差の殆どがトンネル酸化物を横切って現れ、電子は浮遊ゲートか
ら、ソース領域の重畳する部分へトンネルを通り抜ける。
リング機構によって、浮遊ゲートから、浮遊ゲートの下のソース領域５４ａの部
分へトンネルを通り抜ける。消去動作中に、トンネル酸化物３７を横切って高い
電界（＞10ＭＶ／ｃｍ）が確立される。これは、約−７Ｖの負電圧を制御ゲート
へ印加し、約５Ｖの正電圧をソースノードへ印加するか、または制御ゲートに０
Ｖを印加し、約12Ｖをソースノードへ印加することによって達成することができ
る。何れの場合も、ドレインノードは浮動に保ったままである。制御ゲートと浮
遊ゲートとの間が約90％の結合比であるので、消去モード中のソースと制御ゲー
トとの間の電圧差の殆どがトンネル酸化物を横切って現れ、電子は浮遊ゲートか
ら、ソース領域の重畳する部分へトンネルを通り抜ける。
【００２９】 消去動作が完了すると、浮遊ゲートは正に帯電し、メモリセルのしきい値電圧
が低くなってメモリセルは導通、即ち論理“１”状態になる。
が低くなってメモリセルは導通、即ち論理“１”状態になる。
【００３０】 プログラムモードでは、ホットキャリヤー注入によって電子が浮遊ゲート内に
注入されて浮遊ゲートは負に帯電し始める。プログラミング動作中、制御ゲート
は約10Ｖにバイアスされ、ドレインは約５Ｖにバイアスされ、そしてソースは０
Ｖにバイアスされる。プログラミング中に電子がソースからドレインへ流れる時
に、それらはチャネル領域を横切る高い電界によって加速され、それらの若干は
ドレイン接合付近で加熱され、ホット電子の幾らかは約3.1ｅＶの酸化物バリヤ
ーの高さを越えることができ、浮遊ゲート内に注入される。
注入されて浮遊ゲートは負に帯電し始める。プログラミング動作中、制御ゲート
は約10Ｖにバイアスされ、ドレインは約５Ｖにバイアスされ、そしてソースは０
Ｖにバイアスされる。プログラミング中に電子がソースからドレインへ流れる時
に、それらはチャネル領域を横切る高い電界によって加速され、それらの若干は
ドレイン接合付近で加熱され、ホット電子の幾らかは約3.1ｅＶの酸化物バリヤ
ーの高さを越えることができ、浮遊ゲート内に注入される。
【００３１】 プログラミング動作が完了すると、浮遊ゲートは負に帯電し、メモリセルのし
きい値電圧が高くなり、メモリセルは非導通状態、即ち論理“０”状態になる。
きい値電圧が高くなり、メモリセルは非導通状態、即ち論理“０”状態になる。
【００３２】 読出しモードでは、制御ゲートは約３乃至５Ｖにバイアスされ、ソースは０Ｖ
にバイアスされ、そしてドレインは約1.5乃至３Ｖにバイアスされる。メモリセ
ルが消去状態であれば、読出しは導通状態を示して論理“１”がセンス増幅器に
よって識別される。メモリセルがプログラム状態にあれば、読出しは非導通状態
を示して論理“０”がセンス増幅器によって識別される。
にバイアスされ、そしてドレインは約1.5乃至３Ｖにバイアスされる。メモリセ
ルが消去状態であれば、読出しは導通状態を示して論理“１”がセンス増幅器に
よって識別される。メモリセルがプログラム状態にあれば、読出しは非導通状態
を示して論理“０”がセンス増幅器によって識別される。
【００３３】 図８Ａに示すプロセスは、このプロセスが浅溝による分離ではなくＬＯＣＯＳ
（シリコンの局部的酸化）を使用する点を除いて、概ね図５Ａ−５Ｈのプロセス
に類似している。２つのプロセスによって作られるデバイスの対応要素には、同
じ番号が付されている。
（シリコンの局部的酸化）を使用する点を除いて、概ね図５Ａ−５Ｈのプロセス
に類似している。２つのプロセスによって作られるデバイスの対応要素には、同
じ番号が付されている。
【００３４】 この実施の形態においては、パッド酸化物３３が基体３２上に形成された後に
ポリシリコン層５６がパッド酸化物上に形成され、窒化物層５７がポリシリコン
層上に形成される。絶縁酸化物３６が熱成長され、最短に出来る鳥の嘴５８が酸
化物から横方向に突き出る。絶縁酸化物の基体からの高さ５９は、高い側壁を有
する浮遊ゲートと、制御ゲートと浮遊ゲートとの間の大きい結合容量とを得るた
めに重要である。図示の実施の形態では、絶縁酸化物の基体からの高さは、酸化
物の合計高さ６１の55％程度である。
ポリシリコン層５６がパッド酸化物上に形成され、窒化物層５７がポリシリコン
層上に形成される。絶縁酸化物３６が熱成長され、最短に出来る鳥の嘴５８が酸
化物から横方向に突き出る。絶縁酸化物の基体からの高さ５９は、高い側壁を有
する浮遊ゲートと、制御ゲートと浮遊ゲートとの間の大きい結合容量とを得るた
めに重要である。図示の実施の形態では、絶縁酸化物の基体からの高さは、酸化
物の合計高さ６１の55％程度である。
【００３５】 絶縁酸化物領域が形成された後に、パッド酸化物、ポリシリコン、及び窒化物
がストリップされて除去され、ゲート酸化物３７が活性領域３８上に熱的に成長
される。次いで図５Ａ−５Ｈに示すように、シリコン層４１、窒化物層４２、及
びＳＯＧまたはＣＶＤ酸化物４３が堆積され、ＳＯＧまたはＣＶＤ酸化物が絶縁
酸化物の上の窒化物の上面と同じレベルまで平面化されるので、ＳＯＧまたはＣ
ＶＤ酸化物４３は活性領域内だけに残されるようになる。
がストリップされて除去され、ゲート酸化物３７が活性領域３８上に熱的に成長
される。次いで図５Ａ−５Ｈに示すように、シリコン層４１、窒化物層４２、及
びＳＯＧまたはＣＶＤ酸化物４３が堆積され、ＳＯＧまたはＣＶＤ酸化物が絶縁
酸化物の上の窒化物の上面と同じレベルまで平面化されるので、ＳＯＧまたはＣ
ＶＤ酸化物４３は活性領域内だけに残されるようになる。
【００３６】 図５Ａ−５Ｈの実施の形態におけるように、絶縁酸化物３６より上の窒化物は
、ＳＯＧまたはＣＶＤ酸化物をマスクとして使用してエッチングによって除去さ
れる。次いで、残された窒化物４２をマスクとして使用し、湿式エッチング溶液
を用いてＳＯＧまたはＣＶＤ酸化物が活性領域から除去され、また絶縁酸化物よ
り上のシリコン４１がエッチングにより除去され、シリコンは活性領域内だけに
残される。
、ＳＯＧまたはＣＶＤ酸化物をマスクとして使用してエッチングによって除去さ
れる。次いで、残された窒化物４２をマスクとして使用し、湿式エッチング溶液
を用いてＳＯＧまたはＣＶＤ酸化物が活性領域から除去され、また絶縁酸化物よ
り上のシリコン４１がエッチングにより除去され、シリコンは活性領域内だけに
残される。
【００３７】 活性領域内のシリコンをカバーしている窒化物４２がストリップされて除去さ
れ、活性領域３８を横切って延びる浮遊ゲート４４の一方の、または両方の側５
１、５２を限定するためにフォトリソグラフィックマスクが使用される。もし一
方の側だけを限定するのであれば、それはコンタクト６６に向いている方の側５
１であり、他方の側５２は制御ゲートパターンの形成中に画定されることになる
。浮遊ゲートマスクを限定した後に、マスクされていない領域内のシリコンが異
方性エッチングにより除去される。
れ、活性領域３８を横切って延びる浮遊ゲート４４の一方の、または両方の側５
１、５２を限定するためにフォトリソグラフィックマスクが使用される。もし一
方の側だけを限定するのであれば、それはコンタクト６６に向いている方の側５
１であり、他方の側５２は制御ゲートパターンの形成中に画定されることになる
。浮遊ゲートマスクを限定した後に、マスクされていない領域内のシリコンが異
方性エッチングにより除去される。
【００３８】 誘電体フィルム４６が残されたシリコンの上に堆積され、絶縁酸化物及び第２
のシリコン層４７が誘電体フィルム上に堆積される。この層は、好ましくは1020 乃至1021／ｃｍ3程度のレベルまで燐、砒素、またはホウ素で重度にドープされ
たポリシリコンで形成することができる。このドーピングは、堆積中の現位置ド
ーピング、またはイオン注入の何れかによって行うことができる。代替として、
ポリシリコンの代わりにタングステンシリサイドのようなポリサイドを使用する
ことができる。
のシリコン層４７が誘電体フィルム上に堆積される。この層は、好ましくは1020 乃至1021／ｃｍ3程度のレベルまで燐、砒素、またはホウ素で重度にドープされ
たポリシリコンで形成することができる。このドーピングは、堆積中の現位置ド
ーピング、またはイオン注入の何れかによって行うことができる。代替として、
ポリシリコンの代わりにタングステンシリサイドのようなポリサイドを使用する
ことができる。
【００３９】 第２のシリコン層を形成させた後に、別のフォトリソグラフィックマスクを使
用して、図９に示すような制御ゲートパターンを画定する。パターン画定に続い
て、層のマスクされていない部分が異方性エッチングにより除去され、制御ゲー
ト４８が形成される。浮遊ゲートの第２の側が未だに形成されていない場合には
、誘電体フィルム４６及びシリコン層４４を通しての異方性エッチングが継続さ
れ、浮遊ゲートパターンを完成させる。
用して、図９に示すような制御ゲートパターンを画定する。パターン画定に続い
て、層のマスクされていない部分が異方性エッチングにより除去され、制御ゲー
ト４８が形成される。浮遊ゲートの第２の側が未だに形成されていない場合には
、誘電体フィルム４６及びシリコン層４４を通しての異方性エッチングが継続さ
れ、浮遊ゲートパターンを完成させる。
【００４０】 図１０に示すように、制御ゲート４８の部分４８ｃが浮遊ゲート４４に覆い被
さっており、比較的薄い（例えば、70−150Å ）ゲート酸化物３７ａが、シリコ
ン基体と浮遊ゲートとの間に形成され、そして比較的厚い（例えば、100−350Å
）ゲート酸化物３７ｂが、基体と制御ゲートの覆い被さっている部分との間に
形成されている。チャネル６６も、制御ゲートの覆い被さっている部分の下の１
つの部分６６ａと、浮遊ゲートの下の別の部分６６ｂとを有している。この実施
の形態では、ドレイン５３、チャネル６６、及び制御ゲート４８は、浮遊ゲート
４４及び制御ゲート４８を一部とするメモリセルに直接接している選択トランジ
スタであると考えることができる。
さっており、比較的薄い（例えば、70−150Å ）ゲート酸化物３７ａが、シリコ
ン基体と浮遊ゲートとの間に形成され、そして比較的厚い（例えば、100−350Å
）ゲート酸化物３７ｂが、基体と制御ゲートの覆い被さっている部分との間に
形成されている。チャネル６６も、制御ゲートの覆い被さっている部分の下の１
つの部分６６ａと、浮遊ゲートの下の別の部分６６ｂとを有している。この実施
の形態では、ドレイン５３、チャネル６６、及び制御ゲート４８は、浮遊ゲート
４４及び制御ゲート４８を一部とするメモリセルに直接接している選択トランジ
スタであると考えることができる。
【００４１】 図５Ａ−５Ｈのプロセスによって製造されたデバイスにおけるように、浮遊ゲ
ートは比較的高い側壁４４ａを有しており、図示の実施の形態では底壁４４ｂの
幅の80−160％程度であり、好ましくは1000−5000Å 程度の高さである。制御ゲ
ートも比較的高い側壁４８ａを有しており、底壁４８ｂは浮遊ゲートの側壁及び
底壁と接近して離間した対面関係にある。これにより、制御ゲートとの容量性結
合のための比較的大きい面積が得られ、大きい結合比がもたらされるので、電圧
を制御ゲートから浮遊ゲートへ効率的に結合することができる。その結果、メモ
リセルは浮遊ゲートを絶縁酸化物上に被せなくても頑強な書込み及び消去性能を
維持することができる。
ートは比較的高い側壁４４ａを有しており、図示の実施の形態では底壁４４ｂの
幅の80−160％程度であり、好ましくは1000−5000Å 程度の高さである。制御ゲ
ートも比較的高い側壁４８ａを有しており、底壁４８ｂは浮遊ゲートの側壁及び
底壁と接近して離間した対面関係にある。これにより、制御ゲートとの容量性結
合のための比較的大きい面積が得られ、大きい結合比がもたらされるので、電圧
を制御ゲートから浮遊ゲートへ効率的に結合することができる。その結果、メモ
リセルは浮遊ゲートを絶縁酸化物上に被せなくても頑強な書込み及び消去性能を
維持することができる。
【００４２】 図９及び１０のメモリセルの動作は以下の通りであり、３つのノード端子に印
加するバイアス電圧を表２に示す。 表 ２
加するバイアス電圧を表２に示す。 表 ２
【００４３】 消去モードでは、浮遊ゲートの内側の電子はファウラー・ノルトハイムトン
ネリング機構によって、浮遊ゲートから、浮遊ゲートの下のソース領域５４ａの
部分へトンネルを通り抜ける。消去動作中に、トンネル酸化物３７を横切って高
い電界（＞10ＭＶ／ｃｍ）が確立される。これは、約−７Ｖの負電圧を制御ゲー
トへ印加し、約５Ｖの正電圧をソースノードへ印加するか、または制御ゲートに
０Ｖを印加し、約12Ｖをソースノードへ印加することによって達成することがで
きる。何れの場合も、ドレインノードは浮動に保たれたままである。制御ゲート
と浮遊ゲートとの間が約90％の結合比であるので、消去モード中にはソースと制
御ゲートとの間の電圧差の殆どがトンネル酸化物を横切って現れ、電子は浮遊ゲ
ートからソース領域の重畳された部分へトンネルを通り抜ける。
ネリング機構によって、浮遊ゲートから、浮遊ゲートの下のソース領域５４ａの
部分へトンネルを通り抜ける。消去動作中に、トンネル酸化物３７を横切って高
い電界（＞10ＭＶ／ｃｍ）が確立される。これは、約−７Ｖの負電圧を制御ゲー
トへ印加し、約５Ｖの正電圧をソースノードへ印加するか、または制御ゲートに
０Ｖを印加し、約12Ｖをソースノードへ印加することによって達成することがで
きる。何れの場合も、ドレインノードは浮動に保たれたままである。制御ゲート
と浮遊ゲートとの間が約90％の結合比であるので、消去モード中にはソースと制
御ゲートとの間の電圧差の殆どがトンネル酸化物を横切って現れ、電子は浮遊ゲ
ートからソース領域の重畳された部分へトンネルを通り抜ける。
【００４４】 消去動作が完了すると、浮遊ゲートは正に帯電し、メモリセルのしきい値電圧
が低くなってメモリセルは導通、即ち論理“１”状態になる。
が低くなってメモリセルは導通、即ち論理“１”状態になる。
【００４５】 プログラムモードでは、ホットキャリヤー注入によって電子が浮遊ゲート内に
注入されて浮遊ゲートは負に帯電する。プログラミング動作中、制御ゲートは約
10Ｖにバイアスされ、ドレインは０Ｖにバイアスされ、そしてソースは約７Ｖに
バイアスされる。プログラミング中に電子がソースからドレインへ流れる時に、
それらはチャネル領域を横切る高い電界によって加速され、それらの幾らかはド
レイン接合付近で加熱される。ホット電子の幾らかは約3.1ｅＶの酸化物バリヤ
ーの高さを越えることができ、浮遊ゲート内に注入される。
注入されて浮遊ゲートは負に帯電する。プログラミング動作中、制御ゲートは約
10Ｖにバイアスされ、ドレインは０Ｖにバイアスされ、そしてソースは約７Ｖに
バイアスされる。プログラミング中に電子がソースからドレインへ流れる時に、
それらはチャネル領域を横切る高い電界によって加速され、それらの幾らかはド
レイン接合付近で加熱される。ホット電子の幾らかは約3.1ｅＶの酸化物バリヤ
ーの高さを越えることができ、浮遊ゲート内に注入される。
【００４６】 プログラミング動作が完了すると、浮遊ゲートは負に帯電してメモリセルのし
きい値電圧が高くなり、メモリセルは非導通状態、即ち論理“０”状態になる。
きい値電圧が高くなり、メモリセルは非導通状態、即ち論理“０”状態になる。
【００４７】 読出しモードでは、制御ゲートは約３乃至５Ｖにバイアスされ、ソースは０Ｖ
にバイアスされ、そしてドレインは約1.5乃至３Ｖにバイアスされる。メモリセ
ルが消去状態であれば、読出しは導通状態を示して論理“１”がセンス増幅器に
よって識別される。メモリセルがプログラム状態にあれば、読出しは非導通状態
を示して論理“０”がセンス増幅器によって識別される。
にバイアスされ、そしてドレインは約1.5乃至３Ｖにバイアスされる。メモリセ
ルが消去状態であれば、読出しは導通状態を示して論理“１”がセンス増幅器に
よって識別される。メモリセルがプログラム状態にあれば、読出しは非導通状態
を示して論理“０”がセンス増幅器によって識別される。
【００４８】 図１１Ａ及び１１Ｂは、ＣＭＰ研磨及び浅溝絶縁を使用して自己整列浮遊ゲー
トを形成する別のプロセスを示している。絶縁酸化物領域３６が上述したように
形成され、ゲート酸化物３７が活性領域３８上に成長される。ポリシリコンまた
は非晶質シリコンの層６８が、ゲート酸化物及び絶縁酸化物の上に堆積される。
この層は100−1000Å 程度の厚みを有し、1017乃至1020／ｃｍ3程度のレベルま
で燐、砒素、またはホウ素でドープされている。これも100−1000Å 程度の厚み
を有する窒化物層６９が、シリコン上に堆積される。
トを形成する別のプロセスを示している。絶縁酸化物領域３６が上述したように
形成され、ゲート酸化物３７が活性領域３８上に成長される。ポリシリコンまた
は非晶質シリコンの層６８が、ゲート酸化物及び絶縁酸化物の上に堆積される。
この層は100−1000Å 程度の厚みを有し、1017乃至1020／ｃｍ3程度のレベルま
で燐、砒素、またはホウ素でドープされている。これも100−1000Å 程度の厚み
を有する窒化物層６９が、シリコン上に堆積される。
【００４９】 シリコンが極めて薄く（例えば、約500Å より薄い）、イオン注入によってド
ープされる場合には、注入される殆どのイオンがゲート酸化物及び／またはシリ
コン基体内に突入せずに、シリコン内に分配されるように窒化物を通して注入す
ることが好ましい。
ープされる場合には、注入される殆どのイオンがゲート酸化物及び／またはシリ
コン基体内に突入せずに、シリコン内に分配されるように窒化物を通して注入す
ることが好ましい。
【００５０】 次に、ＣＭＰ研磨動作が遂行されて、図１１Ｂに示すように絶縁酸化物上のシ
リコンの上面のレベルまで、またはそれより僅かに下まで絶縁酸化物より上の窒
化物６９が除去される。活性領域内に残された窒化物をマスクとして使用して、
絶縁酸化物の上のシリコンが異方性エッチングにより除去される。制御ゲート、
制御ゲートと浮遊ゲートとの間の誘電体フィルム、及び浮遊ゲートの残された縁
が、図５Ａ−５Ｈのプロセスにおけるように形成される。
リコンの上面のレベルまで、またはそれより僅かに下まで絶縁酸化物より上の窒
化物６９が除去される。活性領域内に残された窒化物をマスクとして使用して、
絶縁酸化物の上のシリコンが異方性エッチングにより除去される。制御ゲート、
制御ゲートと浮遊ゲートとの間の誘電体フィルム、及び浮遊ゲートの残された縁
が、図５Ａ−５Ｈのプロセスにおけるように形成される。
【００５１】 図１２Ａ及び１２Ｂは、絶縁酸化物領域が浅溝ではなくＬＯＣＯＳプロセスに
よって形成されることを除いて、図１１Ａ及び１１Ｂのプロセスと実質的に同一
なプロセスを示している。絶縁酸化物領域が形成された後の、残余のステップは
実質的に同一であり、２つのプロセスによって製造されたデバイス内の対応要素
には同一番号を付してある。即ち、ゲート酸化物３７が基体上に成長され、シリ
コン層６８がゲート酸化物及び絶縁酸化物上に堆積され、そして窒化物層６９が
シリコン上に堆積される。
よって形成されることを除いて、図１１Ａ及び１１Ｂのプロセスと実質的に同一
なプロセスを示している。絶縁酸化物領域が形成された後の、残余のステップは
実質的に同一であり、２つのプロセスによって製造されたデバイス内の対応要素
には同一番号を付してある。即ち、ゲート酸化物３７が基体上に成長され、シリ
コン層６８がゲート酸化物及び絶縁酸化物上に堆積され、そして窒化物層６９が
シリコン上に堆積される。
【００５２】 絶縁酸化物より上の窒化物がＣＭＰ研磨によって除去され、残された窒化物が
マスクとして使用されて絶縁酸化物上のシリコンがエッチングにより除去される
。制御ゲート、制御ゲートと浮遊ゲートとの間の誘電体フィルム、及び浮遊ゲー
トの残された縁が、図５Ａ−５Ｈのプロセスにおけるように形成される。
マスクとして使用されて絶縁酸化物上のシリコンがエッチングにより除去される
。制御ゲート、制御ゲートと浮遊ゲートとの間の誘電体フィルム、及び浮遊ゲー
トの残された縁が、図５Ａ−５Ｈのプロセスにおけるように形成される。
【００５３】 本発明は、多くの重要な特色及び長所を有している。高い側壁を有する比較的
薄い浮遊ゲートは、従来技術のデバイスでは必要とされていたエンドキャップを
用いずに、頑強な書込み及び消去性能を与える。エンドキャップを排除したこと
により、メモリセル及びアレイのサイズが大幅に減少する。更に、パターンシフ
ティング及び隅の丸まり効果によってもたらされるプロセス歩留まり変動が排除
され、より良く、より安定なプロセス歩留まりが得られる。
薄い浮遊ゲートは、従来技術のデバイスでは必要とされていたエンドキャップを
用いずに、頑強な書込み及び消去性能を与える。エンドキャップを排除したこと
により、メモリセル及びアレイのサイズが大幅に減少する。更に、パターンシフ
ティング及び隅の丸まり効果によってもたらされるプロセス歩留まり変動が排除
され、より良く、より安定なプロセス歩留まりが得られる。
【００５４】 図１１Ａ−１１Ｂ及び図１２Ａ−１２Ｂのプロセスは、オーバーエッチングス
テップを付加することによって、シリコンエッチング中に絶縁酸化物領域上の薄
いシリコンを完全にエッチングすることができ、同時にシリコンの側壁の高さ７
１を正確に制御できるというさらなる長所を有している。これは、所望量の結合
を得るために、制御ゲートと浮遊ゲートとの間に大きい容量を維持する上で重要
である。更に、窒化物は薄いシリコン層と、下に横たわる薄いゲート酸化物とを
ＣＭＰ研磨ステップ中の汚染から保護するのにも役立つ。
テップを付加することによって、シリコンエッチング中に絶縁酸化物領域上の薄
いシリコンを完全にエッチングすることができ、同時にシリコンの側壁の高さ７
１を正確に制御できるというさらなる長所を有している。これは、所望量の結合
を得るために、制御ゲートと浮遊ゲートとの間に大きい容量を維持する上で重要
である。更に、窒化物は薄いシリコン層と、下に横たわる薄いゲート酸化物とを
ＣＭＰ研磨ステップ中の汚染から保護するのにも役立つ。
【００５５】 図１３Ａ−１３Ｇに示すプロセスは、ゲート酸化物またはトンネル酸化物とし
て使用するための70−250Å 程度の厚みを有する酸化物層１３６を、単結晶シリ
コン基体１３７上に熱的に成長させる。基体は、ＰウェルまたはＰ基体材料の形
状であることができる。浮遊ゲートとして使用するためのポリシリコンまたは非
晶質シリコンの層１３８（ポリ１層）が堆積され、誘電体フィルム１３９がシリ
コン層の上に形成される。ポリ１層は100−1000Å 程度の厚みを有しており、こ
れは典型的には約2000Å である従来技術のデバイスの浮遊ゲートよりもかなり
薄い。ポリ１層は、好ましくは、1017乃至1020／ｃｍ3程度のレベルまで燐、砒
素、またはホウ素をドープされている。このドーピングは、シリコンの堆積中に
インシトゥで行うことも、またはシリコン内へ直接、または窒化物を通してイオ
ン注入によって行うこともできる。
て使用するための70−250Å 程度の厚みを有する酸化物層１３６を、単結晶シリ
コン基体１３７上に熱的に成長させる。基体は、ＰウェルまたはＰ基体材料の形
状であることができる。浮遊ゲートとして使用するためのポリシリコンまたは非
晶質シリコンの層１３８（ポリ１層）が堆積され、誘電体フィルム１３９がシリ
コン層の上に形成される。ポリ１層は100−1000Å 程度の厚みを有しており、こ
れは典型的には約2000Å である従来技術のデバイスの浮遊ゲートよりもかなり
薄い。ポリ１層は、好ましくは、1017乃至1020／ｃｍ3程度のレベルまで燐、砒
素、またはホウ素をドープされている。このドーピングは、シリコンの堆積中に
インシトゥで行うことも、またはシリコン内へ直接、または窒化物を通してイオ
ン注入によって行うこともできる。
【００５６】 誘電体フィルムは、純酸化物、または酸化物、窒化物、及び酸化物の組合せ（
ＯＮＯ）の何れかであることができ、図示実施の形態では、それは、30−100Å
程度の厚みを有する下側酸化物層１４１と、60−300Å 程度の厚みを有する中央
窒化物層１４２と、30−100Å 程度の厚みを有する上側酸化物層１４３とからな
る。
ＯＮＯ）の何れかであることができ、図示実施の形態では、それは、30−100Å
程度の厚みを有する下側酸化物層１４１と、60−300Å 程度の厚みを有する中央
窒化物層１４２と、30−100Å 程度の厚みを有する上側酸化物層１４３とからな
る。
【００５７】 制御ゲートとして使用されるポリシリコンの層１４４（ポリ２層）が、誘電体
フィルム上に堆積される。この層は、1500−3500Å 程度の厚みを有し、1020乃
至1021／ｃｍ3程度のレベルまで燐、砒素、またはホウ素で重度にドープされて
いる。次いで、ＣＶＤ酸化物または窒化物の層１４６が、300−1000Å 程度の厚
みまでポリ２層の上に堆積される。この酸化物または窒化物の層は、次に遂行さ
れる乾式エッチングプロセス中に、制御ゲート内のポリ２がエッチングによって
除去されるのを防ぐためのマスクとして役立つ。
フィルム上に堆積される。この層は、1500−3500Å 程度の厚みを有し、1020乃
至1021／ｃｍ3程度のレベルまで燐、砒素、またはホウ素で重度にドープされて
いる。次いで、ＣＶＤ酸化物または窒化物の層１４６が、300−1000Å 程度の厚
みまでポリ２層の上に堆積される。この酸化物または窒化物の層は、次に遂行さ
れる乾式エッチングプロセス中に、制御ゲート内のポリ２がエッチングによって
除去されるのを防ぐためのマスクとして役立つ。
【００５８】 制御ゲート及び浮遊ゲートの両方を同時に限定するために、フォトリソグラフ
ィックマスク（図示してない）が層１４６の上に形成され、この層及びポリ２層
のマスクされていない部分が異方的な乾式エッチングにより除去され、図１３Ｂ
に示すように、制御ゲート１４７を形成するポリ２の部分だけに残される。次い
でフォトレジストがストリップされて除去され、酸化物層１４８が100−600Å
程度の厚みまでポリシリコンの側壁上に熱的に成長される。
ィックマスク（図示してない）が層１４６の上に形成され、この層及びポリ２層
のマスクされていない部分が異方的な乾式エッチングにより除去され、図１３Ｂ
に示すように、制御ゲート１４７を形成するポリ２の部分だけに残される。次い
でフォトレジストがストリップされて除去され、酸化物層１４８が100−600Å
程度の厚みまでポリシリコンの側壁上に熱的に成長される。
【００５９】 熱酸化プロセス中に、ポリシリコンの隅が丸くなる。これは、シリコンの酸化
速度が酸化物層１４３、１４６との界面付近で速いからである。この丸まり効果
はポリシリコンの鋭い角を排除し、従って制御ゲートと選択ゲートとの間の漏洩
電流を最小にするので、消去サイクル中のメモリセルの性能を向上させる。
速度が酸化物層１４３、１４６との界面付近で速いからである。この丸まり効果
はポリシリコンの鋭い角を排除し、従って制御ゲートと選択ゲートとの間の漏洩
電流を最小にするので、消去サイクル中のメモリセルの性能を向上させる。
【００６０】 次に図１３Ｃを参照する。制御ゲート及びその上の酸化物及び／または窒化物
をマスクとして使用し、ポリ間誘電体及びポリ１が異方的な乾式エッチングによ
ってエッチングされ、ポリ間誘電体１４９及び浮遊ゲート１５１が形成される。
次いで、熱的な酸化ステップにおいて選択ゲート酸化物１５２が基体上に形成さ
れ、酸化物層１５３が浮遊ゲートの露出された縁上に形成され、また制御ゲート
の側壁上の酸化物層１４８が厚くされる。酸化物層１５３は、トンネリング酸化
物として使用され、好ましくは50−300Å 程度の厚みを有している。もし望むな
らば、ＣＶＤ酸化物の薄い（約50−200Å）層を熱酸化物の上に堆積させ、酸化
物フィルムの品質を改善し、選択ゲートと浮遊ゲートとの間の妨害を減少させる
ことができる。
をマスクとして使用し、ポリ間誘電体及びポリ１が異方的な乾式エッチングによ
ってエッチングされ、ポリ間誘電体１４９及び浮遊ゲート１５１が形成される。
次いで、熱的な酸化ステップにおいて選択ゲート酸化物１５２が基体上に形成さ
れ、酸化物層１５３が浮遊ゲートの露出された縁上に形成され、また制御ゲート
の側壁上の酸化物層１４８が厚くされる。酸化物層１５３は、トンネリング酸化
物として使用され、好ましくは50−300Å 程度の厚みを有している。もし望むな
らば、ＣＶＤ酸化物の薄い（約50−200Å）層を熱酸化物の上に堆積させ、酸化
物フィルムの品質を改善し、選択ゲートと浮遊ゲートとの間の妨害を減少させる
ことができる。
【００６１】 熱酸化プロセス中に、浮遊ゲートの縁部分または側壁１５４が丸くなる。これ
は、ポリ１の酸化速度がその上及び下の酸化物層との界面付近で速いからである
。この丸められた湾曲が電界を強め、それによって電子がこの領域を通して浮遊
ゲートからトンネルによって出て行くことを遙かに容易にする。更に、これは、
ポリ１の方形の隅付近のトンネル酸化物内で発生する局所化されたトラッピング
効果を排除する。これは、プログラムサイクル及び消去サイクル中のメモリセル
の性能を向上させる。
は、ポリ１の酸化速度がその上及び下の酸化物層との界面付近で速いからである
。この丸められた湾曲が電界を強め、それによって電子がこの領域を通して浮遊
ゲートからトンネルによって出て行くことを遙かに容易にする。更に、これは、
ポリ１の方形の隅付近のトンネル酸化物内で発生する局所化されたトラッピング
効果を排除する。これは、プログラムサイクル及び消去サイクル中のメモリセル
の性能を向上させる。
【００６２】 次に、図１３Ｄに示すように、ポリシリコン層（ポリ３）１５６が酸化物層の
上に堆積され、窒化物または酸化物層１５７がポリ３層の上に堆積される。この
堆積中に、制御ゲート、その上の酸化物または窒化物の層、ポリ間誘電体、及び
浮遊ゲートによって形成される段が、対応する段１５６ａをポリ３層内に形成さ
せる。この段は、選択ゲートを形成するために次に遂行されるポリ３層の部分の
除去の際に使用される。この理由から、ポリ３層の厚みは、それを形成させるス
テップの高さよりも小さくすべきである。１つの実施の形態では、ポリ３層は20
00−4000Å 程度の厚みを有しており、窒化物または酸化物層１５７は200−1500
Å 程度の厚みを有している。
上に堆積され、窒化物または酸化物層１５７がポリ３層の上に堆積される。この
堆積中に、制御ゲート、その上の酸化物または窒化物の層、ポリ間誘電体、及び
浮遊ゲートによって形成される段が、対応する段１５６ａをポリ３層内に形成さ
せる。この段は、選択ゲートを形成するために次に遂行されるポリ３層の部分の
除去の際に使用される。この理由から、ポリ３層の厚みは、それを形成させるス
テップの高さよりも小さくすべきである。１つの実施の形態では、ポリ３層は20
00−4000Å 程度の厚みを有しており、窒化物または酸化物層１５７は200−1500
Å 程度の厚みを有している。
【００６３】 窒化物または酸化物層は異方的な乾式エッチングによってポリ３層の領域から
除去され、図１３Ｅに示すように、垂直に延びる部分１５８だけが残される。ポ
リ３層も異方性エッチングされ、選択ゲート１５９が形成される。ポリ３層は、
制御ゲート及びその下の他の要素によって形成されている段よりも薄いから、ポ
リ３層の厚みまでエッチングすると制御ゲート上のポリ３層の全てと、ステップ
１５６ａが形成されていた領域の外側のポリ３の全てとが除去される。
除去され、図１３Ｅに示すように、垂直に延びる部分１５８だけが残される。ポ
リ３層も異方性エッチングされ、選択ゲート１５９が形成される。ポリ３層は、
制御ゲート及びその下の他の要素によって形成されている段よりも薄いから、ポ
リ３層の厚みまでエッチングすると制御ゲート上のポリ３層の全てと、ステップ
１５６ａが形成されていた領域の外側のポリ３の全てとが除去される。
【００６４】 領域１５８内の窒化物または酸化物は、ポリ３の肩１６１がエッチングされな
いように保護する。またそれは、選択ゲートのチャネル長さを制御し、選択ゲー
トのシート抵抗を低くすることにも寄与する。即ち、例えば、窒化物または酸化
物層を厚くすることによって肩を広くすることができ、より長いチャネル長が得
られる。ポリ３層の厚みは、選択ゲートの幅及び高さを調整するためにも使用す
ることができ、ポリ３を厚くすると厚めで幅広のゲートが得られる。シート抵抗
を低くすると選択ゲートのローディング効果が減少し、メモリセルの動作が速め
られる。
いように保護する。またそれは、選択ゲートのチャネル長さを制御し、選択ゲー
トのシート抵抗を低くすることにも寄与する。即ち、例えば、窒化物または酸化
物層を厚くすることによって肩を広くすることができ、より長いチャネル長が得
られる。ポリ３層の厚みは、選択ゲートの幅及び高さを調整するためにも使用す
ることができ、ポリ３を厚くすると厚めで幅広のゲートが得られる。シート抵抗
を低くすると選択ゲートのローディング効果が減少し、メモリセルの動作が速め
られる。
【００６５】 残された窒化物または酸化物は、図１３Ｆに示すようにストリップされて除去
され、フォトリソグラフィックマスキングの後に、選択ゲートとは反対側の制御
ゲートのポリ３層スペーサー１６２がエッチングによって除去される。
され、フォトリソグラフィックマスキングの後に、選択ゲートとは反対側の制御
ゲートのポリ３層スペーサー１６２がエッチングによって除去される。
【００６６】 次に、図１３Ｇに示すように、ソース１６３及びドレイン１６４が基体内に形
成され、酸化物スペーサー１６６が選択ゲート１６１及び制御ゲート１４７の側
に形成される。ソース及びドレインは共に、燐または砒素のようなＮ型材料で重
度にドープされており、ソースは、プログラム動作中にそれに印加される高電圧
を考慮して、ドレインよりも深めの接合で作られている。このメモリセルの消去
通路は、浮遊ゲートの側壁１５４の丸められた湾曲から選択ゲートへである。浮
遊ゲートが比較的薄く、また側壁が丸められているので制御ゲートと浮遊ゲート
との間の結合比を大きくすることとができ、側壁の湾曲の周りの局部的電界が高
められて電子トンネリングがより効率的になる。
成され、酸化物スペーサー１６６が選択ゲート１６１及び制御ゲート１４７の側
に形成される。ソース及びドレインは共に、燐または砒素のようなＮ型材料で重
度にドープされており、ソースは、プログラム動作中にそれに印加される高電圧
を考慮して、ドレインよりも深めの接合で作られている。このメモリセルの消去
通路は、浮遊ゲートの側壁１５４の丸められた湾曲から選択ゲートへである。浮
遊ゲートが比較的薄く、また側壁が丸められているので制御ゲートと浮遊ゲート
との間の結合比を大きくすることとができ、側壁の湾曲の周りの局部的電界が高
められて電子トンネリングがより効率的になる。
【００６７】 制御ゲートをマスクとして使用することによって、浮遊ゲートは制御ゲートと
自動的に自己整列する。同様に、選択ゲートも浮遊ゲート及び制御ゲートに対し
て完全に自己整列し、選択ゲートは小さいシート抵抗を有し、セル動作中の性能
をより良くすることができる。
自動的に自己整列する。同様に、選択ゲートも浮遊ゲート及び制御ゲートに対し
て完全に自己整列し、選択ゲートは小さいシート抵抗を有し、セル動作中の性能
をより良くすることができる。
【００６８】 図１３Ｇのメモリセルの動作は以下の通りであり、４つのノード端子に印加す
るバイアス電圧を表３に示す。 表 ３
るバイアス電圧を表３に示す。 表 ３
【００６９】 消去モードでは、電子はファウラー・ノルトハイムトンネリングによって、
浮遊ゲートから選択ゲートへ移動させられ、浮遊ゲートの内側には主キャリヤー
として正イオンが残される。浮遊ゲートの丸められた湾曲が電界効果を高め、ト
ンネリング酸化物の両側に２つの平坦な表面を用いる場合よりも低い印加電圧で
トンネリングが発生する。この電界強化により、厚めのトンネル酸化物を形成さ
せても、十分な電子のトンネリングを維持することができる。
浮遊ゲートから選択ゲートへ移動させられ、浮遊ゲートの内側には主キャリヤー
として正イオンが残される。浮遊ゲートの丸められた湾曲が電界効果を高め、ト
ンネリング酸化物の両側に２つの平坦な表面を用いる場合よりも低い印加電圧で
トンネリングが発生する。この電界強化により、厚めのトンネル酸化物を形成さ
せても、十分な電子のトンネリングを維持することができる。
【００７０】 制御ゲートから浮遊ゲートへの結合比は、消去モードにおいて約70乃至80％で
あり、これは制御ゲート電圧の約70乃至80％が浮遊ゲートへ結合されることを意
味している。これが制御ゲートと選択ゲートとの間の電圧差の殆どを浮遊ゲート
の丸められた側壁を取り囲むトンネル酸化物を横切って降下させ、それによりフ
ァウラー・ノルトハイムトンネリングをトリガして電子を浮遊ゲートから選択ゲ
ートへトンネルを通り抜ける。浮遊ゲートがより正になるにつれて、メモリセル
のしきい値電圧は−5.0乃至−1.0Ｖのレベルまで低下する。これは、制御ゲート
が０乃至2.5Ｖにバイアスされた時に、浮遊ゲートの下のチャネル内に反転層を
形成させる。従って、メモリセルは消去の後に導通状態、即ち論理１になる。
あり、これは制御ゲート電圧の約70乃至80％が浮遊ゲートへ結合されることを意
味している。これが制御ゲートと選択ゲートとの間の電圧差の殆どを浮遊ゲート
の丸められた側壁を取り囲むトンネル酸化物を横切って降下させ、それによりフ
ァウラー・ノルトハイムトンネリングをトリガして電子を浮遊ゲートから選択ゲ
ートへトンネルを通り抜ける。浮遊ゲートがより正になるにつれて、メモリセル
のしきい値電圧は−5.0乃至−1.0Ｖのレベルまで低下する。これは、制御ゲート
が０乃至2.5Ｖにバイアスされた時に、浮遊ゲートの下のチャネル内に反転層を
形成させる。従って、メモリセルは消去の後に導通状態、即ち論理１になる。
【００７１】 プログラムモードでは電子が浮遊ゲート内へ注入され、浮遊ゲートは負に帯電
する。制御ゲートは7.0乃至10Ｖにバイアスされ、選択ゲートは1.5乃至3.0Ｖに
バイアスされ、ドレインは０Ｖ付近にバイアスされ、そしてソースは4.0乃至8.0
Ｖにバイアスされているので、ソース・ドレイン電圧の殆どは選択ゲートと浮遊
ゲートとの間の中央チャネル領域を横切って降下し、中央チャネル領域内に高い
電界を生成する。更に、浮遊ゲートはソース及び制御ゲートから供給される電圧
によって高電圧に結合されているから、中央チャネル領域と浮遊ゲートとの間の
酸化物を横切る高い垂直電界が確立される。
する。制御ゲートは7.0乃至10Ｖにバイアスされ、選択ゲートは1.5乃至3.0Ｖに
バイアスされ、ドレインは０Ｖ付近にバイアスされ、そしてソースは4.0乃至8.0
Ｖにバイアスされているので、ソース・ドレイン電圧の殆どは選択ゲートと浮遊
ゲートとの間の中央チャネル領域を横切って降下し、中央チャネル領域内に高い
電界を生成する。更に、浮遊ゲートはソース及び制御ゲートから供給される電圧
によって高電圧に結合されているから、中央チャネル領域と浮遊ゲートとの間の
酸化物を横切る高い垂直電界が確立される。
【００７２】 プログラミング中、電子がドレインからソースへ流れる時に、それらは中央チ
ャネル領域にまたがる高い電界によって加速され、それらの若干は加熱される。
垂直電界によって加速されたホットな電子の若干は約3.1ｅＶの酸化物バリヤー
の高さを越えることができ、浮遊ゲート内へ注入される。プログラミングが完了
すると浮遊ゲートは負に帯電し始め、メモリセルのしきい値電圧は約3.0乃至6.0
Ｖまで増加する。これにより、制御ゲートが０乃至2.5Ｖにバイアスされた時に
浮遊ゲートの下のチャネルがターンオフされる。従って、メモリセルは、プログ
ラミングの後は非導通状態、即ち論理０状態になる。
ャネル領域にまたがる高い電界によって加速され、それらの若干は加熱される。
垂直電界によって加速されたホットな電子の若干は約3.1ｅＶの酸化物バリヤー
の高さを越えることができ、浮遊ゲート内へ注入される。プログラミングが完了
すると浮遊ゲートは負に帯電し始め、メモリセルのしきい値電圧は約3.0乃至6.0
Ｖまで増加する。これにより、制御ゲートが０乃至2.5Ｖにバイアスされた時に
浮遊ゲートの下のチャネルがターンオフされる。従って、メモリセルは、プログ
ラミングの後は非導通状態、即ち論理０状態になる。
【００７３】 読出しモードでは、制御ゲートは０乃至2.5Ｖにバイアスされ、ソースは０Ｖ
にバイアスされ、ドレインは1.5乃至3.0Ｖにバイアスされ、そして選択ゲートは
2.5乃至5.0Ｖにバイアスされる。メモリセルが消去状態であれば、浮遊ゲート及
び選択ゲートチャネルが共にターンオンであるので、読出しは導通状態（論理１
）を示す。メモリセルがプログラム状態であれば、浮遊ゲートチャネルがターン
オフであるので、読出しは非導通状態（論理０）を示す。
にバイアスされ、ドレインは1.5乃至3.0Ｖにバイアスされ、そして選択ゲートは
2.5乃至5.0Ｖにバイアスされる。メモリセルが消去状態であれば、浮遊ゲート及
び選択ゲートチャネルが共にターンオンであるので、読出しは導通状態（論理１
）を示す。メモリセルがプログラム状態であれば、浮遊ゲートチャネルがターン
オフであるので、読出しは非導通状態（論理０）を示す。
【００７４】 図１４の実施の形態は図１３Ｇの実施の形態にほぼ類似しており、２つの実施
の形態の対応要素には同一の番号を付してある。しかしながら、図１４の実施の
形態では２つのシリコン層だけが存在し、メモリセルは浮遊ゲート１５１及び選
択ゲート１５９だけを有しており、制御ゲートは存在しない。この実施の形態は
より深いソース接合１６７と、浮遊ゲートの下のより広いソース重なり領域１６
８をも有しており、この重畳領域が、浮遊ゲートに結合される電圧を供給して制
御ゲートの機能を果たす。
の形態の対応要素には同一の番号を付してある。しかしながら、図１４の実施の
形態では２つのシリコン層だけが存在し、メモリセルは浮遊ゲート１５１及び選
択ゲート１５９だけを有しており、制御ゲートは存在しない。この実施の形態は
より深いソース接合１６７と、浮遊ゲートの下のより広いソース重なり領域１６
８をも有しており、この重畳領域が、浮遊ゲートに結合される電圧を供給して制
御ゲートの機能を果たす。
【００７５】 この実施の形態ではポリ１上のＯＮＯフィルムも厚めであり、底部酸化物層１
６９の厚みは50乃至300Å 程度であり、窒化物層１７１の厚みは1000乃至2000Å
程度であり、そして頂部酸化物層１７２の厚みは200乃至1000Å 程度である。
この厚いフィルムが異方性エッチングされ、図１３Ａ−１３Ｇの実施の形態にお
いて制御ゲートが使用されているように、浮遊ゲートの形成の際のマスクとして
役立つ。代替として、もし望むならば、ＯＮＯ層は、50乃至300Å 程度の厚みの
底部酸化物層、及び1000乃至2000Å 程度の厚みの窒化物層を有するＯＮフィル
ムと置換することができる。このメモリセルの消去通路は、浮遊ゲートの側壁１
５４の丸められた湾曲から選択ゲートへである。
６９の厚みは50乃至300Å 程度であり、窒化物層１７１の厚みは1000乃至2000Å
程度であり、そして頂部酸化物層１７２の厚みは200乃至1000Å 程度である。
この厚いフィルムが異方性エッチングされ、図１３Ａ−１３Ｇの実施の形態にお
いて制御ゲートが使用されているように、浮遊ゲートの形成の際のマスクとして
役立つ。代替として、もし望むならば、ＯＮＯ層は、50乃至300Å 程度の厚みの
底部酸化物層、及び1000乃至2000Å 程度の厚みの窒化物層を有するＯＮフィル
ムと置換することができる。このメモリセルの消去通路は、浮遊ゲートの側壁１
５４の丸められた湾曲から選択ゲートへである。
【００７６】 図１４のメモリセルの動作は以下の通りであり、ノード端子に印加するバイア
ス電圧を表４ａに示す。 表 ４ａ
ス電圧を表４ａに示す。 表 ４ａ
【００７７】 消去モードでは、電子はファウラー・ノルトハイムトンネリングによって、
浮遊ゲートから選択ゲートへ移動させられる。12乃至15Ｖ程度の正電圧が選択ゲ
ートに印加され、ドレインノードは浮動に保たれ、そしてソースノードは０Ｖに
バイアスされている。例えばソースノードからの結合比が70乃至85％であると、
ソース電圧の約70乃至85％が浮遊ゲートに結合される。重畳されたソース１６８
とチャネル領域１７３の組合せにより、より大きい電圧がソースノードから浮遊
ゲートへ結合される。これにより、この例ではより大きい結合比、例えば約80乃
至90％が得られる。従って、選択ゲートとソースとの間の電圧差の殆どは、浮遊
ゲートの丸められた側壁１５４を取り囲んでいるトンネル酸化物を横切るように
なり、ファウラー・ノルトハイムトンネリングをトリガして電子を浮遊ゲートか
ら選択ゲートへトンネルを通り抜ける。消去動作が完了すると浮遊ゲートは正に
帯電し始め、メモリセルのしきい値電圧は−5.0乃至−1.0Ｖのレベルまで低下す
る。従って、たとえ浮遊ゲートの上に制御ゲートが存在しなくても、浮遊ゲート
の下のチャネル内に反転層が形成され得る。これでメモリセルは導通状態（論理
１）になる。
浮遊ゲートから選択ゲートへ移動させられる。12乃至15Ｖ程度の正電圧が選択ゲ
ートに印加され、ドレインノードは浮動に保たれ、そしてソースノードは０Ｖに
バイアスされている。例えばソースノードからの結合比が70乃至85％であると、
ソース電圧の約70乃至85％が浮遊ゲートに結合される。重畳されたソース１６８
とチャネル領域１７３の組合せにより、より大きい電圧がソースノードから浮遊
ゲートへ結合される。これにより、この例ではより大きい結合比、例えば約80乃
至90％が得られる。従って、選択ゲートとソースとの間の電圧差の殆どは、浮遊
ゲートの丸められた側壁１５４を取り囲んでいるトンネル酸化物を横切るように
なり、ファウラー・ノルトハイムトンネリングをトリガして電子を浮遊ゲートか
ら選択ゲートへトンネルを通り抜ける。消去動作が完了すると浮遊ゲートは正に
帯電し始め、メモリセルのしきい値電圧は−5.0乃至−1.0Ｖのレベルまで低下す
る。従って、たとえ浮遊ゲートの上に制御ゲートが存在しなくても、浮遊ゲート
の下のチャネル内に反転層が形成され得る。これでメモリセルは導通状態（論理
１）になる。
【００７８】 プログラムモードでは、選択ゲートは1.5乃至3.0Ｖにバイアスされ、ドレイン
は０Ｖ付近にバイアスされ、そしてソースは10乃至13Ｖにバイアスされる。この
バイアス状態によって、選択ゲートの下のチャネル及び浮遊ゲート下のチャネル
をターンオンさせることができる。従って、ソース・ドレイン電圧の殆どは選択
ゲートと浮遊ゲートとの間の中央チャネルを横切ってセットされる。浮遊ゲート
は、浮遊ゲートの下のソースからの高電圧に結合され、従って高い垂直電界が中
央チャネル領域と浮遊ゲートとの間の酸化物を横切って確立される。中央チャネ
ル領域の周りの組合された高い電界はホットな電子を生成し、それらの幾らかは
浮遊ゲート内へ注入される。プログラミングが完了すると浮遊ゲートは負に帯電
し始め、メモリセルのしきい値電圧は約3.0乃至6.0Ｖまで増加する。浮遊ゲート
の下のチャネルがターンオフして、メモリセルは非導通（論理０）状態になる。
は０Ｖ付近にバイアスされ、そしてソースは10乃至13Ｖにバイアスされる。この
バイアス状態によって、選択ゲートの下のチャネル及び浮遊ゲート下のチャネル
をターンオンさせることができる。従って、ソース・ドレイン電圧の殆どは選択
ゲートと浮遊ゲートとの間の中央チャネルを横切ってセットされる。浮遊ゲート
は、浮遊ゲートの下のソースからの高電圧に結合され、従って高い垂直電界が中
央チャネル領域と浮遊ゲートとの間の酸化物を横切って確立される。中央チャネ
ル領域の周りの組合された高い電界はホットな電子を生成し、それらの幾らかは
浮遊ゲート内へ注入される。プログラミングが完了すると浮遊ゲートは負に帯電
し始め、メモリセルのしきい値電圧は約3.0乃至6.0Ｖまで増加する。浮遊ゲート
の下のチャネルがターンオフして、メモリセルは非導通（論理０）状態になる。
【００７９】 読出しモードでは、ソースは０Ｖにバイアスされ、ドレインは1.5乃至3.0Ｖに
バイアスされ、そして選択ゲートは2.5乃至5.0Ｖにバイアスされる。メモリセル
が消去状態であれば、浮遊ゲート及び選択ゲートチャネルが共にターンオンであ
るので、読出しは導通状態を示す。メモリセルがプログラム状態であれば、浮遊
ゲートチャネルがターンオフであるので、読出しは非導通状態を示す。
バイアスされ、そして選択ゲートは2.5乃至5.0Ｖにバイアスされる。メモリセル
が消去状態であれば、浮遊ゲート及び選択ゲートチャネルが共にターンオンであ
るので、読出しは導通状態を示す。メモリセルがプログラム状態であれば、浮遊
ゲートチャネルがターンオフであるので、読出しは非導通状態を示す。
【００８０】 代替として、図１４の実施の形態では、メモリセルをＮウェルまたはＮ型基体
によって取り囲まれているＰウェル内に製造することができる。この場合にメモ
リセルの端子ノードに印加されるバイアス電圧を表４ｂに示す。 表 ４ｂ
によって取り囲まれているＰウェル内に製造することができる。この場合にメモ
リセルの端子ノードに印加されるバイアス電圧を表４ｂに示す。 表 ４ｂ
【００８１】 このメモリセルの動作は、浮遊ゲートの下のチャネル及びソース領域が浮遊ゲ
ートにやや高めの結合比を与えること以外は、図１４で説明した実施の形態と同
一である。
ートにやや高めの結合比を与えること以外は、図１４で説明した実施の形態と同
一である。
【００８２】 図１５の実施の形態も図１３Ｇの実施の形態にほぼ類似しており、２つの実施
の形態の対応要素には同一の番号を付してある。しかしながら、図１５の実施の
形態では、酸化物層１３６は70乃至120Å 厚程度であり、消去動作のためのトン
ネル酸化物として使用される。浮遊ゲートの丸められた側壁１５４を取り囲んで
いる酸化物層１５３は、この実施の形態ではトンネリング酸化物として使用され
ず、例えば約200乃至1000Å まで厚くすることができる。制御ゲート１４７を形
成するためにポリ２層が含まれており、ポリ間誘電体は図１３Ｇの実施の形態に
おけるように好ましくはＯＮＯフィルムである。この実施の形態では、トンネリ
ング窓は浮遊ゲートの下のソースの重畳領域１６８であり、消去通路は浮遊ゲー
トからソースの重畳部分へである。
の形態の対応要素には同一の番号を付してある。しかしながら、図１５の実施の
形態では、酸化物層１３６は70乃至120Å 厚程度であり、消去動作のためのトン
ネル酸化物として使用される。浮遊ゲートの丸められた側壁１５４を取り囲んで
いる酸化物層１５３は、この実施の形態ではトンネリング酸化物として使用され
ず、例えば約200乃至1000Å まで厚くすることができる。制御ゲート１４７を形
成するためにポリ２層が含まれており、ポリ間誘電体は図１３Ｇの実施の形態に
おけるように好ましくはＯＮＯフィルムである。この実施の形態では、トンネリ
ング窓は浮遊ゲートの下のソースの重畳領域１６８であり、消去通路は浮遊ゲー
トからソースの重畳部分へである。
【００８３】 図１５のメモリセルの動作は以下の通りであり、４つのノード端子に印加され
るバイアス電圧を表５に示す。 表 ５
るバイアス電圧を表５に示す。 表 ５
【００８４】 消去モードにおいては、浮遊ゲートの内側の電子はファウラー・ノルトハイム
トンネリングによって浮遊ゲートから重畳しているソース領域１６８へトンネル
を通り抜ける。消去動作中には、シリコン基体上に熱成長させたトンネル酸化物
１３６を横切って高い電界（＞10ＭＶ／ｃｍ）が確立される。これは、−7.0乃
至−12Ｖ程度の負電圧を制御ゲートへ印加し、約3.0乃至7.0Ｖの正電圧をソース
ノードへ印加することによって達成することができる。ドレイン及び選択ゲート
ノードは浮動に保たれたままであり、結合比は例えば70乃至85％程度にすること
ができる。従って、制御ゲートとソースとの間の電圧差の殆どがトンネル酸化物
を横切って現れ、電子は浮遊ゲートから重畳されたソース領域へトンネルを通り
抜ける。消去動作が完了すると浮遊ゲートは正に帯電し、メモリセルのしきい値
電圧は−5.0乃至−1.0Ｖ程度のレベルまで低下する。これは、制御ゲートが０乃
至2.5Ｖにバイアスされた時に浮遊ゲートの下に反転層を形成する。従って、消
去動作の後のメモリセルは導通（論理１）状態になる。
トンネリングによって浮遊ゲートから重畳しているソース領域１６８へトンネル
を通り抜ける。消去動作中には、シリコン基体上に熱成長させたトンネル酸化物
１３６を横切って高い電界（＞10ＭＶ／ｃｍ）が確立される。これは、−7.0乃
至−12Ｖ程度の負電圧を制御ゲートへ印加し、約3.0乃至7.0Ｖの正電圧をソース
ノードへ印加することによって達成することができる。ドレイン及び選択ゲート
ノードは浮動に保たれたままであり、結合比は例えば70乃至85％程度にすること
ができる。従って、制御ゲートとソースとの間の電圧差の殆どがトンネル酸化物
を横切って現れ、電子は浮遊ゲートから重畳されたソース領域へトンネルを通り
抜ける。消去動作が完了すると浮遊ゲートは正に帯電し、メモリセルのしきい値
電圧は−5.0乃至−1.0Ｖ程度のレベルまで低下する。これは、制御ゲートが０乃
至2.5Ｖにバイアスされた時に浮遊ゲートの下に反転層を形成する。従って、消
去動作の後のメモリセルは導通（論理１）状態になる。
【００８５】 プログラムモードは、図１３Ｇの実施の形態のそれと類似している。しかしな
がら、バイアス電圧は酸化物１３６及び酸化物１５３の厚みが異なるためにバイ
アス電圧の値が変化し得る。プログラミングが完了すると浮遊ゲートは負に帯電
し始め、メモリセルのしきい値電圧は3.0乃至60.Ｖ程度のレベルまで増加する。
これにより、制御ゲートが０乃至2.5Ｖにバイアスされた時、浮遊ゲートの下の
チャネルがターンオフになる。従って、プログラミングの後にメモリセルは非導
通（論理０）状態になる。
がら、バイアス電圧は酸化物１３６及び酸化物１５３の厚みが異なるためにバイ
アス電圧の値が変化し得る。プログラミングが完了すると浮遊ゲートは負に帯電
し始め、メモリセルのしきい値電圧は3.0乃至60.Ｖ程度のレベルまで増加する。
これにより、制御ゲートが０乃至2.5Ｖにバイアスされた時、浮遊ゲートの下の
チャネルがターンオフになる。従って、プログラミングの後にメモリセルは非導
通（論理０）状態になる。
【００８６】 図１６及び１７は、図１３Ｇ及び１５に示す浮遊ゲートが活性領域の縁と自己
整列している、またはしていない型のメモリセルのＮＯＲ型メモリセルアレイを
示している。図１６に示す実施の形態では、浮遊ゲート１５１の縁１５１ａ、１
５１ｂは基体１３７の活性領域の縁と整列しており、一方図１７の実施の形態で
は、浮遊ゲートは絶縁酸化物領域１７３上に延びるエンドキャップ１５１ｃ、１
５１ｄを有している。浮遊ゲートの縁が活性領域と自己整列していないので、浮
遊ゲートの形成中のパターンシフティングまたは隅の丸まり効果に起因するチャ
ネルの短絡またはパンチスルーを防ぐために、これらのエンドキャップが必要で
ある。
整列している、またはしていない型のメモリセルのＮＯＲ型メモリセルアレイを
示している。図１６に示す実施の形態では、浮遊ゲート１５１の縁１５１ａ、１
５１ｂは基体１３７の活性領域の縁と整列しており、一方図１７の実施の形態で
は、浮遊ゲートは絶縁酸化物領域１７３上に延びるエンドキャップ１５１ｃ、１
５１ｄを有している。浮遊ゲートの縁が活性領域と自己整列していないので、浮
遊ゲートの形成中のパターンシフティングまたは隅の丸まり効果に起因するチャ
ネルの短絡またはパンチスルーを防ぐために、これらのエンドキャップが必要で
ある。
【００８７】 図１６及び１７のメモリセルアレイの回路図を図２０に示す。所与の列内の全
てのメモリセルのドレインは、活性領域の上を横切っている典型的には金属ライ
ン１７６−７８であるビットラインＢＬn-1、ＢＬn、ＢＬn+1等に接続され、或
行内の全てのセルのソースは、典型的にはシリコン基体１３７内のＮ＋拡散層で
あるソースライン１７９に接続されている。隣接し合うビットラインは、誘電体
フィルム（図示してない）によって互いに絶縁されている。所与の行内の全ての
選択ゲート１５９は選択ゲートライン１８１によって互いに接続され、所与の行
内の全ての制御ゲート１４７は制御ゲートライン１８２によって互いに接続され
ている。選択ゲートライン及び制御ゲートラインは、それぞれポリ３及びポリ２
層で形成されている。
てのメモリセルのドレインは、活性領域の上を横切っている典型的には金属ライ
ン１７６−７８であるビットラインＢＬn-1、ＢＬn、ＢＬn+1等に接続され、或
行内の全てのセルのソースは、典型的にはシリコン基体１３７内のＮ＋拡散層で
あるソースライン１７９に接続されている。隣接し合うビットラインは、誘電体
フィルム（図示してない）によって互いに絶縁されている。所与の行内の全ての
選択ゲート１５９は選択ゲートライン１８１によって互いに接続され、所与の行
内の全ての制御ゲート１４７は制御ゲートライン１８２によって互いに接続され
ている。選択ゲートライン及び制御ゲートラインは、それぞれポリ３及びポリ２
層で形成されている。
【００８８】 図１８及び１９は、図１４に示す浮遊ゲートが活性領域の縁と自己整列してい
る、またはしていない型のメモリセルのＮＯＲ型メモリセルアレイを示している
。図１８に示す実施の形態では、浮遊ゲート１５１の縁１５１ａ、１５１ｂは基
体１３７の活性領域の縁と整列しており、一方図１９の実施の形態では、浮遊ゲ
ートは絶縁酸化物領域１７３上に延びるエンドキャップ１５１ｃ、１５１ｄを有
している。これらの実施の形態は、制御ゲートが存在していないことを除いて図
１６及び１７の実施の形態に類似している。
る、またはしていない型のメモリセルのＮＯＲ型メモリセルアレイを示している
。図１８に示す実施の形態では、浮遊ゲート１５１の縁１５１ａ、１５１ｂは基
体１３７の活性領域の縁と整列しており、一方図１９の実施の形態では、浮遊ゲ
ートは絶縁酸化物領域１７３上に延びるエンドキャップ１５１ｃ、１５１ｄを有
している。これらの実施の形態は、制御ゲートが存在していないことを除いて図
１６及び１７の実施の形態に類似している。
【００８９】 図１８及び１９のメモリセルアレイの回路図を図２１に示す。この回路は、制
御ゲートが存在していないことを除いて図２０の回路に類似している。
御ゲートが存在していないことを除いて図２０の回路に類似している。
【００９０】 本発明は、多くの重要な特色及び長所を有している。浮遊ゲート及び選択ゲー
トは共に、互いに、及び制御ゲートに対して自己整列している。浮遊ゲートが比
較的薄いので、制御ゲートとの間に大きい結合比を得ることができ、消去動作中
にゲートの側壁または縁を電子のソースとして使用する時には、それは小さめの
トンネリング窓を呈する。更に、浮遊ゲートの丸められた側壁または縁は、縁の
湾曲の周りの局部的電界を強化し、消去動作中の電子のトンネリングをより効率
的にする。これにより、選択ゲートと浮遊ゲートとの間の酸化物層をより広くす
ることが可能になり、しかもなお頑強な消去動作を維持することができる。
トは共に、互いに、及び制御ゲートに対して自己整列している。浮遊ゲートが比
較的薄いので、制御ゲートとの間に大きい結合比を得ることができ、消去動作中
にゲートの側壁または縁を電子のソースとして使用する時には、それは小さめの
トンネリング窓を呈する。更に、浮遊ゲートの丸められた側壁または縁は、縁の
湾曲の周りの局部的電界を強化し、消去動作中の電子のトンネリングをより効率
的にする。これにより、選択ゲートと浮遊ゲートとの間の酸化物層をより広くす
ることが可能になり、しかもなお頑強な消去動作を維持することができる。
【００９１】 選択ゲートが、制御ゲートまたは厚い誘電体層によって作られる段の上に堆積
されたシリコンの層で形成されているから、厚めのシリコンの層によってステッ
プをより高くまたはより短くすることによって、またはシリコンより上に窒化物
または酸化物の厚めの、または薄めの層を堆積させることによって、選択ゲート
の高さ及び幅を制御することができる。窒化物または酸化物は、選択ゲートを形
成するためのエッチング中に、シリコンステップの肩を保護する。従って、選択
ゲートは低いシート抵抗、小さいローディング効果、及び高速性能を有すること
ができる。
されたシリコンの層で形成されているから、厚めのシリコンの層によってステッ
プをより高くまたはより短くすることによって、またはシリコンより上に窒化物
または酸化物の厚めの、または薄めの層を堆積させることによって、選択ゲート
の高さ及び幅を制御することができる。窒化物または酸化物は、選択ゲートを形
成するためのエッチング中に、シリコンステップの肩を保護する。従って、選択
ゲートは低いシート抵抗、小さいローディング効果、及び高速性能を有すること
ができる。
【００９２】 以上の説明から、新しい、改良された半導体デバイス及びその製造方法が提供
されたことが明白である。現在では好ましい幾つかの実施の形態だけを詳細に説
明したが、当分野に精通していれば、特許請求の範囲に記載されている本発明の
範囲から逸脱することなく、幾つかの変化及び変更をなすことができることは明
白であろう。
されたことが明白である。現在では好ましい幾つかの実施の形態だけを詳細に説
明したが、当分野に精通していれば、特許請求の範囲に記載されている本発明の
範囲から逸脱することなく、幾つかの変化及び変更をなすことができることは明
白であろう。
【図１】 浅溝絶縁を有する従来技術の浮遊ゲートメモリデバイスの概要断
面図である。
面図である。
【図２】 ＬＯＣＯＳ絶縁を有する従来技術の浮遊ゲートメモリデバイスの
概要断面図である。
概要断面図である。
【図３】 従来技術のスタックゲートメモリセルアレイの概要上面図である
。
。
【図４】 従来技術のスプリットゲートメモリセルアレイの概要上面図であ
る。
る。
【図５Ａ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｂ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｃ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｄ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｅ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｆ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｇ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図５Ｈ】 本発明による浅溝絶縁を使用してスタックゲートまたはスプリ
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
ットゲートメモリセルを製造するための方法の一実施の形態における１ステップ
を示す概要断面図である。
【図６】 図５Ａ−５Ｈのプロセスによって製造されたスタックゲートメモ
リデバイスの概要上面図である。
リデバイスの概要上面図である。
【図７】 図６の７−７矢視断面図である。
【図８Ａ】 本発明によるＬＯＣＯＳ絶縁を使用してスタックゲートまたは
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
【図８Ｂ】 本発明によるＬＯＣＯＳ絶縁を使用してスタックゲートまたは
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
【図８Ｃ】 本発明によるＬＯＣＯＳ絶縁を使用してスタックゲートまたは
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
【図８Ｄ】 本発明によるＬＯＣＯＳ絶縁を使用してスタックゲートまたは
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
【図８Ｅ】 本発明によるＬＯＣＯＳ絶縁を使用してスタックゲートまたは
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
スプリットゲートメモリセルを製造するための方法の別の実施の形態における１
ステップを示す概要断面図である。
【図９】 図８Ａ−８Ｅのプロセスによって製造されたスプリットゲートメ
モリデバイスの概要上面図である。
モリデバイスの概要上面図である。
【図１０】 図６の１０−１０矢視断面図である。
【図１１Ａ】 本発明による浅溝絶縁を使用して不揮発性メモリデバイスを
製造するための方法の別の実施の形態における１ステップを示す概要断面図であ
る。
製造するための方法の別の実施の形態における１ステップを示す概要断面図であ
る。
【図１１Ｂ】 本発明による浅溝絶縁を使用して不揮発性メモリデバイスを
製造するための方法の別の実施の形態における１ステップを示す概要断面図であ
る。
製造するための方法の別の実施の形態における１ステップを示す概要断面図であ
る。
【図１２Ａ】 本発明によるＬＯＣＯＳ絶縁を使用して不揮発性メモリデバ
イスを製造するための方法の別の実施の形態における１ステップを示す概要断面
図である。
イスを製造するための方法の別の実施の形態における１ステップを示す概要断面
図である。
【図１２Ｂ】 本発明によるＬＯＣＯＳ絶縁を使用して不揮発性メモリデバ
イスを製造するための方法の別の実施の形態における１ステップを示す概要断面
図である。
イスを製造するための方法の別の実施の形態における１ステップを示す概要断面
図である。
【図１３Ａ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｂ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｃ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｄ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｅ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｆ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１３Ｇ】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシ
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
ュメモリセルを製造するための方法の一実施の形態における１ステップを示す概
要断面図である。
【図１４】 自己整列した浮遊、及び選択ゲートを有するが、制御ゲートは
有していないフラッシュメモリセルの実施の形態の断面図である。
有していないフラッシュメモリセルの実施の形態の断面図である。
【図１５】 自己整列した浮遊、制御、及び選択ゲートを有するフラッシュ
メモリセルの別の実施の形態の断面図である。
メモリセルの別の実施の形態の断面図である。
【図１６】 図１３Ｇのメモリセルを使用したメモリセルアレイの上面図で
ある。
ある。
【図１７】 図１５のメモリセルを使用したメモリセルアレイの上面図であ
る。
る。
【図１８】 浮遊ゲートが自己整列している図１４のメモリセルを使用した
メモリセルアレイの上面図である。
メモリセルアレイの上面図である。
【図１９】 浮遊ゲートが自己整列していない図１４のメモリセルを使用し
たメモリセルアレイの上面図である。
たメモリセルアレイの上面図である。
【図２０】 図１６及び１７のメモリセルアレイの回路図である。
【図２１】 図１８及び１９のメモリセルアレイの回路図である。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／３１０，４６０ (32)優先日 平成11年５月12日(1999．5．12) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ Ｆターム(参考） 5F083 EP02 EP23 EP24 EP25 EP33 EP35 EP55 EP56 EP77 ER03 ER05 ER16 ER30 JA04 JA35 LA06 LA12 NA01 NA02 PR10 PR29 PR40 5F101 BA04 BA29 BA36 BB04 BB05 BC11 BD22 BD37 BE05 BE06 BE07 BH09 BH19
Claims (44)
- 【請求項１】 不揮発性メモリセルにおいて、活性領域を有する基体と、前
記活性領域の上のゲート酸化物と、前記ゲート酸化物の両側に位置し、前記ゲー
ト酸化物の幅の80乃至160％程度の高さまで前記基体から上方に延びている絶縁
酸化物と、前記ゲート酸化物の上にあって、薄い底壁、及び高さが前記底壁の幅
の80乃至160％程度になるように前記絶縁酸化物の頂部まで延びている側壁を有
する浮遊ゲートと、前記浮遊ゲートの上に横たわる誘電体フィルムと、前記誘電
体フィルムの上に位置し、前記浮遊ゲートに容量的に結合されている制御ゲート
とを備えていることを特徴とするメモリセル。 - 【請求項２】 前記浮遊ゲートの底壁は、100乃至1000Å 程度の厚みを有し
ていることを特徴とする請求項１に記載のメモリセル。 - 【請求項３】 前記浮遊ゲートは、ポリシリコン及び非晶質シリコンからな
るグループから選択されたシリコン材料で製造されることを特徴とする請求項１
に記載のメモリセル。 - 【請求項４】 前記シリコン材料は、燐、砒素、及びホウ素からなるグルー
プから選択された材料でドープされていることを特徴とする請求項３に記載のメ
モリセル。 - 【請求項５】 前記ゲート酸化物は、70乃至250Å 程度の厚みを有している
ことを特徴とする請求項１に記載のメモリセル。 - 【請求項６】 前記浮遊ゲートの側縁は、前記制御ゲートの側縁と整列して
いることを特徴とする請求項１に記載のメモリセル。 - 【請求項７】 前記浮遊ゲートの２つの側縁は、前記制御ゲートの２つの側
縁と整列していることを特徴とする請求項１に記載のメモリセル。 - 【請求項８】 浮遊ゲートを有する半導体デバイスを製造する方法において
、基体内の活性領域の両側に、基体上の高さが前記活性領域の幅の80乃至160％
程度となるように絶縁酸化物領域を形成させるステップと、前記活性領域の上に
ゲート酸化物層を形成させるステップと、前記ゲート酸化物の上に、且つ前記絶
縁酸化物領域の側に沿って第１のシリコン層を堆積させ、前記ゲート酸化物と実
質的に同延である底壁と、前記底壁の幅の80乃至160％程度の高さを有する側壁
とを有する浮遊ゲートを形成させるステップと、前記浮遊ゲートの上に誘電体フ
ィルムを形成させるステップと、前記誘電体フィルムの上に第２のシリコン層を
堆積させ、前記浮遊ゲートと容量的に結合されている制御ゲートを形成させるス
テップとを含むことを特徴とする方法。 - 【請求項９】 前記絶縁酸化物領域は、前記基体上に前記活性領域の幅の80
乃至160％程度の高さまで一時的な層を形成させるステップと、前記一時的な層
より上のレベルまで酸化物を堆積させるステップと、前記酸化物を前記一時的な
層の高さまで平面化するステップと、前記一時的な層を除去するステップとによ
って形成されることを特徴とする請求項８に記載の方法。 - 【請求項１０】 前記酸化物の一部分は、前記基体内の浅溝内に堆積される
ことを特徴とする請求項９に記載の方法。 - 【請求項１１】 前記絶縁酸化物領域は、前記活性領域の幅の80乃至160％
程度の高さまで前記基体の上に一時的な層を形成させ、前記一時的な層より上の
レベルまで酸化物を成長させ、前記酸化物を前記一時的な層の高さまで平面化し
、そして前記一時的な層を除去することによって形成されることを特徴とする請
求項８に記載の方法。 - 【請求項１２】 浮遊ゲートを有する半導体デバイスを製造する方法におい
て、活性領域の両側の基体の上に絶縁酸化物を形成させるステップと、前記活性
領域内の前記基体の上にゲート酸化物を形成させるステップと、前記ゲート酸化
物の上に、及び前記絶縁酸化物の両側及び頂部の上に第１のシリコン層を堆積さ
せるステップと、前記第１のシリコン層の上に窒化物の層を形成させるステップ
と、前記窒化物層の上に一時的な酸化物を形成させるステップと、前記一時的な
酸化物を前記窒化物の頂部まで平面化し、前記絶縁酸化物より上の窒化物は露出
させるが前記活性領域内の前記一時的な酸化物は残すステップと、前記一時的な
酸化物をマスクとして使用してエッチングすることにより前記絶縁酸化物より上
の窒化物を除去して前記活性領域内の窒化物を残すステップと、前記活性領域内
の窒化物から前記一時的な酸化物を除去するステップと、前記活性領域内の窒化
物をマスクとして使用してエッチングすることにより前記絶縁酸化物より上のシ
リコンを除去して前記活性領域内のシリコンを残し、前記絶縁酸化物の両側と整
列している浮遊ゲートを形成させるステップと、前記活性領域から窒化物を除去
して前記浮遊ゲートを露出させるステップと、前記浮遊ゲートの上に、及び前記
絶縁酸化物の上に誘電体フィルムを形成させるステップと、前記誘電体フィルム
の上に第２のシリコン層を堆積させるステップと、前記第２のシリコン層をパタ
ーン化し、前記誘電体フィルムを通して前記浮遊ゲートと容量的に結合されてい
る制御ゲートを形成させるステップとを含むことを特徴とする方法。 - 【請求項１３】 前記第２のシリコン層の上にマスクを位置決めするステッ
プと、前記マスクを通して前記制御ゲート及び前記浮遊ゲートをエッチングする
ことにより前記２つのゲートの整列した側縁を形成させるステップとを更に含む
ことを特徴とする請求項１２に記載の方法。 - 【請求項１４】 前記第２のシリコン層を形成させる前に、第１のマスクを
通してエッチングすることにより前記浮遊ゲートの一方の側縁を形成させるステ
ップと、第２のマスクを通してエッチングすることにより前記浮遊ゲートの別の
側縁を形成させるステップとを含むことを特徴とする請求項１２に記載の方法。 - 【請求項１５】 浮遊ゲートを有する半導体デバイスを製造する方法におい
て、基体の上の活性領域の両側に絶縁領域を形成させるステップと、前記基体の
上の前記活性領域内にゲート酸化物を形成させるステップと、前記ゲート酸化物
の上に、及び前記絶縁酸化物の両側及び頂部の上に第１のシリコン層を堆積させ
るステップと、前記第１のシリコン層の上に窒化物の層を形成させるステップと
、前記絶縁領域より上のシリコンのレベルまで前記窒化物を平面化するステップ
と、前記活性領域内の窒化物をマスクとして使用してエッチングすることにより
前記絶縁領域より上のシリコンを除去して前記活性領域内のシリコンを残して浮
遊ゲートを形成させるステップと、前記浮遊ゲートから窒化物を除去するステッ
プと、前記浮遊ゲート及び前記絶縁領域の上に誘電体フィルムを形成させるステ
ップと、前記誘電体フィルムの上に第２のシリコン層を形成させるステップと、
前記第２の層をパターン化し、制御ゲートを形成させるステップとを含むことを
特徴とする方法。 - 【請求項１６】 前記第１のシリコン層を、燐、砒素、及びホウ素からなる
グループから選択されたドーパントでドーピングするステップを含むことを特徴
とする請求項１５に記載の方法。 - 【請求項１７】 前記第１のシリコン層は、前記窒化物層を通してイオン注
入することによってドープされることを特徴とする請求項１６に記載の方法。 - 【請求項１８】 半導体デバイスを製造する方法において、基体より上の活
性領域内に浮遊ゲートを形成させるステップと、前記浮遊ゲートより上に制御ゲ
ートを形成させるステップと、フォトリソグラフィックマスクを使用し、前記制
御ゲート及び前記浮遊ゲートの上に整列された縁を限定するステップと、前記マ
スクを通してエッチングすることにより前記整列された側縁を形成させるステッ
プとを含むことを特徴とする方法。 - 【請求項１９】 前記制御ゲートを形成させる前に、別のフォトリソグラフ
ィックマスクを使用して前記浮遊ゲートの別の側縁を限定するステップを含むこ
とを特徴とする請求項１８に記載の方法。 - 【請求項２０】 半導体デバイスを製造する方法において、２つの絶縁領域
の間の活性領域内に浮遊ゲートを形成させるステップと、第１のフォトリソグラ
フィックマスクを使用して前記絶縁領域に直角な前記浮遊ゲートの２つの側縁を
限定するステップと、前記第１のマスクを通してエッチングすることにより前記
側縁を形成させるステップと、前記浮遊ゲートの上に制御ゲートを形成させるス
テップと、第２のフォトリソグラフィックマスクを使用し、前記制御ゲートの２
つの側縁を限定するステップと、前記第２のマスクを通してエッチングすること
により前記制御ゲートの２つの側縁を形成させるステップとを含むことを特徴と
する方法。 - 【請求項２１】 メモリセルにおいて、活性領域を有する基体と、前記活性
領域の上の基体の上に形成されている酸化物層と、前記酸化物層より上に位置決
めされている丸められた湾曲を有する側壁を有する比較的薄い浮遊ゲートと、前
記浮遊ゲートより上に位置ぎめされ、且つ前記浮遊ゲートと垂直に整列されてい
て前記浮遊ゲートより実質的に厚い制御ゲートと、前記浮遊ゲートと前記制御ゲ
ートとの間に位置する誘電体フィルムと、前記制御ゲートの一方の側に位置決め
され、前記丸められた湾曲を有する前記浮遊ゲートの側壁と対面している選択ゲ
ートと、前記選択ゲートと前記浮遊ゲートとの間に位置するトンネル酸化物と、
消去動作中に電子を移動させるための、前記丸められた湾曲を有する前記浮遊ゲ
ートの側壁から前記トンネル酸化物を通して前記選択ゲートまで延びるトンネリ
ング通路とを備えていることを特徴とするメモリセル。 - 【請求項２２】 前記浮遊ゲートは100−1000Å 程度の厚みを有し、前記制
御ゲートは1500−3500Å 程度の厚みを有していることを特徴とする請求項２１
に記載のメモリセル。 - 【請求項２３】 メモリセルにおいて、活性領域を有する基体と、前記活性
領域より上の基体の上に形成されている酸化物層と、前記酸化物層より上に位置
決めされている丸められた湾曲を有する側壁を有する比較的薄い浮遊ゲートと、
前記浮遊ゲートより上に位置決めされ、且つ前記浮遊ゲートと垂直に整列されて
いて前記浮遊ゲートより実質的に厚い誘電体フィルムと、前記制御ゲートの一方
の側に位置決めされ、前記丸められた湾曲を有する前記浮遊ゲートの側壁と対面
している選択ゲートと、前記選択ゲートと前記浮遊ゲートとの間に位置するトン
ネル酸化物と、消去動作中に電子を移動させるための、前記丸められた湾曲を有
する前記浮遊ゲートの側壁から前記トンネル酸化物を通して前記選択ゲートまで
延びるトンネリング通路とを備えていることを特徴とするメモリセル。 - 【請求項２４】 前記誘電体フィルムは、50−300Å厚程度である底部酸化
物層と、1000−2000Å厚程度である窒化物層と、200−1000Å厚程度である頂部
酸化物層とからなることを特徴とする請求項２３に記載のメモリセル。 - 【請求項２５】 前記誘電体フィルムは、50−300Å厚程度である酸化物層
と、1000−3000Å厚程度である窒化物層とからなることを特徴とする請求項２３
に記載のメモリセル。 - 【請求項２６】 メモリセルにおいて、活性領域を有する基体と、前記活性
領域より上の基体の上に形成されている比較的薄いゲート酸化物層と、前記酸化
物層より上に位置決めされている丸められた湾曲を有する側壁を有する比較的薄
い浮遊ゲートと、前記浮遊ゲートより上に位置決めされ、且つ前記浮遊ゲートと
垂直に整列されていて前記浮遊ゲートより実質的に厚い制御ゲートと、前記浮遊
ゲートと前記制御ゲートとの間に位置する誘電体フィルムと、前記制御ゲートの
一方の側に位置決めされ、前記丸められた湾曲を有する前記浮遊ゲートの側壁と
対面している選択ゲートと、前記選択ゲートと前記浮遊ゲートとの間に位置する
比較的厚い酸化物と、前記基体内に形成され、一部分が前記浮遊ゲートの下に重
畳しているソース領域と、消去動作中に電子を移動させるための、前記浮遊ゲー
トから前記ゲート酸化物層を通して前記ソース領域の重畳部分まで延びるトンネ
リング通路とを備えていることを特徴とするメモリセル。 - 【請求項２７】 前記ゲート酸化物層は70−120Å程度の厚みを有し、前記
選択ゲートと前記浮遊ゲートとの間の酸化物層は200−1000Å程度の厚みを有し
ていることを特徴とする請求項２６に記載のメモリセル。 - 【請求項２８】 浮遊ゲート、制御ゲート、及び選択ゲートを有する半導体
デバイスを製造する方法において、シリコン基体の上の活性領域内に酸化物層を
形成させるステップと、前記酸化物層の上に第１のシリコン層を形成させるステ
ップと、前記第１のシリコン層の上に誘電体フィルムを形成させるステップと、
前記誘電体フィルムの上に第２のシリコン層を形成させるステップと、前記第２
のシリコン層の一部分をエッチングすることにより除去するステップと、前記制
御ゲートをマスクとして使用して異方的にエッチングすることにより前記誘電体
フィルム及び前記第１のシリコン層の一部を除去して前記制御ゲートの下に浮遊
ゲートを形成させるステップと、前記基体及び前記制御ゲートの上に第３のシリ
コン層を形成させ、前記制御ゲートの横の、及び前記制御ゲートより上の前記第
３のシリコン層に段を生じさせるステップと、前記第３のシリコン層を異方的に
エッチングすることにより前記制御ゲートの横に選択ゲートを形成させるステッ
プとを含むことを特徴とする方法。 - 【請求項２９】 前記第３のシリコン層の厚みは、前記第３のシリコン層が
前記制御ゲートの上に進む場所における前記第３のシリコン層の下の前記層の合
計厚みより小さいことを特徴とする請求項２８に記載の方法。 - 【請求項３０】 前記浮遊ゲートの側壁の上に丸められた湾曲を形成させる
ステップを更に含むことを特徴とする請求項２８に記載の方法。 - 【請求項３１】 前記丸められた湾曲を、前記浮遊ゲートの下の酸化物層の
付近において、及びそれの上の誘電体フィルムの付近において、より大きい速度
で発生する前記側壁の酸化によって形成させるステップを更に含むことを特徴と
する請求項３０に記載の方法。 - 【請求項３２】 前記誘電体フィルムは、前記第１のシリコン層の上に底部
酸化物層を形成させ、前記底部酸化物層の上に窒化物層を形成させ、そして前記
窒化物層の上に頂部酸化物層を形成させることによって形成させることを特徴と
する請求項２８に記載の方法。 - 【請求項３３】 前記第３のシリコン層の上に窒化物層を形成させるステッ
プと、前記第３のシリコン層内の段の肩領域内を除く全ての場所の窒化物を異方
的に除去するステップとを更に含むことを特徴とする請求項２８に記載の方法。 - 【請求項３４】 前記第３のシリコン層の上に付加的な酸化物層を形成させ
るステップと、前記第３のシリコン層内の段の肩領域内を除く全ての場所の前記
付加的な層を異方的に除去するステップとを更に含むことを特徴とする請求項２
８に記載の方法。 - 【請求項３５】 前記酸化物層は70−250Å 程度の厚みに形成され、前記第
１のシリコン層は100−1000Å 程度の厚みに形成され、前記誘電体フィルムは12
0−500Å 程度の厚みに形成され、前記第２のシリコン層は1500−3500Å 程度の
厚みに形成され、そして前記第３のシリコン層は2000−4000Å 程度の厚みに形
成されることを特徴とする請求項２８に記載の方法。 - 【請求項３６】 前記各シリコン層を、燐、砒素、及びホウ素からなるグル
ープから選択されたドーパントでドーピングするステップを含むことを特徴とす
る請求項２８に記載の方法。 - 【請求項３７】 前記第１のシリコン層を、1017乃至1020／ｃｍ3の程度の
レベルにドープするステップを含むことを特徴とする請求項２８に記載の方法。 - 【請求項３８】 前記第２及び第３のシリコン層は、1020乃至1021ｃｍ3の
程度のレベルにドープされることを特徴とする請求項２８に記載の方法。 - 【請求項３９】 半導体デバイスを製造する方法において、シリコン基体の
上の活性領域内に酸化物層を形成させるステップと、前記酸化物層の上に第１の
シリコン層を形成させるステップと、前記第１のシリコン層より上に比較的厚い
誘電体フィルムを形成させるステップと、前記比較的厚い誘電体フィルムを異方
的にエッチングすることにより前記活性領域より上に段を形成させるステップと
、前記段をマスクとして使用するステップと、前記第１のシリコンを異方的にエ
ッチングすることにより前記活性領域より上に浮遊ゲートを形成させるステップ
と、前記基体及び前記段の上に第２のシリコン層を形成させるステップと、前記
第２のシリコンを異方的にエッチングすることにより前記浮遊ゲートの横に選択
ゲートを形成させるステップとを含むことを特徴とする方法。 - 【請求項４０】 前記誘電体フィルムは、50−300Å程度の厚みに底部酸化
物層を形成させ、前記底部酸化物層の上に1000−2000Å程度の厚みに窒化物層を
形成させ、そして前記窒化物層の上に200−1000Å程度の厚みに頂部酸化物層を
形成させることによって形成されることを特徴とする請求項３９に記載の方法。 - 【請求項４１】 前記誘電体フィルムは、前記第１のシリコン層の上に50−
300Å程度の厚みに底部酸化物層を形成させ、そして前記底部酸化物層の上に100
0−3000Å程度の厚みに窒化物層を形成されることによって形成されることを特
徴とする請求項３９に記載の方法。 - 【請求項４２】 前記第２のシリコン層の厚みは、前記段の高さより小さい
ことを特徴とする請求項３９に記載の方法。 - 【請求項４３】 前記浮遊ゲートの側壁に丸められた湾曲を形成させるステ
ップを更に含むことを特徴とする請求項３９に記載の方法。 - 【請求項４４】 前記丸められた湾曲は、前記浮遊ゲートの下の酸化物層の
付近において、及びそれの上の誘電体フィルムの付近において、より大きい速度
で発生する前記側壁の酸化によって形成させることを特徴とする請求項４３に記
載の方法。
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