CN1323440C - 带自对准栅极的快闪存储单元及其制造方法 - Google Patents

带自对准栅极的快闪存储单元及其制造方法 Download PDF

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CN1323440C CNB008005281A CN00800528A CN1323440C CN 1323440 C CN1323440 C CN 1323440C CN B008005281 A CNB008005281 A CN B008005281A CN 00800528 A CN00800528 A CN 00800528A CN 1323440 C CN1323440 C CN 1323440C
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Abstract

一种非易失性存储单元和方法，其中隔离氧化区形成在衬底中有源区的两个相对的侧面上，高度为衬底上有源区宽度的80%到160%数量级的高度；在栅极氧化物上以及沿隔离氧化物的侧面淀积第一层硅，形成具有基本上与栅极氧化物共同延伸的底壁和高度为底壁宽度的80%到160%数量级的侧壁的浮栅；在浮栅上形成介质膜，在介质膜上淀积第二层硅并构图形成控制栅。

Description

带自对准栅极的快闪存储单元及其制造方法
技术领域
本发明一般涉及半导体器件，特别涉及带自对准栅极的快闪存储单元及其制造方法。
背景技术
电可编程只读存储器(EPROM)已广泛地用做非易失存储器，即使电源断开也能保持数据不改变。然而，EPROM器件的主要缺点在于它们必须在紫外线(UV)下暴露约20分钟以擦除数据。由于当需要改变数据时，必须将EPROM器件从它的插座上拔下并移到UV光源下，这样很不方便。
电可擦除可编程只读存储器(EEPROM)克服了这个问题，并容许在短得多的时间周期内电擦除数据，通常少于2秒钟。然而，它仍然存在必须一个字节一个字节的擦除数据的不足之处。
快闪EEPROM与EEPROM的类似之处在于可以用电并且较快地擦除数据。然而，对于快闪EEPROM，数据在通常尺寸范围为每块128到64K字节的块中而不是一个字节一个字节地擦除。
用常规的浅沟槽和LOCOS(硅的局部氧化)隔离技术制造的EPROM、EEPROM或快闪EEPROM存储器件的例子显示在图1和2中。这些器件的每一个包括存储单元阵列11，每个存储单元有一个浮栅12和控制栅13。浮栅为多晶硅或非晶硅的隔离岛，形成在设置有源、漏和沟道区(未示出)的有源区域16中薄栅极氧化物14上。控制栅设置在浮栅上，通常由重掺杂的多晶硅或多晶硅化物制成。介质膜17设置在两个栅极之间。根据应用，介质可以是ONO(氧化物/氮化物/氧化物)、仅为氧化膜、或是氧化物和氮化物的其它组合物。
从控制栅上观察到的，存储单元的阈值电压取决于存储在浮栅内的电子数量。大多数的存储单元可以存储两位数据，例如当阈值电压为低电平时，导电状态为逻辑“1”，当阈值电压为高电平时，导电状态为逻辑“0”。在一些高密度应用中，多级单元可以在每单元存储多于两位，例如每单元4位、8位或更多。这可以通过更精确的控制浮栅内的电子数量实现，由此可以获得不止两个不同的阈值电压。
到目前为止，在这种类型的大多数器件中，通过在隔开相邻的存储单元11的隔离氧化区19之间的硅衬底18的有源区域16上热生长70-250数量级厚度的栅或隧道氧化物14形成浮栅。然后在栅极氧化物上形成导电层21，并在导电层上形成介质膜17。导电层通常为化学汽相淀积(CVD)的多晶硅膜或非晶硅膜，厚度在1500-2500数量级，并通过原位掺杂或通过离子注入掺杂磷、砷或硼。介质膜可以仅为氧化物或为氧化物和氮化物的组合物。
在介质膜上形成光刻掩模以限定绘出浮栅的所有四个边的完整浮栅图形或仅绘出有源区域边缘的两个边的部分浮栅图形。各向异性地腐蚀掉介质膜和导电层的未掩蔽部分以形成浮栅图形。然后在介质层上形成第二导电层22，在第二导电层上形成第二光刻掩模以限定出控制栅图形，并完成以前仅部分限定图形时浮栅图形的限定。然后各向异性地腐蚀掉第二导电层和介质层的未掩模部分，以完成控制栅图形并完成原先未完成时的浮栅图形。
用浅沟槽或LOCOS技术制成的叠置栅和分裂栅存储单元阵列的俯视图显示在图3和4中。浮栅12有在隔离氧化区19上延伸的端帽23，24。控制栅13覆盖在浮栅上并形成字线。在分离栅阵列中，控制栅包括用做选择栅的部分13a，在它们下面没有浮栅的任何一部分。通常由金属制成并由隔离氧化物19隔开的位线25将每列中存储单元的漏极互连。通常由硅衬底中的P+或N+扩散层组成的源线26将相同行中的存储单元的源极互连。
需要端帽23，24以便在形成浮栅的光刻掩蔽步骤中提供相对于隔离氧化区浮栅图形的圆角和偏移的容差。圆角效应使边缘27在光刻步骤之后变短相对于有源区的浮栅偏移使边缘27移到有源区的边缘28之外。这些效应的任意一个或两个会导致浮栅不能完全覆盖有源区，并会产生使晶体管出现故障的漏泄路径。
在隔离氧化区上延伸，端帽23，24还有助于在控制栅和浮栅之间形成大的电容区域29，导致两个栅极之间的大耦合率。在存储单元中所述大耦合率很重要，是由于在写和擦除操作期间，会有更多的电压从控制栅耦合到浮栅。
为了防止由于工艺偏差浮栅仅部分覆盖有源区的情况，有必要通过使端帽变宽来增加布局容差。此外，相邻浮栅之间的间距30必须足够宽以避免栅极之间短路。这两个要求致使存储单元尺寸增加并且管芯成本变高。
U.S.专利5,767,005介绍了一种不具有覆盖隔离区或场氧化物的帽盖的自对准浮栅的制造方法。在该方法中，通过在场氧化物上以及在衬底的有源区上的场氧化物中形成的凹槽中淀积导电层形成浮栅。然后通过例如化学机械平面化(CMP)等的步骤平面化直到导电材料的顶部与场氧化物的上表面共平面并且仅在凹槽中留有材料为止。从而将浮栅与限定了栅极周边形状的凹槽的内壁自对准。虽然该方法在浮栅的形成中不需要关键的掩蔽步骤，但仍存在直接对形成浮栅的多晶硅或其它导电材料进行CMP抛光的不足之处。此外，浮栅相对较短，并仅提供与控制栅有限的耦合。
发明内容
本发明的基本目的是提供一种新颖和改进的半导体器件和制造方法。
本发明的另一目的是提供一种能克服现有技术的局限和不足的半导体器件和制造方法。
根据本发明通过提供一种非易失存储单元和方法实现这些和其它目的，其中在衬底中有源区的相对侧面上形成隔离氧化物，高度为衬底上有源区宽度的80％到160％的数量级，在有源区上形成栅极氧化物，在栅极氧化物上以及沿隔离氧化物的侧面淀积第一层硅，形成具有基本上与栅极氧化物共同延伸的底壁和高度为底壁宽度的80％到160％数量级的侧壁的浮栅，在浮栅上形成介质膜，在介质膜上淀积第二层硅并构图形成与浮栅容性耦合的控制栅。
在一些实施例中，控制栅或厚介质膜在形成浮栅时用做掩模，在形成和对准选择栅时也作为台阶。浮栅较薄并具有圆形弯曲部分的侧壁，在一些实施例中，用做擦除操作期间电子迁移到选择栅的隧道窗口。在另一些实施例中，浮栅下的栅极氧化物较薄，电子隧道贯穿栅极氧化物到达下面衬底的源区。
根据本发明的方面一，提供一种具有浮栅的半导体器件的制造方法，包括以下步骤：在衬底中有源区的两个相对侧面上形成隔离氧化物，高度为衬底上有源区宽度的80％到160％数量级的高度；在有源区上形成栅极氧化层；在栅极氧化物上以及沿隔离氧化物的侧面淀积第一层硅，形成具有基本上与栅极氧化物共同延伸的底壁和高度为底壁宽度的80％到160％数量级的侧壁的浮栅；在浮栅上形成介质膜，在介质膜上淀积第二层硅并形成与浮栅耦合的控制栅。
在根据方面一的方法的优选实施例中，隔离氧化区通过以下步骤形成：在衬底上形成临时层，高度为有源区宽度的80％到160％数量级，淀积氧化物到临时层以上的程度，平面化氧化物到临时层的高度，以及除去临时层。
在根据方面一的方法的优选实施例中，部分氧化物淀积在衬底中的浅沟槽中。
在根据方面一的方法的优选实施例中，隔离氧化区通过以下步骤形成：在衬底上形成临时层，高度为有源区宽度的80％到160％数量级，生长氧化物到临时层以上的程度，平面化氧化物到临时层的高度，以及除去临时层。
根据本发明的方面二，提供一种具有浮栅的半导体器件的制造方法，包括以下步骤：在衬底上有源区的两个相对侧面上形成隔离氧化物；在有源区中的衬底上形成栅极氧化物；在栅极氧化物上和隔离氧化物的侧面和顶部淀积第一层硅；在第一层硅上形成氮化层；在氮化层上形成临时氧化物；平面化临时氧化物到氮化物的顶部，以露出隔离氧化物上的氮化物并在有源区中留下临时氧化物；使用氧化物做掩模腐蚀掉隔离氧化物上的氮化物并在有源区中留下氮化物；从有源区中的氮化物上除去临时氧化物；使用有源区中的氮化物作掩模腐蚀掉隔离氧化物上的硅并在有源区中留下硅形成与隔离氧化物的侧面对准的浮栅；从有源区除去氮化物露出浮栅；在浮栅和隔离氧化物上形成介质膜；在介质膜上淀积第二层硅；以及构图第二层硅形成通过介质膜与浮栅容性耦合的控制栅。
在根据方面二的方法的优选实施例中，包括以下步骤：在第二硅层上设置掩模，以及穿过掩模腐蚀控制栅和浮栅以在两个栅极上形成对准的侧边。
在根据方面二的方法的优选实施例中，包括以下步骤：在形成第二层硅之前通过腐蚀穿过第一掩模在浮栅上形成一侧边，在构图第二层期间腐蚀穿过第二掩模在浮栅上形成另一侧边。
根据本发明的方面三，提供一种具有浮栅的半导体器件的制造方法，包括以下步骤：在衬底上有源区的两个相对侧面上形成隔离氧化物；在有源区中的衬底上形成栅极氧化物；在栅极氧化物上和隔离氧化物的侧面和顶部淀积第一层硅；在第一层硅上形成氮化层；平面化氮化物与隔离区上硅齐平；使用有源区中的氮化物作掩模腐蚀掉隔离区上的硅，在有源区中留下硅形成浮栅；从浮栅上除去氮化物；在浮栅和隔离区上形成介质膜；在介质膜上形成第二层硅；以及构图第二层形成控制栅。
在根据方面三的方法的优选实施例中，包括用选自磷、砷和硼组成的组中的掺杂剂掺杂第一层硅的步骤。
在根据方面三的方法的优选实施例中，通过注入离子穿过氮化层掺杂第一层硅。
根据本发明的方面四，提供一种半导体器件的制造方法，包括以下步骤：在两个隔离区之间形成浮栅；使用第一光刻掩模定义该浮栅的垂直于该隔离区的第一侧边；通过该第一掩模进行腐蚀从而形成该第一侧边；在该浮栅上形成控制栅；使用第二光刻掩模定义该控制栅的两侧边，使得该控制栅的一部分延伸超出该第一侧边；以及通过该第二掩模进行腐蚀以形成该控制栅的该两侧边，该控制栅的一部分悬在该浮栅之上。
根据本发明的方面五，采用如方面四的制造方法，其中，该浮栅也以该第二掩模进行腐蚀，从而形成与该控制栅的侧边之一自对准的一第二侧边。
根据本发明的方面六，提供一种存储单元，包括：具有有源区的衬底；形成在衬底上有源区上的氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的控制栅，设置在浮栅上并与浮栅垂直对准；浮栅和控制栅之间的介质膜；选择栅，设置在控制栅一侧并面向带圆形弯曲部分的浮栅侧壁；选择栅和浮栅之间的隧道氧化物；以及擦除操作期间电子迁移的隧穿路径，从带有圆形弯曲部分的浮栅侧壁延伸穿过隧道氧化物到达选择栅。
在根据方面六的存储单元的优选实施例中，浮栅的厚度在100-1000的数量级，控制栅的厚度在1500-3500的数量级。
根据本发明的方面七，提供一种存储单元，包括：具有有源区的衬底；形成在衬底上有源区上的氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的介质膜，设置在浮栅上并与浮栅垂直对准；选择栅，设置在介质膜一侧并面向带圆形弯曲部分的浮栅侧壁；选择栅和浮栅之间的隧道氧化物；以及擦除操作期间电子迁移的隧穿路径，从带有圆形弯曲部分的浮栅侧壁延伸穿过隧道氧化物到达选择栅。
在根据方面七的存储单元的优选实施例中，介质膜包括厚度为50-300数量级的底部氧化层，厚度为1000-2000的氮化层，以及厚度为200-1000的顶部氧化层。
在根据方面七的存储单元的优选实施例中，介质膜包括厚度为50-300数量级的氧化层，厚度为1000-3000的氮化层。
根据本发明的方面八，提供一种存储单元，包括：具有有源区的衬底；形成在衬底上有源区上的栅极氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的控制栅，设置在浮栅上并与浮栅垂直对准；浮栅和控制栅之间的介质膜；选择栅，设置在控制栅一侧并面向带圆形弯曲部分的浮栅侧壁；比栅极氧化层厚且位于选择栅和浮栅之间的氧化层；形成在衬底中的源极区，部分源极区在浮栅下面与之重叠；以及擦除操作期间电子迁移的隧穿路径，从浮栅延伸穿过栅极氧化层到达源极区的重叠部分。
在根据方面八的存储单元的优选实施例中，栅氧化层的厚度为70-120，选择栅和浮栅之间的氧化层的厚度为200-1000的数量级。
根据本发明的方面九，提供一种具有浮栅、控制栅和选择栅的半导体器件的制造方法，包括以下步骤：在硅衬底上的有源区中形成氧化层；在氧化层上形成第一层硅；在第一层硅上形成介质膜；在介质膜上形成第二层硅；腐蚀掉部分第二层硅形成控制栅；使用控制栅做掩模，各向异性腐蚀掉部分介质膜和第一层硅，形成控制栅下的浮栅；在浮栅的侧壁上形成圆形弯曲部分；在衬底和控制栅上形成第三层硅，在第三层硅中在控制栅周围和控制栅上具有台阶；以及各向异性腐蚀第三层硅以在控制栅周围形成选择栅。
在根据方面九的方法的优选实施例中，第三层硅的厚度小于其横越控制栅之处的其下方各层的总厚度。
在根据方面九的方法的优选实施例中，还包括在浮栅的侧壁上形成圆形弯曲部分的步骤。
在根据方面九的方法的优选实施例中，通过侧壁的氧化形成圆形弯曲部分，该侧壁的氧化在浮栅下的氧化层附近和其上的介质膜附近以较高的速率发生。
在根据方面九的方法的优选实施例中，通过以下步骤形成介质膜：在第一层硅上形成底部氧化层，在底部氧化层上形成氮化层，以及在氮化层上形成顶部氧化层。
在根据方面九的方法的优选实施例中，还包括以下步骤：在第三层硅上形成氮化层，除了第三层硅中台阶的肩状部区域之外，各向异性除去各处的氮化物。
在根据方面九的方法的优选实施例中，还包括以下步骤：在第三层硅上形成附加的氧化层，除了第三层硅中台阶的肩状部区域之外，各向异性除去各处的附加层。
在根据方面九的方法的优选实施例中，形成的氧化层的厚度为70-250的数量级，形成的第一层硅的厚度为100-1000，形成的介质层的厚度为120-500的数量级，形成的第二层硅的厚度为1500-3500，形成的第三层硅的厚度为2000-4000。
在根据方面九的方法的优选实施例中，还包括用选自磷、砷和硼的组中的掺杂剂掺杂每层硅。
在根据方面九的方法的优选实施例中，掺杂第一层硅到每立方厘米1017到1020的数量级。
在根据方面九的方法的优选实施例中，第二和第三硅层掺杂到每立方厘米1020到1021的数量级。
根据本发明的方面十，提供一种半导体器件的制造方法，包括以下步骤：在硅衬底上的有源区中形成氧化层；在氧化层上形成第一层硅；在第一层硅上形成的介质膜；各向异性腐蚀介质膜在有源区上形成台阶；使用台阶做掩模，各向异性腐蚀第一硅层在有源区上形成浮栅；在浮栅的侧壁上形成圆形弯曲部分；在衬底和台阶上形成第二硅层；以及各向异性腐蚀第二硅层在浮栅周围形成选择栅。
在根据方面十的方法的优选实施例中，通过以下步骤形成介质膜：在第一层硅上形成厚度为50-300数量级的底部氧化层，在底部氧化层上形成厚度为1000-2000数量级的氮化层，以及在氮化层上形成厚度为200-1000数量级的顶部氧化层。
在根据方面十的方法的优选实施例中，通过以下步骤形成介质膜：在第一层硅上形成厚度为50-300数量级的底部氧化层，在底部氧化层上形成厚度为1000-3000数量级的氮化层。
在根据方面十的方法的优选实施例中，第二硅层的厚度小于台阶的高度。
在根据方面十的方法的优选实施例中，还包括在浮栅的侧壁上形成圆形弯曲部分的步骤。
在根据方面十的方法的优选实施例中，通过侧壁的氧化形成圆形弯曲部分，该侧壁的氧化在浮栅下的氧化层附近和其上的介质膜附近以较高的速率发生。
附图说明
图1为具有浅沟槽隔离的现有技术的浮栅存储器件的示意性剖面图。
图2为具有LOCOS隔离的现有技术的浮栅存储器件的示意性剖面图。
图3为现有技术的叠置栅存储单元阵列的示意性俯视图。
图4为现有技术的分离栅存储单元阵列的示意性俯视图。
图5A-5H为根据本发明使用浅沟槽隔离的叠置栅或分离栅存储单元的制造方法的一个实施例中各步骤的示意性剖面图。
图6为根据图5A-5H的方法制造的叠置栅存储器件的示意性俯视图。
图7为沿图6中的线7-7截取的剖面图。
图8A-8E为根据本发明使用LOCOS隔离的叠置栅或分离栅存储单元的制造方法的另一个实施例中各步骤的示意性剖面图。
图9为根据图8A-8E的方法制造的分离栅存储单元阵列的示意性俯视图。
图10为沿图9中的线10-10截取的剖面图。
图11A和11B为根据本发明使用浅沟槽隔离的非易失存储器件的制造方法的一个实施例中各步骤的示意性剖面图。
图12A和12B为根据本发明使用LOCOS隔离的非易失存储器件的制造方法的另一个实施例中各步骤的示意性剖面图。
图13A-13G示出了具有自对准浮栅、控制栅和选择栅的快闪存储单元的制造方法的一个实施例的各步骤的示意性剖面图。
图14为具有自对准浮栅和选择栅但没有控制栅的快闪存储单元的一个实施例的剖面图。
图15示出了具有自对准浮栅、控制栅和选择栅的快闪存储单元的另一实施例的剖面图。
图16-19为利用图13G、14和15的存储单元的存储单元阵列的俯视图。
图20和21为图16-19的存储单元阵列的电路图。
具体实施方式
如图5A所示，浅沟槽31形成在硅衬底32中。硅可以为N阱材料、P阱材料或仅为P型材料。衬垫氧化物33形成在衬底上，氮化硅层34淀积在衬垫氧化物上。构图这些层形成掩模，穿过掩模腐蚀衬底形成沟槽。
然后隔离氧化物36淀积在沟槽中并平面化以便它与氮化层的上表面齐平。氧化物可以通过例如化学汽相淀积(CVD)淀积，并通过CMP抛光平面化。在该方法中，衬垫氧化物33和氮化层34不仅作为形成沟槽的掩模，也作为增加隔离氧化物高度的手段。如下文更详细讨论的，台阶高度35(即，硅衬底的上表面上氮化层的上表面的高度)很重要，是由于这样提供了沿隔离氧化物的边缘具有大侧壁的浮栅，增加了控制栅和浮栅之间的电容。由于大耦合率，在存储单元的写和擦除操作期间，更多的电压由控制栅耦合到浮栅。
形成隔离氧化物区之后，去掉氮化层，如图5B所示淀积薄硅层39。各向异性腐蚀该层沿隔离氧化物的边缘形成硅间隔层，如图5C所示。然后热氧化这些间隔层形成陡坡的氧化物间隔层，如图5D所示。此后，通过润湿浸泡从硅衬底上除去衬垫氧化物33，在有源区38上形成薄栅极或隧道氧化物37，如图5E所示。热生长栅极氧化物，厚度为70-150数量级。
然后在栅极氧化物和隔离氧化物上淀积较薄的硅层41，在硅上淀积氮膜42。硅层的厚度在100-1000的数量级，基本上比现有技术器件的浮栅(1500-2500)薄。硅层可以是多晶硅或非晶硅。优选硅层用磷、砷或硼掺杂到每立方厘米1017到1020的数量级。掺杂可以是淀积硅期间的原位掺杂或穿过氮化物的离子注入。
玻璃上硅(SOG)或CVD氧化物43淀积在氮化膜上，并通过深腐蚀或CMP抛光平面化到隔离氧化物36上氮化膜的上表面的水平，如图5F所示。这样仅在有源区38上的区域中留下氧化物43，使用该氧化物作掩模，将隔离氧化物上区域中的氮化膜腐蚀掉。然后用湿腐化溶液腐蚀剩余的SOG或CVD，露出有源区域中的氮化物42。使用该氮化物作掩模，通过各向异性干腐蚀除去隔离氧化物上的硅41，如图5G所示，仅在有源区中留下硅以形成浮栅44。这些栅极沿栅极氧化物37的上表面和隔离氧化的侧边延伸。
如图5H所示，一旦形成浮栅，将去掉覆盖它们的氮化物，介质膜46淀积在浮栅和隔离氧化物上。该膜优选ONO(氧化物/氮化物/氧化物)膜，但也可以仅为氧化膜或氧化物和氮化物的另一组合物。多晶硅或多晶硅化物(例如，硅化钨)层47淀积在介质膜上并构图形成控制栅48，如图6所示。
借助也限定了在有源区38上延伸的浮栅的边缘51的光刻掩模(未示出)构图控制栅。然后各向异性地腐蚀掉未掩蔽区域中的两个硅层和介质层，留下控制栅48和浮栅44，浮栅的边缘51与控制栅的对应边缘自对准。浮栅的两个边缘52与隔离氧化物的侧边36a自对准。
如图7所示，漏和源区53，54形成在衬底18中，源区的部分54a位于浮栅下面。这些区域为与硅衬底相反导电类型的重掺杂层。沿存储单元的侧壁形成氧化物间隔层55。
通过使硅层41较薄并增加浮栅的侧壁44a的高度将控制栅和浮栅之间的电容区域制得较大。在示出的实施例中，侧壁44a的高度为浮栅的底壁44b宽度的80％到160％的数量级，优选在1000-5000的数量级。控制栅有较高的侧壁48a和底壁48b与浮栅的侧壁和底壁以非常小的间距相对。这样在控制栅和浮栅之间提供了大耦合率，由此电压可以有效地从控制栅耦合到浮栅，并且存储单元保持了稳定的写和擦除性能，同时隔离氧化物上没有浮栅帽盖。
图6和7的存储单元的操作如下，施加到三个节点端子的偏置电压显示在表1中。
表1
方式 控制栅 漏极 源极
擦除(1) 0伏 浮动 ≈12伏
擦除(2) ≈-7伏 浮动 ≈5伏
编程 ≈10伏 ≈5伏 0伏
读 3到5伏 1.5到3伏 0伏
在擦除操作中，由于富勒-诺德海姆隧穿机理，浮栅内的电子被迫使穿过隧道从浮栅到达浮栅下面的部分源极区54a。在擦除操作期间，在隧道氧化物37上建立高电场(＞10MV/cm)。这可以通过将约-7伏的负电压施加到控制栅和约5伏的正电压施加到源极节点，或通过对控制栅施加0伏电压并相源极节点施加约12伏的电压实现。在两种情况中，漏极节点保持浮动。在擦除方式中，由于控制栅和浮栅之间约90％的耦合率，源极和控制栅之间的大部分电压差出现在隧道氧化物上，电子被迫使穿过隧道从浮栅到源极区的重叠部分。
当擦除操作完成时，浮栅被正向充电，存储单元的阈值电压变低，存储单元处于导通或逻辑“1”状态。
在编程方式中，电子通过热载流子注入注入到浮栅内，浮栅变为负向充电。在编程操作期间，控制栅偏置约10伏，漏极偏置约5伏，源极偏置约0伏。当编程期间电子从源极流向漏极，它们被沟道区上的电场加速，它们中的一些在漏结附近被加热(heated)。一些热电子越过约3.1伏的氧化物势垒高度并注入到浮栅内。
当编程操作完成时，浮栅被负向充电，存储单元的阈值电压变高，存储单元处于不导通或逻辑“0”状态。
在读方式中，控制栅偏置约3到5伏，源极偏置0伏，漏极偏置约1.5到3伏。当存储单元处于擦除状态时，读显示导通状态，逻辑“1”由读出放大器识别出。当存储单元处于编程状态中时，读显示不导通状态，逻辑“0”由读出放大器识别出。
除了使用LOCOS(硅的局部氧化)隔离而不是浅沟槽隔离，图8A-8E中示出的方法类似于图5A-5H中的方法。类似的参考数字表示由两个方法制成的器件中对应的元件。
在该实施例中，衬垫氧化物33形成在衬底32上之后，多晶硅层56形成在衬垫氧化物上，氮化层57形成在多晶硅层上。热生长隔离氧化物36，尽可能短的鸟嘴58从氧化物侧面伸出。衬底上隔离氧化物的高度59的重要之处在于提供了高侧壁的浮栅以及控制栅和浮栅之间的大耦合电容。在示出的实施例中，衬底上隔离氧化的高度为氧化物的总高度61的55％的数量级。
形成隔离氧化区之后，除去衬垫氧化物、多晶硅以及氮化物，栅极氧化物37热生长在有源区38上。此后，和图5A-5H实施例中的一样，淀积硅层41、氮化层42以及SOG或CVD氧化物43，平面化SOG或CVD氧化物直到与隔离氧化物上的氮化物的上表面齐平，由此仅在有源区中留下SOG或CVD氧化物43。
和图5A-5H实施例中的一样，使用SOG或CVD氧化物作掩模腐蚀掉隔离氧化物36上的氮化物。然后用湿腐蚀溶液从有源区除去SOG或CVD氧化物，使用剩余的氮化物42作掩模，腐蚀掉隔离氧化物上的硅41，仅在有源区上留下硅。
去掉有源区中覆盖硅的氮化物42，使用光刻掩模限定在有源区38上延伸的浮栅44的一个或两个侧面51，52。如果仅限定了一个侧面，那么它是面向接触66的侧面51，在形成控制栅图形期间绘出另一侧面52。限定浮栅掩模之后，各向异性地腐蚀掉未掩蔽区域中的硅。
介质膜46淀积在其余的硅和隔离氧化物上，第二硅层47淀积在介质膜上。该层可以由多晶硅形成，多晶硅优选由磷、砷或硼重掺杂到每立方厘米1020到1021的数量级。掺杂可以通过淀积期间的原位掺杂或通过离子注入实现。此外，可以使用如硅化钨等的多晶硅化物代替多晶硅。
形成第二硅层之后，使用另一光刻掩模限定控制栅图形，如图9所示。限定图形之后，各向异性地腐蚀掉层的未掩蔽部分形成控制栅48。在还没有形成浮栅的第二侧面52的位置，继续各向异性腐蚀穿过介质膜46和硅层44以完成浮栅图形。
如图10所示，控制栅48的部分48c悬垂于浮栅44之上，较薄的栅极氧化物37a(例如，70-150)形成在硅衬底和浮栅之间，较厚的栅极氧化物37b(例如，100-350)形成在衬底和控制栅的悬垂部分之间。沟道66也具有控制栅悬垂部分下面的一部分66a和浮栅下面的另一部分66b。在该实施例中，漏极53、沟道66和控制栅48可以认为是直接与浮栅44和控制栅48为一部分的存储单元相邻的选择晶体管。
和图5A-5H的方法制造的器件一样，浮栅有较高的侧壁44a，在示出的实施例中，侧壁44a为底壁44b宽度的80-160％的数量级，优选高度在1000-5000的数量级。控制栅也具有较高的侧壁48a和与浮栅的侧壁和底壁以非常小的间距相对的底壁48b。这样为与控制栅的容性耦合提供了较大的面积并产生大的耦合率，所以电压可以有效地从控制栅耦合到浮栅。由此，存储单元可以保持稳定的写入和擦除性能，在隔离氧化物上不必有浮栅帽盖。
图9和10的存储单元的操作如下，施加到三个节点端子的偏置电压显示在表2中。
表2
方式 控制栅 漏极 源极
擦除(1) 0伏 浮动 ≈12伏
擦除(2) ≈-7伏 浮动 ≈5伏
编程 ≈10伏 0伏 ≈7伏
读 3到5伏 1.5到3伏 0伏
在擦除操作中，由于富勒-诺德海姆隧穿机理，浮栅内的电子被迫使穿过隧道从浮栅到达浮栅下面的部分源极区54a。在擦除操作期间，在隧道氧化物37上建立高电场(＞10MV/cm)。这可以通过将约-7伏的负电压施加到控制栅和约5伏的正电压施加到源极节点，或通过对控制栅施加0伏电压并向源极节点施加约12伏的电压实现。在两种情况中，漏极节点保持浮动。在擦除方式中，由于控制栅和浮栅之间约90％的耦合率，源极和控制栅之间的大部分电压差出现在隧道氧化物上，电子被迫使穿过隧道从浮栅到源极区的重叠部分。
当擦除操作完成时，浮栅被正向充电，存储单元的阈值电压变低，存储单元处于导通或逻辑“1”状态。
在编程方式中，电子通过热载流子注入注入到浮栅内，浮栅变为负向充电。在编程操作期间，控制栅偏置约10伏，漏极偏置约5伏，源极偏置约7伏。当编程期间电子从源极流向漏极，它们被沟道区上的电场加速，它们中的一些在漏结附近被加热。一些热电子越过约3.1eV的氧化物势垒高度并注入到浮栅内。
当编程操作完成时，浮栅被负向充电，存储单元的阈值电压变高，存储单元处于不导通或逻辑“0”状态。
在读方式中，控制栅偏置约3到5伏，源极偏置0伏，漏极偏置约1.5到3伏。当存储单元处于擦除状态时，读显示导通状态，逻辑“1”由读出放大器识别出。当存储单元处于编程状态中时，读显示不导通状态，逻辑“0”由读出放大器识别出。
图11A和11B示出了使用CMP抛光和浅沟槽隔离形成自对准浮栅的另一方法。如上所示形成隔离氧化区36，在有源区38上生长栅极氧化物37。多晶硅或非晶硅的层68淀积在栅极氧化物和隔离氧化物上。该层的厚度在100-1000的数量级，并由磷、砷或硼掺杂到每立方厘米1017到1020的数量级。厚度也为100-1000的数量级的氮化层69淀积在硅上。
当硅很薄，例如小于约500并通过离子注入掺杂时，优选穿过氮化物注入离子，以便注入的离子分布到硅内而不是渗透到栅极氧化物和/或硅衬底内。
然后进行CMP抛光操作出去隔离氧化物上的氮化物69直到齐平或稍低于隔离氧化物上硅68的上表面，如图11B所示。使用留在有源区中的氮化物做掩模，各向异性地腐蚀掉隔离氧化物上的硅。和图5A-5H中的方法一样形成控制栅、控制栅和浮栅之间的介质膜、以及浮栅的其余边缘。
除了通过LOCOS方法而不是浅沟槽形成隔离氧化区之外，图12A和12B中示出的方法基本上与图11A和11B中的方法相同。一旦形成隔离氧化区，其余的步骤基本上相同，类似的参考数字表示由两个方法制造的器件中对应的元件。由此，栅极氧化物37生长在衬底上，硅层68淀积在栅极氧化物和隔离氧化物上，氮化层69淀积在硅上。
通过CMP抛光除去隔离氧化物上的氮化物，其余的氮化物用做掩模，腐蚀掉隔离氧化物上的硅。用图5A-5H中的相同方法形成控制栅、控制栅和浮栅之间的介质膜、以及浮栅的其余边缘。
本发明有许多重要特性和优点。具有高侧壁的较薄浮栅提供了控制栅和浮栅之间的大耦合电容，这提供了稳定的写和擦除操作，并且不带有现有技术器件需要的端帽。省略端帽显著地减小了存储单元和阵列的尺寸。此外，消除了由图形移动和圆角引起的工艺成品率波动，得到更好并且更稳定的工艺成品率。
图11A和11B以及12A和12B的工艺还具有以下优点：在硅腐蚀期间通过添加过腐蚀步骤可以完全腐蚀掉隔离氧化区上的薄硅，同时可以精确地控制硅的侧壁高度71。所述优点的重要之处在于保持了控制栅和浮栅之间的大电容以得到需要的耦合量。此外，在CMP抛光步骤期间，氮化物还用于保护薄硅层和下面的薄栅极氧化物不受到污染。
在图13A-13G所示的工艺中，在单晶硅衬底137上热生长厚度为70-250数量级的氧化层136，用做栅极氧化物或隧道氧化物。衬底可以为P阱或P衬底材料。多晶硅或非晶硅层138(poly-1层)淀积在氧化层上用做浮栅，介质膜139形成在硅层上。poly-1层的厚度在100-1000的数量级，基本上比通常约2000厚的现有技术器件中的浮栅薄。poly-1层优选用磷、砷或硼掺杂到每立方厘米1017到1020的数量级。掺杂可以是淀积硅期间的原位掺杂或直接离子注入到硅内或穿过介质膜。
介质膜可以仅为纯氧化物或氧化物、氮化物和氧化物(ONO)的组合物，在示出的实施例中，它由厚度为30-100数量级的下氧化层141、厚度为60-300数量级的中间氮化层142以及厚度为30-100数量级的上氧化层143组成。
多晶硅层144(poly-2层)淀积在介质膜上用做控制栅。该层的厚度在1500-3500数量级，并用磷、砷或硼重掺杂到每立方厘米1020到1021的数量级。然后CVD氧化物或氮化物层146淀积在poly-2层上，厚度为300-1000。在随后的干腐蚀步骤期间，氧化物或氮化物层用做掩模以防止控制栅区域中的poly-2被腐蚀掉。
光刻掩模(未示出)形成在层146上，同时限定了控制栅和浮栅，各向异性干腐蚀除去该层和poly-2层的未掩蔽部分，仅留下形成控制栅147的部分poly-2，如图13B所示。然后除去光刻胶，氧化层148热生长在多晶硅的侧壁上，厚度为100-600的数量级。
在热氧化工艺期间，由于硅的氧化速率快于与氧化层143,146的界面，因此多晶硅的各角变圆。由于消除了多晶硅的尖角，所述变圆增强了擦除周期期间存储单元的性能，并由此减小了控制栅和选择栅之间的泄露电流。
现在参考图13C，使用控制栅和它上面的氧化物和/或氮化物作为掩模，用各向异性干腐蚀腐蚀中间的poly介质和poly-1形成中间的poly介质149和浮栅151。此后，在热氧化步骤中，如果选择栅152形成在衬底上，氧化层153形成在浮栅的露出边缘上，控制栅侧壁上的氧化层148制得较厚。氧化层153用做隧道氧化物，优选厚度在50-300的数量级。如果需要，薄层的CVD氧化物(约50-200)可以淀积在热氧化物上，以改善氧化膜的质量并减少选择栅和浮栅之间的干扰。
在热氧化工艺期间，由于poly-1的氧化速率与其上和下的氧化层的界面附近较快，因此浮栅的边缘部分或侧壁154变圆。所述圆形弯曲部分增强了电场，使电子更容易穿过隧道通过该区域离开浮栅。此外，还消除了在poly-1的方角附近的隧道氧化物中发生的局部陷阱效应。这增强了编程周期和擦除周期期间存储单元的性能。
然后，多晶硅层(poly-3)156淀积在氧化层上，氮化物或氧化层157淀积在poly-3层，如图13D所示。在所述淀积期间，台阶由控制栅形成，氧化层或氮化层位于其上，中间poly介质和浮栅使对应的台阶156a形成在poly-3层中。该台阶用于随后除去部分poly-3层以形成选择栅，为此，poly-3的厚度应小于其上形成的台阶的高度。在一个实施例中，poly-3层的厚度在2000-4000的数量级，氮化层或氧化层157的厚度在200-1500的数量级。
通过各向异性干腐蚀从poly-3层的平坦区域除去氮化物或氧化物，仅留下垂直延伸的部分158，如图13E所示，也各向异性腐蚀poly-3以形成选择栅159。由于poly-3层比控制栅和其下的其它元件形成的台阶薄，腐蚀到poly-3的厚度除去控制栅上的所有poly-3和形成台阶156a的区域外的所有poly-3。
区域158中的氮化物或氧化物保护poly-3的肩状部161被腐蚀掉。还控制了选择栅的沟道长度并减小了选择栅的表面电阻。由此，例如通过使氮化物或氧化层更厚，肩状部可以制得更宽，产生更长的沟道长度。poly-3的厚度还可用于调整选择栅的宽度和高度，较厚的poly-3产生较厚和较宽的栅极。较低的表面电阻减小了选择栅的负载效应并使存储单元获得更快的性能。
除掉剩余的氮化物或氧化物，如图13F所示，光刻掩蔽之后，腐蚀掉与选择栅相对的控制栅侧面上的poly-3间隔层162。
如图13G所示，现在在衬底中形成源极163和漏极164，在选择栅161和控制栅147的侧面形成氧化物间隔层166。源极和漏极用如磷或砷等的N型材料重掺杂，考虑到编程期间将施加到源极上的高电压，因此源极的结制得比漏极的深。该存储单元的擦除路径从浮栅侧壁154的圆形弯曲部分到选择栅。由于较薄的浮栅和侧壁的圆形弯曲部分，控制栅和浮栅之间的耦合率可以制得较大，由于侧壁弯曲部分周围的局部电场增强，所以电子的隧道贯穿更有效。
通过使用控制栅做掩模，浮栅与控制栅自动地自对准。选择栅类似地完全与浮栅和控制栅自对准，在单元操作期间选择栅可以有小表面电阻和更好的性能。
图13G的存储单元的操作如下，施加到四个节点端子的偏置电压显示在表3中。
表3
方式 控制栅 选择栅 漏极 源极
擦除 -7.0到-12.0 3.0到7.0 浮动 浮动
编程 7.0到10.0 1.5到3.0 0 4.0到8.0
读 0到2.5 2.5到5.0 1.5到3.0 0
在擦除方式中，富勒-诺德海姆隧穿使电子由浮栅迁移到选择栅，留下正电子作为浮栅内的多数载流子。浮栅的圆形弯曲部分增强了电场效应，和隧道氧化物的相对侧面上的两个平坦表面相比，可在较低的外加电压下发生遂穿。电场增强也可以形成较厚的隧道氧化物，同时保持足够的电子遂穿。
在擦除方式中从控制栅到浮栅的耦合率为约70％到80％，这意味着约70％到80％的控制栅电压耦合到浮栅。这使得控制栅和选择栅之间的大部分电压差降落在浮栅的圆形侧壁周围的隧道氧化物上，这引发了富勒-诺德海姆隧穿，电子由浮栅遂穿到选择栅。由于浮栅变得更正，存储单元的阈值电压降低到-5.0到-1.0伏的级别。这导致控制栅偏置在0到2.5伏时浮栅下沟道的反型层。因此，擦除之后，存储单元处于导通或逻辑1状态。
在编程方式中，电子注入到浮栅内，浮栅变成负向充电。控制栅偏置在7.0到10伏，选择栅偏置在1.5到3.0伏，漏极偏置在约0伏，源极偏置在4.0到8.0伏，大部分的源-漏电压降落在选择栅和浮栅之间的沟道中间区域，在沟道中间区域产生高电场。此外，由于通过由源极和控制栅提供的电压浮栅耦合到高电压，因此垂直的高电场建立在沟道中间和浮栅之间的氧化物上。
当编程期间电子由漏极流向源极时，它们由沟道中间区域上的高电场加速，一些电子被加热。由于被垂直的电场加速，一些热电子越过约3.1eV的氧化物势垒高度并注入到浮栅内。当编程结束时，浮栅变成负充电，存储单元的阈值电压增加到约3.0到6.0伏的级别。这关断了浮栅下的沟道，控制栅偏置0到2.5伏。由此，编程之后存储单元处于不导通或逻辑0状态。
在读方式中，控制栅偏置0到2.5伏，源极偏置0伏，漏极偏置1.5到3.0伏，选择栅偏置2.5到5.0伏。当存储单元处于擦除状态时，由于浮栅和选择栅沟道接通，读显示导通状态(逻辑1)。当存储单元处于编程状态中时，由于浮栅沟道关断，读显示不导通状态(逻辑0)。
图14的实施例基本上类似于图13G的实施例，类似的参考数字代表两个实施例中对应的元件。然而在图14的实施例中，仅有两个硅层，存储单元仅有一个浮栅151和选择栅159；没有控制栅。该实施例还有一个较深的源极结167和浮栅下较宽的源极重叠区168，起控制栅的功能，提供耦合到浮栅的电压。
在本实施例中poly-1上的ONO膜也较厚，底部氧化层169的厚度在50-300的数量级，氮化层171的厚度在1000-2000的数量级，顶部氧化层172的厚度在200-1000的数量级。各向异性腐蚀该厚膜，在形成浮栅时用做掩模并提供形成选择栅时使用的台阶，就象在图13A-G的实施例中利用控制栅一样。此外，如果需要，ONO层可以用具有厚度为50-300数量级的底部氧化层和厚度为1000-3000数量级的氮化层的ON膜代替。所述存储单元的擦除路径从浮栅侧壁154的圆形弯曲部分到选择栅。
图14的存储单元的操作如下，施加到节点端子的偏置电压显示在表4a中。
表4a
方式 选择栅 漏极 源极
擦除 12到15.0 浮动 0
编程 1.5到3.0 0 10.0到13.0
读 1.5到5.0 1.5到3.0 0
在擦除方式中，富勒-诺德海姆隧穿使电子由浮栅迁移到选择栅。12到15伏数量级的正电压施加到选择栅，漏极节点保持浮动，源极节点偏置0伏。由于源极节点的耦合率在70％到85％的数量级，例如，约70％到85％的源极电压耦合到浮栅。由于重叠源极168和沟道区173的组合，有更多的电压由源极节点耦合到浮栅。这产生更大的耦合率，例如在本例中约80％到90％。因此，选择栅和源极之间的大部分电压差位于浮栅的圆形侧壁154周围的隧道氧化物上，引发了富勒-诺德海姆隧穿，迫使电子从浮栅隧穿到选择栅。擦除操作完成之后，浮栅变成正充电，存储单元的阈值电压降低到-5.0到-1伏的级别。由此，即使浮栅上没有控制栅，反型层也可以在浮栅下的沟道中形成。存储单元现在处于导通状态(逻辑1)。
在编程方式中，选择栅偏置1.5到3.0伏，漏极偏置在0伏左右，源极偏置10到13伏。所述偏置条件接通了选择栅下面的沟道以及浮栅下的沟道。因此大部分的源-漏电压设置在选择栅和浮栅之间的沟道中间区域上。浮栅耦合到来自浮栅下源极的高电压，由此垂直的高电场建立在沟道中间区域和浮栅之间的氧化物上。沟道中间区域周围混合的高电场产生热电子并迫使一些热电子注入到浮栅内。编程完成之后，浮栅变为负向充电，存储单元的阈值电压增加到3.0到6.0伏的数量级。浮栅下的沟道现在关断，存储单元处于不导通状态(逻辑0)。
在读方式中，源极偏置0伏，漏极偏置1.5到3.0伏，选择栅偏置2.5到5.0伏。当存储单元处于擦除状态时，由于浮栅和选择栅沟道接通，读显示导通状态。当存储单元处于编程状态时，由于浮栅沟道关断，读显示不导通状态。
此外，在图14的实施例中，存储单元可以制造在由N阱或N型衬底环绕的P阱中。此时，施加到存储单元端子节点的偏置电压显示在表4b中。
表4b
方式 选择栅 漏极 源极 P阱
擦除 6.0到9.0 浮动 -9到-6 -9到-6
编程 1.5到3.0 0 10.0到13.0 浮动
读 2.5到5.0 1.5到3.0 0 浮动
该存储单元的操作在其它方面与以上介绍的图14的实施例相同，浮栅下的沟道和源极区为浮栅提供了更高的耦合率。
图15的实施例也基本上类似于图13G的实施例，类似的数字也表示这两个实施例中对应的元件。在图15的实施例中，氧化层136的厚度为70-120的数量级，并用做擦除操作的隧道氧化物。在本实施例中，浮栅圆形侧壁154周围的氧化物153不用做隧道氧化物，并且可以制得更厚，例如达到约200-1000。包含poly-2层144，以形成控制栅147，和图13G的实施例中一样，中间poly介质优选ONO膜。在本实施例中，隧道窗口为浮栅下源极的重叠区168，擦除路径是从浮栅到源极的重叠部分。
图15的存储单元的操作如下，施加到四个节点端子的偏置电压显示在表5中。
表5
方式 控制栅 选择栅 漏极 源极
擦除 -7.0到-12.0 浮动 浮动 3.0到7.0
编程 7.0到10.0 1.5到3.0 0 4.0到8.0
读 0到2.5 2.5到5.0 1.5到3.0 0
在擦除方式中，由于富勒-诺德海姆隧穿，浮栅内的电子被迫使由浮栅隧穿到重叠的源极区168。在擦除操作中，高电场(＞10MV/cm)建立在热生长于硅衬底上的隧道氧化物136上。这可以通过将-7.0到-12.0数量级的负电压施加到控制栅和数量级为3.0到7.0伏数量级的正电压施加到源极节点来实现。漏极和选择栅节点保持浮动，耦合率例如在70％到85％的数量级。因此控制栅和源极之间的大部分电压差位于隧道氧化物上，造成富勒-诺德海姆隧穿，电子从浮栅移动到重叠的源极区。擦除操作完成之后，浮栅正向充电，存储单元的阈值电压降到-5.0到-1.0伏的数量级。当控制栅偏置0到2.5伏时，在浮栅下的沟道中形成反型层。因此擦除操作之后存储单元处于导通状态(逻辑1)。
编程方式类似于图13G的实施例中的编程方式。然而由于氧化物136和氧化物153的不同厚度，偏置电压的值可以改变。编程完成之后，浮栅变为负向充电，存储单元的阈值电压增加到3.0到6.0伏的数量级。当控制栅偏置0到2.5伏时，关断了浮栅下的沟道。因此编程之后存储单元处于不导通状态(逻辑0)。
图16和17示出了图13G和15中类型的存储单元的NOR型存储单元阵列，分别带有和不带有与有源区的边缘自对准的浮栅。在图16的实施例中，浮栅151的边缘151a，151b与衬底137的有源区域的边缘对准，而在图17的实施例中，浮栅具有在隔离氧化区173上延伸的端帽151c，151d。由于浮栅的边缘不与有源区的边缘自对准，因此需要这些端帽以防止浮栅的形成期间由于图形移动或圆角造成的短沟道或穿通。
图16和17的存储单元阵列的电路图显示在图20中。给定列中的所有存储单元的漏极连接到位线BLn-1，BLn，BLn+1等，通常为跨越有源区上的金属线176-78，给定行中的所有单元连接到源线179，通常为硅衬底137中的N+扩散层。相邻的位线通过介质膜(未示出)相互隔离。给定行中的所有选择栅159通过选择栅线181连接在一起，给定行中的所有控制栅147通过控制栅线182连接在一起。选择栅线和控制栅线分别由poly-3和poly-2层形成。
图18和19示出了图14中类型的存储单元的NOR型存储单元阵列，分别带有和不带有与有源区的边缘自对淮的浮栅。在图18的实施例中，浮栅151的边缘151a，151b与衬底137的有源区域的边缘对准，而在图19的实施例中，浮栅具有在隔离氧化区173上延伸的端帽151c，151d。除了没有控制栅之外，这些实施例类似于图16和17的实施例。
图18和19的存储单元阵列的电路图显示在图21中。除了没有控制栅，所述电路类似于图20的电路。
本发明具有许多重要的特性和优点。浮栅和选择栅相互自对准并与控制栅自对准。由于较薄，浮栅与控制栅有较大的耦合率，并且在擦除操作期间当栅极的侧壁或边缘用做电子源时，仅呈现较小的隧穿窗口。此外，浮栅的圆形侧壁或边缘增强了边缘弯曲部分周围的局部电场，并在擦除操作期间提供了更有效的电子隧穿。这样可允许选择栅和浮栅之间的隧道氧化层制得较宽，但仍保持稳定的擦除操作。
由于选择栅由淀积在控制栅或厚介质层产生的台阶上的硅层形成，因此可以通过使台阶较高或较短、通过淀积较厚的硅层、以及在硅上淀积较厚或较薄的氮化物或氧化物可以控制选择栅的高度和宽度。在腐蚀形成选择栅期间氮化物或氧化物保护硅台阶的肩状部。因此，选择栅具有小表面电阻、小负载效应和更快的性能。
显然以上提供了一种新颖和改进的半导体器件和方法。虽然仅详细地介绍了某些实施例，对熟悉本领域的人员来说显然可以进行某些修改和变形而不脱离以下权利要求书限定的本发明的范围。

Claims (22)

1.一种存储单元，包括：
具有有源区的衬底；形成在衬底上有源区上的氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的控制栅，设置在浮栅上并与浮栅垂直对准；浮栅和控制栅之间的介质膜；选择栅，设置在控制栅一侧并面向带圆形弯曲部分的浮栅侧壁；选择栅和浮栅之间的隧道氧化物；以及擦除操作期间电子迁移的隧穿路径，从带有圆形弯曲部分的浮栅侧壁延伸穿过隧道氧化物到达选择栅。
2.根据权利要求1的存储单元，其中浮栅的厚度在100-1000的数量级，控制栅的厚度在1500-3500的数量级。
3.一种存储单元，包括：
具有有源区的衬底；形成在衬底上有源区上的氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的介质膜，设置在浮栅上并与浮栅垂直对准；选择栅，设置在介质膜一侧并面向带圆形弯曲部分的浮栅侧壁；选择栅和浮栅之间的隧道氧化物；以及擦除操作期间电子迁移的隧穿路径，从带有圆形弯曲部分的浮栅侧壁延伸穿过隧道氧化物到达选择栅。
4.根据权利要求3的存储单元，其中介质膜包括厚度为50-300数量级的底部氧化层，厚度为1000-2000的氮化层，以及厚度为200-1000的顶部氧化层。
5.根据权利要求3的存储单元，其中介质膜包括厚度为50-300数量级的氧化层，厚度为1000-3000的氮化层。
6.一种存储单元，包括：
具有有源区的衬底；形成在衬底上有源区上的栅极氧化层；浮栅，具有设置在氧化层上有圆形弯曲部分的侧壁；比浮栅厚的控制栅，设置在浮栅上并与浮栅垂直对准；浮栅和控制栅之间的介质膜；选择栅，设置在控制栅一侧并面向带圆形弯曲部分的浮栅侧壁；比栅极氧化层厚且位于选择栅和浮栅之间的氧化层；形成在衬底中的源极区，部分源极区在浮栅下面与之重叠；以及擦除操作期间电子迁移的隧穿路径，从浮栅延伸穿过栅极氧化层到达源极区的重叠部分。
7.根据权利要求6的存储单元，其中栅极氧化层的厚度为70-120，选择栅和浮栅之间的氧化层的厚度为200-1000的数量级。
8.一种具有浮栅、控制栅和选择栅的半导体器件的制造方法，包括以下步骤：在硅衬底上的有源区中形成氧化层；在氧化层上形成第一层硅；在第一层硅上形成介质膜；在介质膜上形成第二层硅；腐蚀掉部分第二层硅形成控制栅；使用控制栅做掩模，各向异性腐蚀掉部分介质膜和第一层硅，形成控制栅下的浮栅；在浮栅的侧壁上形成圆形弯曲部分；在衬底和控制栅上形成第三层硅，在第三层硅中在控制栅周围和控制栅上具有台阶；以及各向异性腐蚀第三层硅以在控制栅周围形成选择栅。
9.根据权利要求8的方法，其中第三层硅的厚度小于第三层硅横越控制栅之处的第三层硅下方各层的总厚度。
10.根据权利要求8的方法，其中通过侧壁的氧化形成圆形弯曲部分，该侧壁的氧化在浮栅下的氧化层附近和其上的介质膜附近以较高的速率发生。
11.根据权利要求8的方法，其中通过以下步骤形成介质膜：在第一层硅上形成底部氧化层，在底部氧化层上形成氮化层，以及在氮化层上形成顶部氧化层。
12.根据权利要求8的方法，还包括以下步骤：在第三层硅上形成氮化层，除了第三层硅中台阶的肩状部区域之外，各向异性除去各处的氮化物。
13.根据权利要求8的方法，还包括以下步骤：在第三层硅上形成附加的氧化层，除了第三层硅中台阶的肩状部区域之外，各向异性除去各处的附加层。
14.根据权利要求8的方法，其中形成的氧化层的厚度为70-250的数量级，形成的第一层硅的厚度为100-1000，形成的介质层的厚度为120-500的数量级，形成的第二层硅的厚度为1500-3500，形成的第三层硅的厚度为2000-4000。
15.根据权利要求8的方法，还包括用选自磷、砷和硼的组中的掺杂剂掺杂每层硅。
16.根据权利要求8的方法，其中掺杂第一层硅到每立方厘米1017到1020的数量级。
17.根据权利要求8的方法，其中第二和第三硅层掺杂到每立方厘米1020到1021的数量级。
18.一种半导体器件的制造方法，包括以下步骤：在硅衬底上的有源区中形成氧化层；在氧化层上形成第一层硅；在第一层硅上形成的介质膜；各向异性腐蚀介质膜在有源区上形成台阶；使用台阶做掩模，各向异性腐蚀第一硅层在有源区上形成浮栅；在浮栅的侧壁上形成圆形弯曲部分；在衬底和台阶上形成第二硅层；以及各向异性腐蚀第二硅层在浮栅周围形成选择栅。
19.根据权利要求18的方法，其中通过以下步骤形成介质膜：在第一层硅上形成厚度为50-300数量级的底部氧化层，在底部氧化层上形成厚度为1000-2000数量级的氮化层，以及在氮化层上形成厚度为200-1000数量级的顶部氧化层。
20.根据权利要求18的方法，其中通过以下步骤形成介质膜：在第一层硅上形成厚度为50-300数量级的底部氧化层，在底部氧化层上形成厚度为1000-3000数量级的氮化层。
21.根据权利要求18的方法，其中第二硅层的厚度小于台阶的高度。
22.根据权利要求18的方法，其中通过侧壁的氧化形成圆形弯曲部分，该侧壁的氧化在浮栅下的氧化层附近和其上的介质膜附近以较高的速率发生。
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