TW439280B - Flash memory cell with self-aligned gates and fabrication process - Google Patents

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Description

經濟部智慧財產局員工消費合作社印製 A7 ____B7五、發明說明（1 ) 本發明與半導體裝置有關，更明確地說，與具有自對 準閘極之快閃記憶格及其製程有關。 電氣可規劃唯讀記憶體（E P R 〇 Μ )已廣泛闬於非 揮發性記憶體，即使關閉電源其所儲存的資料也不會改變 ，EPROM裝置的主要缺點是必須暴露在紫外光（UV )下大約2 0分鐘才能將資料抹除。這造成極大的不便， 因爲當需要改變資料時，必須將E P R Ο Μ裝置從它的插 座上拔下，並移到U V光源下照射。 電氣可抹除可規劃唯讀記億體（E E P R 0 Μ )克服 了此問題，並可以在非常短的時間將資料以電氣方式抹除 ，典型上少於2秒。不過，它的缺點是資料必須逐位元組 地抹除。 快閃EEPROM與EEPROM相同，也是以電氣 方式抹除資料，但速度較快。不過，快閃E E P R 0Μ是 以區塊的方式抹除資料，典型上每個區塊的大小從1 2 8 到6 4 Κ位元組，而非以逐位元組的方式。 ·.- 製造 EPROM、EEPROM或快閃 EEPROM 的方法是習用的淺溝及L 0 C ◦ S (矽的局部氧化）隔離 技術，如圖1及2所示。這些元件包括包括記億格陣列 1 1 、每一個都具有一個浮置閘1 2及一個控制閘1 3 ’ 浮置閘是孤立的複晶矽或非晶矽島，它成形於主動區1 6 內的薄閘氧化物1 4上，主動區是源極、汲極及通道區（ 未顯示）的位置。控制閘位於浮置閘上方，通常是重度摻 雜的複矽或複晶矽所構成。介電膜i 7位於兩閘之間。視 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公蹵) ~ '一""" (請先閱讀背面之注意事項再填寫本頁) —訂---------線- A7 ^439280 ___B7 五、發明說明（2) 用途而定’介電膜可以是〇N ◦(氧化物/氮化物/氧化 物）膜、純氧化物膜或氧化物與氮化物的其它組合。 記憶格的臨限電壓，當從控制閘來看’視儲存在浮置 閘內的電子數量而定。絕大多數的記億格可以儲存2位元 的資料，例如當臨限電壓低時的導通狀態是邏輯‘‘1 ”’當臨 限電壓高時的不導通狀態是邏輯”ΰ在某些高密度的應思 中，多位準格可以儲存2個以上的位元’例如每個格儲存 4位元、8位元或更多。追由控制浮置聞內電子的數里來 達成，更精確地說’可以得到2個以上不同的臨限電壓。 直到目前，在這類元件中’浮置聞是以熱生長的方法 ，在矽基底1 8之隔離氧化物區1 9間的主動區1 6上’ 生長厚度大約7 0 — 2 5 Ο Α的閘或隧道氧化物1 4 ’隔 離氧化物區1 9是用來分隔毗鄰的記憶格1 1 °接著在間 氧化物上成形導電層2 1以及介電膜1 了 °典型上’導電 層是以化學氣相沈積（c v D )的複砂膜或非晶政膜’厚 度大約1 500 - 2500A ’並慘雜以磷、砷或硼’可 以在原處摻雜或以離子植入°介電膜可以是純氧化物或氧 化物與氮化物的組合。 在介電膜上成形光罩’以定義一完整的浮置閘圖案’ 即浮置閘的四邊都界定，或是部分的浮置閘圖案’即僅界 定沿著主動區邊緣的兩側。將介電膜與導電層未被遮罩的 部分各向異性地蝕離’以彤成浮置閘的圖案。接著在介電 層上成形第二導電層2 2 ’並在第二導電層上成形第二光 罩，以定義控制閘的圖案’並完成浮置閘圖案的定義（如 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公爱） (請先閱讀背面之泣意事項再填寫本頁) r i— -^-DJ· n ^11 ^^1 n I I i 經濟部智慧財產局員工消費合作社印製 -5- B7 五、發明說明（3) ' (請先閱讀背面之注意事項再填寫本頁) 果先前只定義了部分的圖案）。將第二導電層及介電層未 被遮罩的部分各向異性地蝕離，以完成控制閘的圖案，並 完成先前未完成的浮置閘圖案。 圖3及4說明以淺溝或L 0 C 0 S技術製造的堆疊閘 及分離閘記憶格陣列的俯視圖。浮置閘1 2具有延伸到隔 離氧化物區1 9上方的端帽2 3、2 4。控制閘1 3覆於 浮置閘上方’並構成字元線。在分離閘陣列中，控制閘包 括部分1 3 a ，它做爲選擇閘，其下方沒有浮置閛部分。 位元線2 5典型上是以金屬製成並被氧化物1 9隔開，並 連接在每一行中記憶格的汲極。典型上，源極線2 6是包 含在矽基底中的P +或N+擴散層，並連接同一列中記憶 格的源極。 經濟部智慧財產局員工消費合作社印製 需要端帽2 3、2 4的原因，是爲了提供成形浮置閜 時光刻步驟期間，浮置閘圖案相對於隔離氧化物區之角落 圓化及移位的公差。角落圓化效應會致使光刻步驟後邊緣 2 7變短，且浮置閘相對於主動區的位移，會致使邊緣 2 7移動超過主動區的邊緣2 8。這些效應都會導致浮置 閘無法完全蓋住主動區，並因此產生漏電路徑|因而致使 電晶體誤動作。 延伸到隔離氧化物區的上方中，端帽2 3 ，2 4也有 助於在控制閘與浮置閘間形成較大的電容區2 9 1此將致 使兩閘間較大的耦合率。在記億格中，大比率是十分重要 ，因爲比率愈大，在寫入或抹除期間從控制閛耦合到浮置 閘的電壓愈多。 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） __07 _ __07 _ 經濟部智慧財產局員工消費合作社印製 Λ7 五、發明說明（4 ) 爲避免因製程變異導致浮置閘無法完全覆蓋主動區的 情況發生，必須要加寬帽端以加大配置的公差·此外，0吐 鄰之浮置閘間的間隔3 0必須加寬，以避免閘間短路。這 兩項要求導致記憶格的尺寸變大，且晶片的成本提高。 美國專利5 ，7 6 7 ，0 0 5描述製造自對準浮置閘 的方法，它不需要覆於絕緣或場氧化物上的帽s在該專利 中，形成浮置閘的方法是在場氧化物上以及成形於基底主 動區上之場氧化物中之凹部中沈積導電層。接著以化學機 械拋磨（C Μ P )平坦化導電層，直到導電材料的頂部與 場氧化物的上表面共平面，僅留下凹部中的金屬材料3因 此，浮置閘被自對準。雖然此方法在成形浮置閘時不需要 精確的遮罩步驟，但它的缺點是在成形浮置閘時，要直接 對複矽或其它導電材料進行C Μ Ρ拋磨。此外，所得到的 浮置閘較短，只能提供與控制閘有限的耦合。 本發明的目的是提供一種新且增進的半導體元件及製 造方法。 本發明的另一目的是提供一種具有上述特徵的半導體 元件及製程，克服了習知技術的限制及缺點。 爲達成這些及其它目的，本發明提供一種非揮發性記 憶格及製程，其中隔離氧化物區成形在基底中主動區的對 側，其超過基底的高度，大約是主動區之寬度的8 0到 1 6 0 %，一閘氧化物成形於主動區上，在閘氧化物上並 沿著隔離氧化物區的側邊沈積第一矽層以成形浮置閘，其 底壁實質上伴同閘氧化物延伸，且側壁的高度是底壁寬度 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) TJ~. •---Μ------------------訂·-------- (請先閱讀背面之注意事項再填寫本頁) ^3928 0 Λ7 B7 五、發明說明（5) 的8 0到1 6 0% ’ 一介電膜成形於浮置閘之上’以及在 介電膜上沈積第二矽層’並製作圖案以成形與浮置閘電容 耦合的控制閘。 在某些實施例中’控制閘或厚介電膜做爲成形浮置閘 的遮罩，且是成形及對準選擇閘的步驟。浮置閘較薄’且 具有圓化彎齒的側壁’在某些實施例中’它做爲一隧道窗 口，在抹除操作期間，供電子移動到選擇閘。在其它實施 例中，浮置閘下方的閘氧化物較薄’且電子從閘氧化物通 過隧道到達基底下方的源區。 圖1是習知技術之淺溝隔離的浮置閘記億體元件的橫 剖面圖。 圖2是習知技術之L 0 C 0 S隔離的浮置閘記憶體元 件的橫剖面圖。 圖3是習知技術之堆疊閘記憶格陣列的頂視平面圖。 圖4是習知技術之分割閘記憶格陣列的頂視平面圖。 圖5 A - 5 Η的橫剖面圖說明按本發明使用淺溝隔離 製造堆疊閘或分割閘記憶格之製程步驟的實施例。 圖6是按圖5 A - 5 Η之製程所製造之堆疊閘記憶體 元件的頂視平面圖。 圖7是沿圖6之7 — 7線的橫剖面圖。 圖8 A ~ 8 Ε的橫剖面圖說明按本發明使用 L 0 C 0 S隔離製造堆疊閘或分割閘記億格之製程步騾的 實施例。 (請先閱讀背面之注意事項再填寫本頁) 訂---------線- 經濟部智慧財產居員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8- A7 B7 五、發明說明（6) 圖9是按圖8 A — 8 E之製程所製造之分割間記億格 陣列的頂視平面圖。 圖1 0是沿圖9之1 〇 — 1 〇線的橫剖面圖。 圖1 1 A及1 1 B的橫剖面圖說明按本發明使用淺溝 隔離製造非揮發性記憶體元件之另一製程步驟的實施例。 圖1 2 A及1 2 B的橫剖面圖說明按本發明使用 L 0 C 0 S隔離製造非揮發性記憶體元件之另一製程步驟 的實施例。 圖1 3 A — 1 3 G的橫剖面圖說明製造具有自對準浮 置、控制閘及選擇閘之快閃記憶格之製程步驟的實施例 。、嫌α啤剖面圖是具有自對準浮置閘及選擇鬧但無控制閘之快閃記憶格的一貪施炉j。 的橫剖面圖晕具有自對準浮置閘、控制閘及— 擇閘之快閃記憶格的另一實施例。 ' 的頂視圖是使用圖1 3 G、 圖 -1 4及1 (請先閱讀背面之注意事項再填寫本頁) 之記憶格的記憶格陣列。 圖2 ◦及2 1是圖i -1 之記憶格陣列的電路圖 訂---------線- 經濟部智慧財產局員工消費合作社印製 元件對照表 1 1 :記憶格陣列 1 2 :浮置閘 1 3 :控制閘 1 6 :主動區 1 4 :閘氧化物 本紙張又度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -9- 經濟即智慧財產局員工消費合作社印w^ A7 _B7五、發明說明（7 ) 1 7 :介電膜 1 8 :矽基底 1 9 :隔離氧化物區 2 1 :導電層 2 2 :第二導電層 2 3 :端帽 2 4 :端帽 2 5 :位元線 2 6 :源極線 2 7 :邊緣 2 8 :邊緣 2 9 :電容區 3 0 :間隔 3 1 :淺溝 3 2 :矽基底 3 3 :氧化物墊 3 4 :矽氮化物層 3 6 :隔離氧化物 3 9 :薄矽層 3 8 :主動區 3 7 :薄閘或隧道氧化物 4 1 :矽層 4 2 :氮化物膜 43:CVD氧化物 ---1 — ί —---I ! I 1 ------Ϊ 1 I I ----III]— I ί (請先閱讀背面之生意事項再填寫本頁> 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公芨） -10- W392 8 0 Λ7 _B7五、發明說明（8 ) 4 4 :浮置閘 4 6 :介電膜 經濟部智慧財產局員工消費合作社印製
度 壁壁壁壁 高 底 側底側底 的高 基層 層閘閘閘閘 層物底全 層矽物 砂閘 物置置制制層物狀基物 層物晶化層 晶制緣緣區區離浮浮控控矽化嘴於化道矽化單氧矽 複控邊邊汲源隔........複氮鳥高氧通複氮...... (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） -11 - ^43 9^ ,} η A7 _D7五、發明說明（9 ) 1 3 9 :介電膜 層層 物物 化化 氧氮 下中 1 2 4 4 .―_ 1―_
3 4 IX
6 4 1X 層 物 層層 層 化層饬物閘物 氧矽化化制化 上複氮氧控氧 (請先閱讀背面之注意事項再填寫本頁) 9 4 I-i 經濟部智慧財產局員工湞費合作社印製 * J'*· « #"a« « a a 23467689 55555555 Γ~Η τ-Η ι—- τχ IX τ-Η τ-< 2 3 6 6 τχ τχ
4 6 6 6 r―^ IX 層物 台 部隔 物 電化壁 的部肩間 隔 介 氧層側 層 3 伸 的的 間 間聞間物閘層物一延閘 33 物 層置擇化置矽化-複直擇 | | 極極化 複浮選氧浮複氧、：垂選複複源汲氧 -------訂·---1-----線— 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公;5Π 經濟邡智慧財產局員工消費合作社印製 A7
iE 五、發明說明（1〇) 1 6 7 :源極接面 168.源極重魯區 1 6 9 :下氧化物層 1 7 1 :氮化物層 1 7 2 :上氧化物層 1 5 1 a :浮置閘的邊緣 1 5 1 b :浮置閘的邊緣 1 5 1 c :端帽 1 5 1 d :端帽 1 7 3 :隔離氧化物區 1 7 6 :位元線 1 7 7 :位元線 1 7 8 :位元線 1 7 9 :源極線 1 8 1 :選擇閘線 1 8 2 :控制閘線 如圖5 A所示，淺溝3 1成形於矽基底3 2內’矽可 以是N_井材料' P —井材料’或是單純的P —型材料。 在基底上成形一氧化物墊3 3 ，並在氧化物墊上沈積一層 矽氮化物層3 4。這些層被製作成圖案以形成形遮罩’並 經由遮罩在基底上蝕刻以形成淺溝。 接著在淺溝中沈積隔離氧化物3 6並平坦化’以使它 與氮化物層的上表面等高。氧化物例如可以使用化學氣相 本纸張尺度適用ΐ國國家標準（CNS)A4規格（2Ι〇χ 297公釐> -13- --------------A--------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) 暇43928 〇 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（11 ) 沈積〔C V D )，平坦化例如可以使用C Μ P拋磨。在本 方法中，氧化物墊3 3及氮化物層3 4不僅做爲成形淺溝 的遮罩’同時也用於墊高隔離氧化物的高度。如後文中更 完整的討論，高度3 5 (即氮化物層之上表面高於矽基底上 表面的高度）非常重要，因爲它提供浮置閘沿著隔離氧化物 的邊緣具有較大的側壁。耦合率大，在記憶格的寫入及抹 除操作期間|就能有較多的電壓從控制閘耦合到浮置閘。 在隔離氧化物區成形之後，將氮化物層去除，並如圖 5 Β所示沈積一薄矽層3 9。以各向異性地蝕刻此層，以 沿著隔離氧化物的邊緣構成一矽的隔離物，如圖5 C所示 。接著熱氧化這些隔離物以形成陡峭的氧化物隔離物，如 圖5 D所示。之後，以濕浸將氧化物墊3 3從矽基底上去 除，並在主動區3 8上成形一薄閘或隧道氧化物3 7，如 圖5 Ε所示。並將閘氧化物的厚度熱生長到大約7 0 -1 5 Ο Α。 接著在閘氧化物及隔離氧化物上沈積一層較薄的矽層 4 1 ，並在矽上沈積一層氮化物膜4 2。矽層的厚度大約 1 0 0 - 1 0 0 0 A，它比習知元件的浮置閘（1 5 0 0 一 2 5 Ο Ο A)薄。它也可以是複矽或非晶矽。矽最好是 摻雜磷、砷或硼，其濃度大約1 0 1 7到1 0 2 3 / c m 3。 摻雜可以在沈積矽的期間在原位置進行，或是以離子植入 穿過氮化物。 接著在氮化物膜上沈積矽上玻璃（SOG)或CVD 氧化物4 3 ，並以回蝕或C Μ P拋磨將其平坦化到隔離氧 本紙張尺度適用令固國家標準（CNS)A4規格（210 X 297公餐） -14 - ------------------------訂----------線 (請先閱讀背面之注意事項再填寫本頁) *439 p 8 〇 A7 B7 五、發明說明（12) (請先閱讀背面之注意事項再填寫本頁) 化物3 6上之氮化物膜上表面的高度’如圖5 F所示u僅 留下主動區3 8上方的氧化物4 3 ，並使用該氧化物做爲 遮罩，蝕去隔離氧化物上方的氮化物膜。接著以濕化學溶 液將剩下的S 0 G或C V D蝕離，以露出主動區中的氮化 物4 2。使用該氮化物做爲遮罩，以各向異性的乾蝕去除 隔離氧化物上的矽4 1 ’如圖5 G所示’僅留下主動區中 的矽以形成浮置閘4 4。這些閘沿著閘氧化物3 7頂表面 及隔離氧化物的側緣延伸。 如圖5 Η所示，一旦浮置閘成形，即去除覆蓋它們的 氮化物，並在浮置閘與隔離氧化物上沈積—層介電膜4 6 。該膜最好是〇 Ν 0 (氧化物/氮化物/氧化物）膜’但 也可以是純氧化物膜或氧化物與氮化物的其它組合。在介 電膜上方沈積一層複矽或複晶矽層4 7 (例如矽化鎢）， 並製作圖案以形成控制閘4 8，如圖6所示° 經濟部智慧財產局員工消費合作社印製 以光刻法（未顯示）製作控制閘的圖案’它也定義了 延伸橫過主％區3 8之浮置閘的邊緣5 1 。接著將無遮罩 區中的兩個矽層及介電層各向異性地蝕離’留下控制閘 4 8與浮置閘4 4，浮置閘的邊緣5 1與控制閘的對應邊 緣自對準。浮置閘的另外2個邊緣5 2與隔離氧化物的側 緣3 6 a自對準。 如圖7所示，汲區與源區5 3 、5 4成形在基底1 8 中，源區的5 4 a位於浮置閘的下方。這些區域是重接雜 的導電層，與矽基底的導電類型相反。沿著記憶格的側緣 成形氧化物的隔離物5 5。 -15- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） 7-/ Λ Β 五、發明說明（13) 藉增加浮置閘側壁4 4 a的高度及使用較薄的矽層 4 1 ,將可得到控制閘與浮置閘間較大的電容區。在說明 的實施例中’側壁4 4 a的高度大約比浮置閘底壁4 4 b 的寬度大80到1 60%，且以大約1 000-5000 A爲佳。控制閘具有較高的側壁48a及底壁48b ’且 與面對之浮置閘的側壁與底壁較近。如此，可得到控制閘 與浮置閘間大的耦合率，俾使電壓能有效地從控制閘锅合 到浮置閘，且隔離氧化物上不需要浮置閘帽即可保持記億 格強穩的寫入及抹除性能。 圖6及7之記憶格的操作如下，施加到3個節點端的 電壓如表1所示。 (請先閱讀背面之注意事項再填寫本頁) 訂： 表1 模式 控制閘 汲極 源極 抹除（1 ) 0伏 浮動 «1 2伏 抹除（2 ) «-7伏 浮動 — =1 5 伏 規劃 β 1 0伏 »5伏 0伏 讀取 3到5伏 1.5到3伏 0伏 在抹除模式中，浮置閘內的電子，經由Fowkr-Nordheim隧道機制，被驅使進入從浮置閘到源區位於浮置 閘下方之部分5 4 a的隧道。抹除操作期間，在控制閘上 施加大約-7伏的負電壓及源節點上施加大約5伏的正電 壓，或在控制閘施加0伏及源節點上施加大約1 2伏，以 --線. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 磨 439280 Λ7 137 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 在隧道氧化物3 7的兩端建立一高電場（> 1 OMV/ cm)。在這兩種情況下汲節點都保持浮動。在抹除模式 時，控制閘與浮置閘間的耦合率大約9 0 %，源極與控制 閘間的電壓差絕大部分都跨在隧道氧化物上，電子被驅使 進入從浮置閘到與源區重疊部分的隧道。 當抹除操作完成，浮置閘被正向充電，記憶格的臨限 電壓變得較低，且記億格在導電狀態或邏輯“ 1 ”狀態。 在規劃模式時，經由熱載子注入，電子被注入浮置閘 ，浮置閘變爲帶負電。在規劃操作期間，控制閘被偏壓到 大約1 0伏 > 汲極被偏壓到大約5伏1源極被偏壓到0伏 。在規劃期間|當電子從源極流向汲極時，它們被跨於通 道區上的高電場加速，且某些電子被加熱到接近汲極注入 。某些熱電子可超越氧化物大約3·1電子伏特的壁障高 度，並注入到浮置閘。 當規劃操作完成，浮置閘被負充電’記憶格的臨限電 壓變得較高，使記憶格在非導通狀態，或邏輯“ ”狀態。 經濟部智慧財產局員工消費合作社印製 在讀取模式時，控制閘被偏壓到大約3到5伏’源極 被偏壓到0伏，汲極被偏壓到大約1 · 5到3伏。當記憶 格在抹除狀態時，讀取顯現一導通狀態，並被偵測放大器 識別爲邏輯“ 1 ”。當記億格在規劃狀態時，讀取顯現非導通 狀態，並被偵測放大器識別爲邏輯“ ” ° 圖8A — 8 E的製程與圖5A — 5H大致相同，除了 它是使用L 0 C 0 S (矽的局部氧化）隔離而非淺溝隔離 3在兩種製程中，相同的編號指示相同的部分。 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 Ι^ί j Q :， Ι^ί j Q :， 經濟部智慧財產局員工消費合作社印製 A7 _____B7_ 五、發明說明（15 ) 在本實施例中，在基底3 2上成形了氧化物墊3 3之 後，在氧化物墊上成形一複矽層5 6 ’並在複砂層上成形 一氮化物層5 7。熱生長隔離氧化物3 6 ’並從氧化物側 邊突出很短的鳥嘴狀物5 8。隔離氧化物高出基底的高度 5 9很重要，它提供浮置閘的高側壁及控制閘與浮置閘間 大的電容耦合》在說明的實施例中，隔離氧化物高於基底 的高度大約是氧化物全高6 1的5 5 % ° 隔離氧化物區形成之後，去除氧化物墊 '複砂 '及氮 化物，並在主動區3 8上熱生長閘氧化物3 7 °之後，陸 續沈積矽層4 1 、氮化物層42、SOG或CVD氧化物 4 3，如圖5 A - 5 Η所描述的實施例’接著平坦化 S〇G或C V D氧化物，直到與隔離氧化物上的氮化物上 表面等高，因此，只留下主動區內的S〇G或C\ D氧化 物4 3。 如圖5A - 5H的實施例，使用s 0G或CVD做遮 罩，將隔離氧化物3 6上的氮化物蝕離。接著以濕蝕液二去 除主動區的S 0 G或C V D ’並使用剩下的氮化物4 2做 遮罩，蝕離隔離氧化物上的矽4 1 1僅留下主動區內的砂 〇 將覆蓋主動區內之矽的氮化物4 2蝕離’並使用一遮 罩定義延伸橫過主動區之浮置閘4 4的一或兩側5 1、 5 2。如果只定義一側，該側是側5 1 ，它面朝向接點 6 6 ，另一側在成形控制閘圖案期間被定界。在定義了浮 置閘遮罩後，以各向異性地將未被遮罩的矽蝕離。 ---；·----------t衣·-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張又度適用中國®家標準（CNS)A4蜆格（210 X 297公釐） -18 - A7 137 五、發明說明（16) 在剩下的矽及隔離氧化物上沈積介電膜4 6 ，並在介 電膜上沈積第二矽層4 7。該層可以使用複矽成形，且最 好是重度摻雜磷、砷或硼，濃度大約1 0 2。一 1 0 2 1 / c m 3。摻雜可於沈積期間在原位置進行，或以離子植入。 另者，也可以矽化物（例如矽化鎢）取代複矽。 在第二矽層成形之後，使用另一個先罩定義控制閘的 圖案，如圖9所示。在定義了圖案之後，各向異性地將層 中未被遮罩的部分從控制閘4 8中蝕離。其中浮置閘的第 二側5 2尙未成形，繼續各向異性地蝕過介電膜4 6及矽 層4 4以完成浮置閘的圖案° 如圖1 0所示，控制閘4 8的部分4 8 c突出於浮置 閘4 4，閘氧化物較薄部分3 7 a (例如7 0 - i 5 0 A )是成形於砂基底與浮置閘之間’聞氧化物較厚部分 3 7 b (例如1 0 0 - 3 0 0 A ) ’成形於基底與控制閘 的突出部分之間°通道6 6也具有一部分6 6 a位於控制 閘突出部分之下，另一部分6 6 b位於浮置聞之下。在此 實施例中，汲極5 3 '通道6 6及控制聞4 8可考慮成是 一選擇電晶體，它直接紙鄰於記憶格，浮置閘4 4及控制 閘4 8是該記億格的一部分° 如圖5 A — 5 Η之製程所製造的元件’浮置閘具有較 高的側壁4 4 a ，在說明的實施例中’大約約是底壁寬度 的80—160%，高度大約丄〇〇◦一5000人。控 制閘也具有較高的側壁4 8 a及底壁4 8 b ’且與面對之 浮置閘的側壁與底壁較近。如此，即可得到控制閘與浮置 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閒讀背面之注意事項再填寫本頁) --^» n· I n i )DJI It t— I n I t 經濟部智慧財產局員工消費合作社印製 Λ7 B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明（17) 閘間大的耦合率，俾使電壓能有效地從控制閘耦合到浮置 閘，且隔離氧化物上不需要浮置閘帽即可保持記億格強穩 的寫入及抹除性能。 圖9及1 0之記憶格的操作如下，施加到3個節點端 的電壓如表2所示。 表2 模式 控制閘 汲極 源極 抹除（1 ) 0伏 浮動 =12伏 抹除（2 ) »- 7伏 浮動 »5伏 規劃 «10伏 «5伏 0伏 讀取 3到5伏 1.5到3伏 0伏 在抹除模式中，浮置閘內的電子，經由Fowler· Nordheim隧道機制被驅使進入從浮置閘到源區位於浮置閘 下方部分5 4 a的隧道。抹除操作期間’在控制閘上施加 大約- 7伏的負電壓及源節點上施加大約5伏的正電壓’ 或在控制閘施加0伏及源節點上施加大約1 2伏’以在隧 道氧化物3 7的兩端建立一高電場（> 1 〇MV/cm) 。在這兩種情況下汲節點都保持浮動。在抹除模式時’控 制閘與浮置閘間的耦合率大約9 0 %，源極與控制閘間的 電壓差絕大部分都跨在隧道氧化物上’電子被驅使進入從 浮置閘到與源區重疊部分的隧道。 當抹除操作完成’浮置閛被正向充電’記憶格的臨限 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） n I I n l^i ^1. n n n » ϋ n 1 -I n n 一WJI - ·__· m I— I (請先閱讀背面之注意事項再填寫本頁) “3928 ο Λ7 __Β7__ 五、發明說明（18) 電壓變得較低，且記憶格在導電狀態或邏輯‘‘ 1 ”狀態。 (請先閱讀背面之注意事項再填冩本頁) 在規劃模式，經由熱載子注入，電子被注入浮置閘， 浮置閘變爲帶負電。在規劃操作期間•控制閘被偏壓到大 約1 0伏1汲極被偏壓到0伏，源極被偏壓到大約7伏。 在規劃期間，當電子從汲極流向源極，它們被跨於通道區 上的高電場加速，且某些電子被加熱到接近源極注入。某 些熱電子可超越氧化物大約3.1電子伏特的壁障高度， 並注入到浮置閘。 當規劃操作完成，浮置閘被負充電，記憶格的臨限電 壓變得較高，使記憶格在非導通狀態，或邏輯“0'1狀態。 在讀取模式時，控制閘被偏壓到大約3到5伏，源極 被偏壓到0伏，汲極被偏壓到大約1 . 5到3伏》當記憶 格在抹除狀態時，讀取顯現一導通狀態，並被偵測放大器 識別爲邏輯“ 1 "。當記億格在規劃狀態，讀取顯現非導通狀 態，並被偵測放大器識別爲邏輯“ 0 ”》 經濟部智慧財產局員工消費合作社印製 圖1 1A及1 1 B說明使用CMP拋磨及淺溝隔離成 形自對準浮置閘的另一種製程。隔離氧化物3 6以前述的 方法成形，並在主動區3 8上生長閘氧化物3 7。在閘氧 化物及隔離氧化物上沈積複矽或非晶矽層6 8。此層的厚 度大約100 — 1000A，並摻雜磷、砷或硼，濃度大 約在1 Ο17 — 1 02°/cm3的位準。在矽上沈積氮化物 層69，厚度也大約100 — 1000A。 在本例中|矽非常薄I例如大約小於5 0 0 A ，且摻 雜是以離子植入方式，以穿過氮化物植入離子爲佳，俾使 本紙張尺度適用中國國家標準（CNS)A4規格（2ί〇χ297公釐) -21 - 把43 % r ο ~ Λ7 _Β7 五、發明說明（19) 植入的離子分布到矽中，而非穿入閘氧化物及/或矽基底 〇 (請先閱讀背面之注意事項再填寫本頁) 接著進行c Μ P拋磨，去除隔離氧化物上的氮化物 6 9 ，直到等於或稍低於隔離氧化物上之矽6 8的上表面 。使用主動區中剩下的氮化物做爲遮罩，將隔離氧化物上 的矽各向異性地蝕離。控制閘，控制閘與浮置閘間的介電 膜，以及浮置閘剩下的邊緣，以圖5 Α — 5 Η的製程完成 〇 圖1 2Α及1 2Β說明的製程大體上與圖1 1Α及 1 1 Β相同，除了隔離氧化物區是以LOCOS法成形而 非使用淺溝。一旦隔離氧化物區成形，剩下的步驟實質上 相同，且相同的參考編號指示兩種製程中相同的部分。因 此，閘氧化物3 7生長在基底上，矽層6 8沈積在閘氧化 物及隔離氧化物上，以及氮化物層6 9沈積在矽上。 以C Μ P拋磨去除隔離氧化物土的氮化物，並使用剩 下的氮化物做爲遮罩，將^離氧化物上的矽蝕離。接著以 圖5 A - 5 Η的製程成形控制閘、控制閘與浮置閘間的介 電膜、以及浮置閘剩下的邊緣。 經濟部智慧財產局員工消費合作社印製 本發明具有幾項重要的特徵及優點。較薄的浮置閘及 較高的側壁提供控制閘與浮置閘間的大耦合電容，不需要 習知元件中的端帽即可提供強穩的寫入及抹除操作。沒有 端帽可大幅縮小記憶格及陣列的大小。此外，也可消除由 於圖案移位及角落圓化所導致的產量變動，因此可獲致更 佳且更穩定的產量。 -22- 本紙張尺度適用中國國家標準<CNS)A4規格（210 x 297公釐） 137 經濟部智慧財產局員x消費合作杜印製 五、發明說明（2G) 圖1 ΙΑ— 1 1B及12A— 12B的製程還有另一 優點，在蝕離矽的期間，可以增加—過蝕'步驟’將隔離氧 化物區上的薄矽完全蝕離，同時可精確地控制砂之側壁的 高度7 1。此高度對保持控制閘與浮置閘間的大電容以獲 得所要的耦合量十分重要。此外，氮化物也可保護薄矽層 及下方薄的閘氧化物不會受到C Μ P拋磨期間的污染。 在圖1 3Α— 1 3G所示的製程中，氧化物層1 3 6 是在單晶矽基底1 3 7上以熱生長而成，厚度大約7 0 -2 5 0 A，做爲閘氧化物或隧道氧化物。基底可以是Ρ -井或P-基底的材料。複矽或非晶矽層138 (複一 1層 )沈積在氧化物層上做爲浮置閘，介電膜1 3 9成形在砂 層上。複_1層的厚度大約1〇〇 — 1000A，實質上 較習知技術的浮置閘（典型厚度2 0 0 0 A )薄。複一 1 層最好摻雜磷、砷或硼，濃度到達大約1 〇17 - 1 〇2°/ c m 3的位準。摻雜可於沈積期間在原位置進行，或是以離 子植入穿過介電膜直接植入矽中。 介電膜可以是純氧化物或氧化物、氮化物及氧化物（ ◦ N 0 )的組合’在說明的實施例中，它是由下氧化物層 141 (厚度大約30 - 100A) '中氮化物層142 (厚度大約60 - 300A)及上氧化物層143 (厚度 大約30—100A)所構成。 複砂層1 4 4 (複- 2層）沈積在介電膜上做爲控制 閘。此層的厚度大約15〇〇 一 350QA '並摻雜 1 的磷 '砷或硼。接著在 2層 n__n n - - I I t (- n n 如s' I n n i— n I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度綱t _家標準（CNSM4規格d 297公髮） 23 經濟部智慧財產局員工消費合作社印製 «439280 Λ7 ____Β7___ 五、發明說明（21 ) 上沈積厚度大約3 00_ 1 0 0 0 A的CVD氧化物或氮 化物層1 4 6 。在後續的乾蝕步驟期間’以氧化物或氮化 物層做爲遮罩，以防止控制閘區內的複一 2層被触離。 在層1 4 6上成形遮罩（未顯示）以同時定義控制閘 與浮置閘，該層及複- 2層未被遮罩的部分以各向異性的 乾蝕去除，僅留下成形於控制閘1 4 7內的複- 2層部分 ，如圖1 3 B所示。接著去除光阻’在複矽的側壁熱生長 厚度大約1 00 — 600A的氧化物層148 ° 在熱氧化期間’複矽的角落變圓’這是因爲靠近與氧 化物層1 4 3 、1 4 6介接處的矽氧化速率快。此圓化消 除了複矽的銳角因而增強了記憶格抹除周期的性能’並因 此使控制閘與選擇閘間的漏電最小化。 現請參閱圖1 3 C ’使用控制閘及其上的氧化物及/ 或氮化物做爲遮罩，以各向異性乾蝕法蝕刻複層間介電層 及複—1層，以形成複層間介電層1 4 9及浮置閘1 5 1 。在之後的熱氧化步驟中，如果在基底上成形選擇閘d氧化 物1 5 2，一氧化物層1 5 3成形在浮置閘外露的邊緣’ 控制閘側壁上的氧化物層1 4 8也變得較厚。氧化物層 1 5 3做爲隧道氧化物，其厚度以大約5 0- 3 0 0 A爲 佳a如有需要，可以在熱氧化物上沈積一層薄的C V D氧 化物（大約5 0 - 2 0 0 A ) ’以增進氧化物膜的品質’ 並減少選擇閘與浮置閘間的千擾。 在熱氧化製程期間，浮置閘側壁或邊緣部分1 5 4被 圓化，這是因爲複-1層靠近其上或其下氧化物層介面處 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- --1 ! ί I I---— I* '—111111 ([It — — — — — C請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 D7____ 五、發明說明（22) 之氧化速率較快的緣故。此圓化的曲面具有增強電場的作 用，使得要離開浮置閘進入隧道的電子更容易通過此區域 。此外，它消除了發生在隧道氧化物靠近複- 1層方角附 近的本地捕捉效應。此可強化記憶格在規劃周期與抹除周 期的性能。 接著，在整個氧化物層上沈積複砍層（複- 3 ) 1 5 6 ，並在複-3層上沈積氮化物或氧化物層1 5 7如 圖1 3 D所示。在此沈積期間，控制閘及其上方的氧化物 或氮化物層、複層間介電層及浮置閘所形成的台階，致使 複一 3層中也形成一對應的台階1 5 6 a。在後續的步驟 中，利用此台階去除部分的複一 3層，以形成選擇閘，基 於此一理由，複一 3層中台階的厚度應小於下方台階的高 度。在本實施例中，複一 3層的厚度大約2 0 0 0 — 4000A，氮化物或氧化物層157的厚度大約2〇〇 -1 5 0 0 A。 以各向異性乾飽去除複一 3層平坦區的氮化物或氧化 物，僅留下垂直延伸部158 ，如圖13E所示。複一 3 層也被各向異性地蝕刻，以形成選擇閘1 5 9。由於複-3層比控制閘及位於其下之其它部分所形成的台階薄，蝕 刻到複- 3層的厚度即可去除控制閘上方所有的複〜3層 ，以及台階1 5 6 a區域以外的所有複一 3層。 區域1 5 8中的氮化物或氧化物保護複- 3層的肩部 1 6 1不被蝕離《它也控制選擇閘的通道長度，並降低選 擇閘的膜片電阻。因此’例如藉加厚氮化物或氧化物層， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- ^1 ^1 (^1 I .^1 .^1 ^1 ^1 - n »1 I I. · I 1 i i n I ^DJ. i 1 1 I i if I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Λ7 五、發明說明（23) 肩部也會變得較寬，會得到較長的通道。複- 3層的厚度 也可用來調整選擇閘的寬度及高度，較厚的複- 3層可得 到較厚、較寬的閘。降低膜片電阻，即降低選擇閘的負載 效應，並使記憶格得到較快的性能。 將剩下的氮化物或氧化物蝕離，如圖1 3 F所示，在 光刻之後，位於選擇閘對側之控制閘側的複- 3間隔物 1 6 2被蝕離。 如圖1 3 G所示，在基底中成形源極1 6 3及汲極 1 6 4，氧化物間隔物1 6 6成形於選擇閘1 6 1及控制 閘1 4 7的側邊。源極與汲極都重摻雜N -型材料，如磷 或砷，源極的接面要比汲極深，這是因爲規劃操作期間跨 於其上的電壓較高。此記憶格的抹除路徑是從浮置閘圓曲 的側壁1 5 4到選擇閘。由於浮置閘較薄以及它的側壁圓 曲•控制閘與浮置閘間的耦合率可以很大，由於圍繞著圓 曲側壁的局部電場增強，因此電子能更有效率地通過隧道 0 藉使用控制閘做爲遮罩，浮置閘與控制閘自動地自對 準。選擇閘也同樣地與浮置閘及控制閘完全自對準，且可 以得到片膜電阻小的選擇閘，在記憶格操作期間可以獲得 較佳的性能。 圖1 3 G之記憶格的操作如下，偏壓施加於如表3中 所示的4個節點端。 1 I — - ------1 I « - I I ----I ----1 I ---* (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .26- A7 B7 五、發明說明（24) 表3 模式 控制閘 選擇閘 汲極 源極 抹除 -7.0 到-12.0 3.0 到 7 0 浮動 浮動 規劃 7.0 到 1 0.0 1. 5 到 3 0 0 4.0 到 8.0 讀取 0 到 2.5 2.5 到 5.0 1.5 到 3.0 0伏 經濟部智慧財產局員工消費合作社印製 在抹除模式中，Fowler-Nordheim隧道機制致使電子從 浮置閘移動到選擇閘，正離子留在浮置閘內成爲多數載子 。浮置閘的彎曲增強電場效果，產生隧道效應所需的電壓 比兩對側爲平面的隧道氧化物低。電場增強可以成形較厚 的隧道氧化物，同時能保持足夠的電子通過隧道。 在抹除模式，從控制閘到浮置閘的耦合率大約爲7 0 —8 0%，此表示大約有70 — 8 0%的電壓從控制閘耦 合到浮置閘。此致使控制閘與選擇閘間最大的電壓差，以 降低跨於浮置閘圓側壁四周隧道氧化物的電壓，它觸發 Fowler-Nordheim隨道機制使電子從浮置聞穿過隧.道到達選 擇閘。當浮置閘變得更正時|記憶格的臨限電壓降到 - 0 . 5到-1 . 0伏的位準。當該控制閘被偏壓在0到 2 . 5伏時，此在浮置閘下方通道產生一逆向層。因此， 在抹除之後，記憶格在導通狀態，或邏輯“ 1 ”狀態。 在規劃模式時，電子被注入浮置閘，且浮置閘變爲負 向充電。此時控制閘被偏壓在7 . 0到1 0伏，選擇閘被 偏壓在1 . 5到3 . 0伏，汲極被偏壓在大約0伏，選擇 閘被偏壓在4 . 0到8 . 0伏，源極到汲極的電壓絕大部 ------Γ·-----------i------訂---------線 (請先閱讀背面之注意事項再填寫本頁> 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27 - 經濟部智慧財產局員工消費合作社印製 Λ7 B7 五、發明說明（25) 分降於選擇閘與浮置閘間的中通道區域，在中通道區域內 產生高電場。此外，由於浮置閘被耦合於源極與控制閘所 供應的高電壓，因此，在中逋道區域與浮置閘間的氧化物 上建立了一高的垂直電場。 當規劃期間電子從汲極流向源極時，它們被跨於中通 道區域的高電場加速，且某些電T被加熱3被垂直電場力3 速，某些電子變爲熱電子，可以跨過大約31電子伏特 的氧化物壁障高度並注入浮置閘。當規劃結束’浮置閘變 爲帶負電荷，記憶格的臨限電壓增加到大約3 . 〇到 6 . 0伏的位準。控制閘被偏壓在〇到2 . 5伏1此關閉 了浮置閘下方的通道。因此，在規劃後’記憶格在非導通 狀態，或邏輯“0 ”狀態。 在讀取模式時，控制閘被偏壓在0到2 · 5伏’浮置 閘偏壓在0伏，汲極偏壓在1 . 5到3 · 0伏，選擇閘偏 壓在2 · 5到5 . 0伏。當記憶格在抹除狀態時’讀取顯 現導通狀態（邏輯“ 1 '，），因爲浮置閘及選擇閘的通道都被 打開。當記憶格在規劃狀態，讀取顯現一非導通狀態（邏 輯"0 ")，因爲浮置閘通道被關閉。 圖1 4的實施例與圖1 3 G的實施例大致相同，兩實 施例中相同的部分使用相同的參考編號。不過’在圖1 4 的實施例中，只有2個矽層，且記憶格只有一個浮置閘 1 5 1及一個選擇閘1 5 9 ，沒有控制閘。此實施例也具 有較深的源極接面1 6 7 ，且在浮置閘下方具有較寬的源 極重疊區1 6 8，它做爲控制閘的功能，提供辆合到浮置 --« Ί----- ----I ί----III--1τ·—— — ----- (諳先閱讀背面之:χ意事項再填寫本頁> 本紙張尺度適用中®國家標準（CNS)A4規格（210 X 297公釐） -28 - 經濟部智慧財產局員工消費合作社印製 «§43 92 8 〇 A7 B7 五、發明說明（26) 閘的電壓。 在本實施例中’複_ 1層上的ON ◦膜較厚’下氧化 物層1 69的厚度大約50 - 300A，氮化物層171 的厚度大約1〇〇 ◦ — 2000A ’上氧化物層172的 厚度大約2 0 0 — 1 0 0 0 A。此厚膜被各向異性地蝕刻 ，做爲成形浮置閘的遮罩’並提供用來成形選擇閘的台階 ，如同圖1 3 A — G之實施例中所使用的控制閘。另者’ 如有需要f也可使用ON膜取代ΟΝΟ層’其下氧化物層 的厚度大約5 0 _ 3 0 0 A，氮化物層的厚度大約 1 0 0 0 - 3 0 0 0 A。此記億格的抹除路徑從浮置閘的 圓曲側壁1 5 4到選擇閘。 圖1 4之記憶格的操作如下’施加到節點端的偏壓如 表4 a所示。 表4 a 模式 選擇閘 汲極 源極 抹除 1 2 到 15 0 浮動 0 規劃 1.5 到 3 0 0 10.0 到 13.0 讀取 2.5 到 5.0 1.5 到 3.0 0 在抹除模式時，Fowler-Nordheim隧道機制致使電子進 入從浮置閘到選擇閘隧道。選擇閘上施加大約1 2到1 5 伏的正電壓，汲極節點保持浮動，且源極節點被偏壓到〇 伏。從源極節點的耦合率大約7 0到8 5 %，例如，大約 ---------------Ά --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -29- 經濟部智慧財產局員工消費合作社印製 〇 q
AT ___B7__ 五、發明說明（27 ) 7 0到8 5 %的源極電壓被耦合到浮置閘。結合源極 1 6 8與通道區1 7 3的重疊，有更多的電壓從源極節點 耦合到浮置閘。因此而得到大的耦合率，例如在本例中大 約8 0到9 0 %。因此，選擇閘與源極間絕大部分的電壓 差是跨在圍繞於浮置閘圓側壁1 5 4的隧道氧化物上’觸 發Fowier-Nordheim險道機制，並迫使電？進入浮置間到選 擇閘的隧道。在抹除操作結束後’浮置閘變爲帶正電，記 憶格的臨限電壓降到一 5 · 0到一 1伏。因此’可在浮置 閘下方的通道形成一逆向層，即使浮置閘上方沒有控制閘 。記憶格目前是在導通狀態（邏輯“ 1 ”）。 在規劃模式時，選擇閘被偏壓在1 , 5到3 . 0伏， 汲極被偏壓在大約0伏，源極被偏壓在1 〇到1 3伏。此 偏壓條件可以打開選擇閘下方的通道以及浮置閘下方的通 道。因此，絕大部分源極到汲極的電壓被設定跨在選擇閘 與浮置閘間的中通道區。結合中通道區四周的高電場產生 熱電子，並迫使其中某些注2浮置閘。在規劃完成後’浮 置閘變成帶負電，且記憶格的臨限電壓增加到大約3 · 0 到6 · 0伏的位準。浮置閘下方的通道被關閉’且記憶格 在非導通狀態（邏輯“ 0 ")。 在讀取模式時，源極被偏壓在〇伏，汲極被偏壓在 1 . 5伏到3 . 0伏，選擇閘被偏壓到2 . 5到5 . 0伏 。當記憶格在抹除狀態’讀取顯現導通狀態’因爲浮置閘 及選擇閘通道都被打開。當記憶格在規劃狀態’讀取顯現 非導通狀態，因爲浮置閘通道被關閉。 — 14· — —--i I I I I 1 *1111!! I ·11111!--- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐） -30- Λ7 B7 五、發明說明（28) <：請先閱讀背面之注意事項再填寫本頁) 另者，在圖1 4的實施例中，記憶格在被N 一井或N -型電場所圍繞的P -井中製造。在本例中，施加到記憶 格之節點的偏壓如表4 b所示。 表4 b 模式 選擇閘 汲極 源極 Ρ·井 抹除 6.0 到 9.0 浮動 -6.0 到-9.0 -6.0 到-9.0 規劃 1.5 到 3,0 0 10.0 到 13.0 浮動 讀取 2.5 到 5.0 1.5 ϊ[_1 3.0 0 浮動 本實施例的操作與圖1 4所描述的實施例相同，除了 浮置閘下方的通道及源區提供浮置閘更高的耦合率。 經濟部智慧財產局員工消費合作社印製 圖1 5的實施例與圖1 3 G的實施例大致相同，此兩 實施例中相同的部分使用相同的編號。不過，在圖1 5的 實施例中，氧化物層1 3 6的厚度大約7 0- 1 2 0 A 1 做爲抹除、操作時的隧道氧化物。在本實施例中，圍繞在浮 置閘之圓側壁1 5 4的氧化物1 5 3不是做爲隧道氧化物 ，其厚度例如大約200 — 1000A °複—2層1 44 包括構成控制閘1 4 7，以及複間介電層以〇 N 0膜爲佳 ，如圖1 3 G的實施例所示。在本實施例中’隧道窗口是 浮置閘下方源極的重疊區1 6 8 ，以及’抹除路徑是從浮 置閘到源極的重疊部分。 圖1 5之記憶格的操作如下，施加到4個節點端的偏 壓如圖5所示。 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） A7 B7_ 五、發明說明（29) 表5
模式 控制閘 選擇閘 汲極 源極 抹除 -7 · 0 到-1 2.0 浮動 浮動 3.0 到 7.0 規劃 7.0 到 1 〇 _ 0 1.5 到 3.0 0 4 · 0 到 8.0 讀取 0 到 2.5 2.5 至 ij 5.0 1.5 至fj 3.0 Q 經濟部智慧財產局員Η消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在抹除模式時’浮置閘內的電子因F〇w丨er-Nordheim險 道機制被驅使進入浮置閘到源極重疊區1 6 8的隧道。在 抹除操作期間，在熱生長於矽基底上之隧道氧化物1 3 6 上建立一強電場（>l〇MV/cm)。此電場是在控制 閘上施加大約一了 . 0到一 1 2 . 0的負電壓以及在源極 節點上施加3 _ 0到7 . 0的正電壓所得到。汲極與選擇 閘節點保持浮動，且耦合率大約7 0到8 5 %。因此’控 制閘與源極間絕大部分的電壓差跨於隧道氧化物上，導致 Fowler-Nordheim隧道機制並使電子從浮置閘移動到重疊的 源區。在抹除操作完成後，浮置閘被正充電’且記憶格的 臨限電壓降到大約- 5 . 0到- 1 . 0伏的位準。當控制 閘被偏壓在0到2 . 5伏時，在浮置閘下方的通道形成一 逆向層。因此，在抹除操作之後，記憶格是在導通狀態（ 邏輯“ 1 ”）。 規劃模式與圖1 3 G的實施例相同。不過’偏壓的値 可能改變，這是因爲氧化物1 3 6與氧化物1 5 3的厚度 不同。在規劃完成之後，浮置閘變成帶負電荷’且記憶格 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32- Λ7 經濟部智慧財產局員工消費合作社印製 B7_____五、發明說明（3〇) 的臨限電壓增加到大約3 . 0到6 . 〇伏的位準。當控制 閘被偏壓在0到2 . 5伏時，此關閉了浮置閘下方的通道 。因此’在規劃後記憶格在非導通狀態（邏輯"〇 ）。 圖1 6及1 7說明N 0 R -型的記憶格陣列，使用圖 1 3 G及1 5的記憶格，浮置閘分別有及沒有自對準主動 區的邊緣。在圖1 6的實施例中，浮置閘1 5 1的邊緣 151a 、15lb與基底137之主動區的邊緣對準， 然而在圖1 7的實施例中，浮置閘具有端帽1 5 1 c、 1 5 1 d ’它延伸到隔離氧化物區1 7 3之上，爲避免由 於成形浮置閘期間圖案移位或角落圓化致發生短通道或擊 穿，這些端帽是必須的。 圖1 6及1 7之記憶格陣列的電路圖如圖2 0所示。 在某行中所有記憶格的汲極連接到位元線B L n - i、B L n ' B L n . 1 ' ·.等，典型上它們是與主動區交叉的金屬 線1 7 6 - 8，且在某列中的所有記憶格都連接到源極線 1 7 9 ，典型上它是，基底13 7中的N+擴散層。毗鄰 的位元線被介電膜（未顯示）隔開。某列中所有的選擇閘 1 5 9都被選擇閘線1 8 1連接在一起，以及某列中所有 的控制閘1 4 7都被控制閘線1 8 2連接在一起。選擇閘 線與控制閘線分別是由複-3及複- 2層所構成。 圖1 8及及1 9說明N 0 R _型的記憶格陣列，使用 圖1 4的記憶格，浮置閘分別有及沒有自對準主動區的邊 緣-在圖1 8的實施例中，浮置閘1 5 1的邊緣1 5 1 a 、1 5 1 b與基底1 3 7之主動區的邊緣對準，然而在圖 ---r----------' --------訂--------•線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（2〗0 Χ 297公釐） -33 - Λ7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明（31) 1 9的實施例中，浮置閘具有端帽1 5 1 C ' 1 5 1 d ， 它延伸到隔離氧化物區1 7 3之上。除了沒有控制閘外1 這些實施例與圖1 6及1 7的實施例相同。 圖2 1顯示圖1 8及1 9之記億格陣列的電路圖’除 了沒有控制閘外，此電路與圖2 0的電路相同。 本發明有若干重要的特徵及優點5浮置閘與選擇閘相 互自對準，也與控制閘相互自對準。由於較薄’浮置閘與 控制閘間有較大的耦合率，且在抹除操作期間當以閘的側 壁或邊緣做爲電子源時，所顯現的隧道窗口較小。此外’ 浮置閘被圓化的側壁或邊緣增強了彎曲邊緣四周的電場1 且在抹除操作期間，提供更有效率的電子隧道。此允許選 擇閘與浮置閘間的隧道氧化物層做的較寬’但仍保有強穩 的抹除操作。 由於選擇閘是在由控制閘或一厚介電層所形成的台階 上沈積矽而成，因此，選擇閘的高度及寬度可由台階的高 或低、矽層沈積的厚度、以及矽上所沈積之氮化物或氧化 物層的厚薄來控制。以蝕離成形選擇閘的期間’以氮化物 或氧化物保護矽台階的肩部。結果，選擇聞可具有很小的 膜片電阻、很小的負載效應以及較快的性能。 從前文中明顯看出’提供一種新且增進的半導體元件 及製程。雖然是以某些特定較佳實施例詳細描述’但熟悉 此方面技術之人士應瞭解，這些都可做某些變化與修改’ 不會偏離以下申請專利範圍所定義的發明範圍。 ^1 ^1 - n 1 t n n n 一®Jf n n ] I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34-

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 i43928〇 A,l C8 D8 ______六、申請專利範圍 1 一種非揮發性記憶格’包括：一具有主動區的基 底；主動區上的閘氧化物，隔離氧化物在閘氧化物的對側 從基底向上延伸，延伸的高度是閘氧化物寬度的8 0 _ 1 6 0 %，在閘氧化物上有一浮置閘，具有一薄的底壁及 側壁，它延伸到隔離氧化物的頂部，俾使側壁的高度是底 壁寬度的8 0 — 1 6 0%，一介電膜覆於浮置閘上，以及 一控制閘在介電膜上，與浮置閘電容地耦合。 2 .如申請專利範圍第1項的記憶格’其中浮置閘之 底壁的厚度由1 00到1 000A。 3 .如申請專利範圍第1項的記憶格，其中製造浮置 閘係選用自複晶矽及非晶矽之群組中之矽材料。 4 ·如申請專利範圍第3項的記億格，其中摻雜到矽 材料中的材料選用自磷、砷或砸。 5 ·如申請專利範圍第1項的記憶格，其中閘氧化物 的厚度由7◦到250A。 6 ·如申請專利範圍第1項的記憶格，其中浮置閘的 側緣對齊控制閘的側緣。 7 .如申請專利範圍第1項的記憶格，其中浮置閘的 兩側緣對齊控制閘的兩側緣。 8 . —種製造具有浮置閘之半導體元件的方法，其步 驟包括：在基底中之主動區的兩對側成形隔離氧化物區’ 其在基底以上的高度大約是主動區之寬度的8 0到1 6 〇 %，在主動區上成形一聞氧化物層，在閘氧化物上沈積第 一層矽，並沿著隔離氧化物區的側邊成形一浮置閘，浮置 (請先閲讀背面之注意事項再填寫本頁) 訂 線 本紙浪尺度埴用中围國家標準（CNS 規格（2丨0X297公釐） -35- A8 Β8 C8 D8 ^、申請專利範圍 閘的底壁實質上與閘氧化物共同延伸’且側壁的高度大約 是底壁寬度的8 0到1 6 0 % ’在浮置閘上成形介電膜’ 以及在介電膜上沈積第二矽層以形成一控制閘，它與浮置 閘電容地耦合^ 9 ,如申請專利範圍第8項的方法，其中成形隔離氧 化物區的方法是在基底上成形一臨時層，其高度人約是主 動區寬度的8 0到1 6 0 %，沈積氧化物到高於臨時層的高 度，將氧化物平坦化到臨時層的高度’以及去除臨時層。 1 0 .如申請專利範圍第9項的方法，其中一部分的 氧化物是沈積在基底中的淺溝中。 1 1 .如申請專利範圍第8項的方法，其中成形隔離 氧化物區的方法是在基底上成形一臨時層，其高度是主動 區寬度的8 0到1 6 0%，生長氧化物到高於臨時I# ’將 氧化物平坦化到臨時層的高度，以及去除臨時層。 1 2 .—種製造具有浮置閘之半導體元件的歩，其 步驟包括：在基底上之主動區的兩對側成形隔離氧1#^ ’ 在主動區的基底上成形閘氧化物，在閘氧化物上以及隔離 氧化物的側邊及頂上沈積第一層矽，在第一層矽上成形一 氮化物層1在氮化物層上成形一臨時氧化物，將臨時氧化 物平坦化到氮化物的頂部，以露出隔離氧化物上的氮化物 ，並留下主動區內的臨時氧化物，使用臨時氧化物做爲遮 罩，蝕離隔離氧化物上的氮化物，留下主動區內的氮化物 ，去除主動區內的臨時氧化物，使用主動區內的氮化物做 爲遮罩蝕離隔離氧化物上的矽，並留下主動區內的矽以形 本紙伕尺度逋用中國國家搞準（CNS ) A4规格（2丨OX297公釐） (請先閱讀背面之注意事項存填寫本貰) 訂 經濟部智慧財產局員工消费合作社印製 -36- 申請專利範圍 3 s S 8 A BCD 成浮置閘’它與隔離氧化物的側壁對準’去除主 氮化物以露出浮置閘，在浮置閘及隔離氧化物上 膜，在介電膜上沈積第二層矽，並製作第二層矽 形成控制閛1它經由介電膜與浮置閘電容地耦合° 1 3 .如申請專利範圍第1 2項的製程，包 層矽上定位一遮罩的步驟' 並經由遮罩蝕刻控制 閘，以使該兩閘的側緣對準。 1 4 .如申請專利範圍第1 2項的製程1包 第二層矽之前，經由第一遮罩蝕刻，在浮置閘成 ，以及在製作第二層圖案期間，經由第二遮罩蝕 置閘成形另一側緣的步驟。 1 5 . —·種製造具有浮置閘之半導體 元件的 形隔離 励區內的 成形介電 的圖案以 括在第二 閘及浮置 括在成形 形一側緣 _在浮 ϋ ’其
    (請先聞讀背面之注意事項再填寫本頁) ,tT 步驟包括：在基底上之主動區的兩對側成 動區的基底上成形閘氧化物•在閘氧化物上以及 側邊及頂上沈積第一層矽，在第一詹矽上成形一 經濟部智恶財產局員工消費合作社印製 ，將氮化物平坦化到與隔離區上的矽等高 的氮化物做爲遮罩，將隔離區上方的矽蝕 中的矽以構成浮置閘，在浮置閘及隔離區 在介電膜上成形第二矽層，以及製作第二 成控制閘。 1 6 .如申請專利範園第1 5項的製 矽層摻雜的步驟，雜質選用自磷、砷或硼。 1 7 .如申請專利範圍第1 6項的製 層的摻雜是以離子植入穿過氮化物層進行。 ，使用 離，留 上成形 矽層的 隔離區的 氮化物層 主-動區中 下主動區 介電膜1 圖案以構 程，包括在第 程，其中第一矽 -1 本紙張尺度適用中國a家橾率（CNS ) A4洗格（210X297公釐） -37- A0,CD 經濟部智慧財產局員工消費合作社印製 b、申請專利範圍 1 8 . —種製造半導體元件的製程，其步驟包括：在 基底上之主動區內成形浮置閘，在浮置閘上成形一控制閘 ’使用遮罩在控制閘與浮置閘上定義對準的側緣，以及透 過遮罩成形對準的側緣。 1 9 ·如申請專利範圍第1 8項的製程，包括在成形 控制閘前，先使用另一遮罩定義浮置閘之另一側緣的步驟 〇 2 0 . —種製造半導體元件的製程，其步驟包括：在 兩隔離區之間的主動區定義一浮置閘，使用第一遮罩定義 浮置閘垂直於隔離區的兩側緣，在浮置閘上成形控制閘， 使用第二遮罩定義控制閘的兩側緣，以及，透過第二遮罩 蝕刻以形成控制閘的兩側緣= 2 1 · —種記憶格：一具有主動區的基底，成形在基 底主動區上方的氧化物層，位於氧化物層上方具有圓曲側 壁且較薄的浮置閘，位於浮置閘上方，與浮置閘垂直對準 且實質上較浮置閘厚的·控制閘，介於浮置閘與控制閘間的 介電膜，位於控制閘一側且面對浮置閘之圓曲側壁的選擇 閘，介於浮置閘與選擇閘間的隧道氧化物，以及從浮置閘 圓曲側緣延伸通過隧道氧化物到達選擇閘的隧道路徑，供 抹除操作期間電子的移動。 2 2 .如申請專利範圍第2 1項的記憶格，其中浮置 閘的厚度大約1 0 0 - 1 0 0 0 A，控制閘的厚度大約 1500-3500A。 2 3 . —種記憶格：一具有主動區的基底，成彤在基 {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國B家揉準（CNS )厶4洗格（2丨0X297公釐） -38- 經濟部智慧財產局員工消费合作社印製 ^ - n as C8 _ D8六、申請專利範圍 底主動區上方的氧化物層，位於氧化物層上方具有圓曲側 壁且較薄的浮置閘，位於浮置閘之上實質上厚於浮置閘且 與浮置閘垂直對準的介電膜，位於控制閘一側且面對浮置 閘之圓曲側壁的選擇閘，介於浮置閘與選擇閘間的隧道氧 化物，以及從浮置閘圓曲之側緣延伸通過隧道氧化物到達 選擇閘的隧道路徑，供抹除操作期間電子的移動。 2 4 .如申請專利範圍第2 3項的記憶格，其中介電 膜包括厚度大約5 0 - 3 Ο 0 A的底氧化物層，厚度大約 1 0 0 0 — 2 0 0 〇 A的氧化物層，以及厚度大約2 0 0 —1000A的頂氧化物層。 2 5 .如申請專利範圍第2 3項的記憶格，其中介電 膜包括厚度大約5 0 — 3 Ο Ο A的氧化物層，以及厚度大 約1000—3000A的氧化物層。 2 6 . —種記憶格：一具有主動區的基底，成形在基 底主動區上方較薄的閘氧化物層，位於氧化物層上方具有 圓曲側壁且較薄的浮置閘，位於浮置閘上方，與浮置閘垂 直對準且實質上較浮置閘厚的控制閘，介於浮置閘與控制 閘間的介電膜|位於控制閘一側且面對浮置閘之圓曲側壁 的選擇閘，介於選擇閘與浮置閘間較厚的氧化物層 > 成形 於基底內的源區，且部分源區重疊於浮置閘的下方1以及 從浮置閘圓曲之側緣延伸通過閘氧化物層到達源區之重疊 部分的隧道路徑，供抹除操作期間電子的移動。 2 7 .如申請專利範圍第2 6項的記億格，其中閘氧 化物層的厚度大約7 0 - 1 2 Ο A，以及介於選擇閘與浮 (請先W讀背面之注意事項再填寫本頁) 本紙張又度適用中國國家標率（CNS ) A4洗格（210 X 297公釐） -39 - 經濟部智慧財產局員工消资合作社印製 六'申請專利範圍 置閛間之氧化物層的厚度大約2 0 0 - 1 0 0 〇 A。 2 8 . —種製造具有浮置閘、控制閘及選擇閘之半導 體元件的製程，其步驟包括：在矽基底上的主動區中成形 氧化物層；在氧化物層上成形第一砂層；在第一砂層上成 形介電膜；在介電膜上成形第二矽層：蝕離部分第二矽層 以形成控制閘；使用控制閘做爲遮罩，各向異性地蝕離部 分介電膜與第一矽層，以形成控制閘下方的浮置閘；在基 底及控制閘上成形第三矽層，且在控制閘側邊及上方的第 三矽層形成一台階：以及，各向異性地蝕刻第三矽層，以 在控制閘邊形成選擇閘。 2 9 .如申請專利範圍第2 8項的製程，其中第三砍 層在控制閘上方之台階的厚度小於其下方各層的總厚度。 3 Q .如申請專利範圍第2 8項的製程，進一步包括 在浮置閘上形成圓曲側壁的步驟。 . 3 1 .如申請專利範圍第3 0項的製程，其中的圓曲 是側壁的氧化所形成，是靠近下方氧化物層及上方介電膜 之浮置閘的氧化速率較快所致。 3 2 .如申請專利範圍第2 8項的製程’其中介電膜 是在第一矽層上成形底氧化物層，在底氧化物層上成形氮 化物層1以及在氮化物層上成形頂氧化物層而成。 3 3 ·如申請專利範圍第2 8項的製程’進一步的步 驟包括在第三矽層上成形氮化物層，並各向異性地去除第 三矽層之台階肩部區域以外的氮化物。 3 4 .如申請專利範圍第2 8項的製程，進一步的步 玉紙张尺度逋用中國两家標率（CNS > A4規格（2丨〇Χ2〇7公釐） {請先閲讀背面之注意事項再填寫本頁} -40- ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 驟包括在第三矽層上成形附加的氧化物層，並各向異性地 去除第二矽層之台階肩部區域以外的附加層。 3 5 .如申請專利範圍第2 8項的製程，其中氧化物 層的厚度大約7 〇 — 2 5 0 A ’第一矽層的厚度大約 100— 1000A，介電膜的厚度大約120 — 500A，第二矽層的厚度大約1 500 - 3 500A，以及第 三矽層的厚度大約2 〇 〇 〇 — 4 0 〇 〇 A。 3 6 .如申請專利範圍第2 8項的製程包括以選用自 磷、砷或硼之雜質摻雜每一矽層的步驟。 37.如申請專利範圍第28項的製程，其中第一矽 層的摻雜位準大約1 〇17— 1 〇2°/cm3。 3 8 ·如申請專利範圍第2 8項的製程，其中第二及 第三矽層的摻雜位準大約1 i 〇21/{：η13。 3 9 . —種製造半導體元件的製程，其步驟包括：在 基底上的主動區成形氧化物層；在氧化物層上成形第一矽 層；在第一矽層上成形較厚的介電膜；各向異性地蝕刻較 厚的介電膜，以在主動區上形成一台階；使用台階做爲遮 罩，各向異性地蝕刻第一矽層，以在主動區上形成浮置閘 ;在基底及台階上成形第二矽層；以及各向異性地蝕刻第 二矽層，以在浮置閘邊形成一選擇閘。 4 〇 .如申請專利範圔第3 9項的製程，其中成形介 電膜的方法是成形厚度大約5 0 - 3 0 0 Α的底氧化物層 ，在底氧化物層上成形厚度大約1 0 〇 0 — 2 0 〇 〇 A的 氧化物層，以及在氮化物層上成形厚度大約2 0 〇 - (請先閲讀背面之注意事項再填寫本頁) 埭 本紙張足度適用中躅國家梂半（CNS > Α4現格（2l〇X：297公釐） -41 - 143928 0 A8 B8 C8 D8 其中成形介 〇A 听:. 六、申請專利範圍 1000A的頂氧化物層。 4 1 .如申請專利範圍第3 9項的製 電膜的方法是在第一矽層上成形厚度大約^ — 3 的底氧化物層|以及在底氧化物層上成形厚度大約 1000—30〇〇A的氧化物層。 4 2 .如申請專利範圍第3 9項的製程，其中第二砂 層的厚度小於台階的高度。 4 3 ·如申請專利範圍第3 9項的製程，進一步包括 將浮置閘的側壁成形爲圓曲的步驟。 4 4 .如申請專利範圍第4 3項的製程，其中圓曲是 側壁的氧化所造成，原因是靠近下方氧化物層及上方介電 膜之浮置閘的氧化速率較快。 If I - I - - I ·-· 1 士、 I n - 7 - {請先閎讀背面之注意事項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度遑用中國國家橾準（CNS ) Α4洗格（210X29?公釐） -42-
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