JP2003179170A - 埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - Google Patents
埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列Info
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-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 メモリセルの小型化可能でプログラミング及
び消去効率の高い浮遊ゲート・メモリセル配列を形成す
るセルフアライメント方法及びその方法により製造され
る配列が提供される。 【解決手段】 各メモリセルは、半導体基板表面内に形
成されたトレンチ、チャンネル領域を間に形成された離
間したソース及びドレイン領域を含む。ドレイン領域は
トレンチの下に形成され、チャンネル領域はトレンチの
側壁に沿って垂直に延びた第１部分及び基板表面に沿っ
て水平に延びた第２部分を含む。導電性浮遊ゲートがチ
ャンネル領域の一部から絶縁されてその上に形成され
る。上昇された導電性材料のソース線がソース領域上
に、浮遊ゲートからは絶縁されて近くに横方向に配され
る。トレンチ内に配された第１部分及び浮遊ゲートから
絶縁されてその上に形成された第２部分を含む導電性制
御ゲートが形成される。
び消去効率の高い浮遊ゲート・メモリセル配列を形成す
るセルフアライメント方法及びその方法により製造され
る配列が提供される。 【解決手段】 各メモリセルは、半導体基板表面内に形
成されたトレンチ、チャンネル領域を間に形成された離
間したソース及びドレイン領域を含む。ドレイン領域は
トレンチの下に形成され、チャンネル領域はトレンチの
側壁に沿って垂直に延びた第１部分及び基板表面に沿っ
て水平に延びた第２部分を含む。導電性浮遊ゲートがチ
ャンネル領域の一部から絶縁されてその上に形成され
る。上昇された導電性材料のソース線がソース領域上
に、浮遊ゲートからは絶縁されて近くに横方向に配され
る。トレンチ内に配された第１部分及び浮遊ゲートから
絶縁されてその上に形成された第２部分を含む導電性制
御ゲートが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート・メモ
リセルの半導体メモリ配列を形成するためのセルフアラ
イメント方法に関する。本発明はまた、前述のタイプの
浮遊ゲート・メモリセルの半導体メモリ配列に関する。
リセルの半導体メモリ配列を形成するためのセルフアラ
イメント方法に関する。本発明はまた、前述のタイプの
浮遊ゲート・メモリセルの半導体メモリ配列に関する。
【０００２】
【従来の技術】その上に電荷を記憶するための浮遊ゲー
トを使用した不揮発性メモリセル及び半導体基板内に形
成されたこのような不揮発性メモリセルのメモリ配列
は、業界で良く知られている。典型的に、このような浮
遊ゲート・メモリセルは、分割ゲート・タイプ又は積層
ゲート・タイプである。
トを使用した不揮発性メモリセル及び半導体基板内に形
成されたこのような不揮発性メモリセルのメモリ配列
は、業界で良く知られている。典型的に、このような浮
遊ゲート・メモリセルは、分割ゲート・タイプ又は積層
ゲート・タイプである。
【０００３】半導体浮遊ゲート・メモリセル配列を製造
する際の問題の１つは、ソース、ドレイン、制御ゲート
及び浮遊ゲートなどのさまざまなコンポーネントのアラ
イメント（整列）である。半導体プロセシングの集積化
の設計規則が小さくなり、最小のリソグラフイック特徴
が小さくなるにつれて、正確なアライメントの必要性が
より重要になる。さまざまな部分のアライメントはま
た、半導体製品の製造の生産効率を決定する。
する際の問題の１つは、ソース、ドレイン、制御ゲート
及び浮遊ゲートなどのさまざまなコンポーネントのアラ
イメント（整列）である。半導体プロセシングの集積化
の設計規則が小さくなり、最小のリソグラフイック特徴
が小さくなるにつれて、正確なアライメントの必要性が
より重要になる。さまざまな部分のアライメントはま
た、半導体製品の製造の生産効率を決定する。
【０００４】セルフアライメントは業界で良く知られて
いる。セルフアライメントとは、１つ又は複数の材料を
含む１つ又は複数のステップを、そのステップの処理に
おいて特徴が自動的に互いに整列するように処理する動
作をいう。したがって、本発明は、浮遊ゲート・メモリ
セル形式の半導体メモリ配列の製造を達成するためにセ
ルフアライメント技術を使用する。
いる。セルフアライメントとは、１つ又は複数の材料を
含む１つ又は複数のステップを、そのステップの処理に
おいて特徴が自動的に互いに整列するように処理する動
作をいう。したがって、本発明は、浮遊ゲート・メモリ
セル形式の半導体メモリ配列の製造を達成するためにセ
ルフアライメント技術を使用する。
【０００５】また、１つのウェハ上のメモリセルの数を
最大にするためにメモリセル配列の大きさを縮小する必
要性が常にある。メモリセルを一対に形成して、各対が
１つのソース領域を共有し、そして隣接したセル対が共
通のドレイン領域を共有することにより、メモリセル配
列の大きさを減少することが良く知られている。
最大にするためにメモリセル配列の大きさを縮小する必
要性が常にある。メモリセルを一対に形成して、各対が
１つのソース領域を共有し、そして隣接したセル対が共
通のドレイン領域を共有することにより、メモリセル配
列の大きさを減少することが良く知られている。
【０００６】
【発明が解決しようとする課題】しかし、典型的に配列
の大きな領域が、ドレイン領域へのビット線接続のため
に取られる。しばしばビット線領域は、メモリセル対の
間のコンタクト開口とワード線間隔へのコンタクトによ
り占められ、これらはリソグラフイ生成、コンタクト整
列及びコンタクト整合性に強く依存する。さらに、顕著
な空間がワード線トランジスタのために取られていて、
その大きさはリソグラフイ生成とジャンクション・スケ
ーリングとにより設定される。
の大きな領域が、ドレイン領域へのビット線接続のため
に取られる。しばしばビット線領域は、メモリセル対の
間のコンタクト開口とワード線間隔へのコンタクトによ
り占められ、これらはリソグラフイ生成、コンタクト整
列及びコンタクト整合性に強く依存する。さらに、顕著
な空間がワード線トランジスタのために取られていて、
その大きさはリソグラフイ生成とジャンクション・スケ
ーリングとにより設定される。
【０００７】大きさを顕著に小さくしたセルを有する不
揮発性、浮遊ゲートタイプのメモリセル配列についての
必要性がある。
揮発性、浮遊ゲートタイプのメモリセル配列についての
必要性がある。
【０００８】
【課題を解決するための手段】本発明は、上記した問題
を、縮小した大きさのメモリセルを形成する自己整列し
た方法を提供することにより、ビット接続、ワード線ト
ランジスタ、及び形成されたメモリセル配列に必要なス
ペースを最小にすることで、解決する。
を、縮小した大きさのメモリセルを形成する自己整列し
た方法を提供することにより、ビット接続、ワード線ト
ランジスタ、及び形成されたメモリセル配列に必要なス
ペースを最小にすることで、解決する。
【０００９】本発明の電気的にプログラム可能及び消去
可能メモリ装置は、第１導電性タイプの半導体材料の基
板を有し、基板上に形成された第１方向に伸びた互いに
実質的に平行な隔離領域により分離され、隣接した隔離
領域の各対の間に能動領域を有し、基板の表面内に形成
されて隔離及び能動領域を横断して第１方向に実質的に
垂直な第２方向へ伸びた互いに実質的に平行な複数のト
レンチを有し、そして各能動領域内の複数のメモリセル
を有する。各メモリセルは、基板内に形成された第２導
電性タイプを有する基板内に形成された第１及び第２の
離間された領域を有し、これらの間の基板内にチャンネ
ル領域が形成され、第２の領域は１つのトレンチの下に
形成され、チャンネル領域は１つのトレンチの側壁に実
質的に沿って延びる第１部分及び基板の表面に沿って実
質的に延びる第２部分を有し、電気伝導性の浮遊ゲート
がチャンネル領域の少なくとも一部の上に絶縁されて配
置されている。複数の電気伝導性の制御ゲートは、各々
が１つの能動領域に沿って延び、各制御ゲートはトレン
チ内に配置された第１部分を有する。
可能メモリ装置は、第１導電性タイプの半導体材料の基
板を有し、基板上に形成された第１方向に伸びた互いに
実質的に平行な隔離領域により分離され、隣接した隔離
領域の各対の間に能動領域を有し、基板の表面内に形成
されて隔離及び能動領域を横断して第１方向に実質的に
垂直な第２方向へ伸びた互いに実質的に平行な複数のト
レンチを有し、そして各能動領域内の複数のメモリセル
を有する。各メモリセルは、基板内に形成された第２導
電性タイプを有する基板内に形成された第１及び第２の
離間された領域を有し、これらの間の基板内にチャンネ
ル領域が形成され、第２の領域は１つのトレンチの下に
形成され、チャンネル領域は１つのトレンチの側壁に実
質的に沿って延びる第１部分及び基板の表面に沿って実
質的に延びる第２部分を有し、電気伝導性の浮遊ゲート
がチャンネル領域の少なくとも一部の上に絶縁されて配
置されている。複数の電気伝導性の制御ゲートは、各々
が１つの能動領域に沿って延び、各制御ゲートはトレン
チ内に配置された第１部分を有する。
【００１０】本発明の別の観点において、半導体メモリ
セルの配列を形成する方法が、第１導電性タイプを有す
る半導体基板中に互いに実質的に平行で第１方向に延び
た複数の第２導電性タイプを有する第１領域を形成し、
半導体基板の表面中に第１領域と離間して実質的に平行
に延びた複数のトレンチを形成し、半導体基板内に第２
導電性タイプを有し各々が１つのトレンチの下に形成さ
れて第１方向に延びて互いに実質的に平行な複数の第２
領域を形成し、ここで各々がトレンチの１つの側壁に実
質的に沿って延びた第１部分及び１つのトレンチと１つ
の第１領域との間の基板表面に実質的に沿って延びた第
２部分を有する複数のチャンネル領域が基板中で画定さ
れ、各々が１つのチャンネル領域の少なくとも１つの部
分の上に絶縁されて配置された導電材料の複数の浮遊ゲ
ートを形成し、そして、各々が１つのトレンチの中に配
置された第１部分を有する導電材料の複数の制御ゲート
を形成する、ステップを含む。
セルの配列を形成する方法が、第１導電性タイプを有す
る半導体基板中に互いに実質的に平行で第１方向に延び
た複数の第２導電性タイプを有する第１領域を形成し、
半導体基板の表面中に第１領域と離間して実質的に平行
に延びた複数のトレンチを形成し、半導体基板内に第２
導電性タイプを有し各々が１つのトレンチの下に形成さ
れて第１方向に延びて互いに実質的に平行な複数の第２
領域を形成し、ここで各々がトレンチの１つの側壁に実
質的に沿って延びた第１部分及び１つのトレンチと１つ
の第１領域との間の基板表面に実質的に沿って延びた第
２部分を有する複数のチャンネル領域が基板中で画定さ
れ、各々が１つのチャンネル領域の少なくとも１つの部
分の上に絶縁されて配置された導電材料の複数の浮遊ゲ
ートを形成し、そして、各々が１つのトレンチの中に配
置された第１部分を有する導電材料の複数の制御ゲート
を形成する、ステップを含む。
【００１１】本発明の別の観点は、半導体基板内に形成
された半導体メモリセルを動作する方法であり、メモリ
セルは、第１導電性タイプの半導体材料の基板と、基板
表面上に絶縁されて配置された浮遊ゲートと、第２導電
性タイプを有し基板内に形成された離間した第１及び第
２領域とを有し、これらの間に非線形チャンネル領域を
持ち、ここでチャンネル領域が第２領域から電子でもっ
て浮遊ゲートにプログラミングするための経路を画定す
る。方法は、浮遊ゲートに正電圧を結合し、そして、浮
遊ゲート上に電子を注入するためにチャンネル領域の第
１部分を経由して第２領域から流れる電子を誘起する。
された半導体メモリセルを動作する方法であり、メモリ
セルは、第１導電性タイプの半導体材料の基板と、基板
表面上に絶縁されて配置された浮遊ゲートと、第２導電
性タイプを有し基板内に形成された離間した第１及び第
２領域とを有し、これらの間に非線形チャンネル領域を
持ち、ここでチャンネル領域が第２領域から電子でもっ
て浮遊ゲートにプログラミングするための経路を画定す
る。方法は、浮遊ゲートに正電圧を結合し、そして、浮
遊ゲート上に電子を注入するためにチャンネル領域の第
１部分を経由して第２領域から流れる電子を誘起する。
【００１２】本発明の他の目的及び特徴は、添付図面及
び以下の詳細な説明を参照することにより明らかとな
る。
び以下の詳細な説明を参照することにより明らかとな
る。
【００１３】
【発明の実施の形態】本発明の方法が、図１Ａ−１Ｏに
示されており、業界で良く知られている好ましくはＰタ
イプの半導体基板１０から開始される。以下に記載され
る層の厚さは、設計規則及びプロセス技術生成とに依存
する。ここに記載されるものは、０．１３ミクロン・プ
ロセスについてである。しかし、当業者には理解できる
ように、本発明は特定のプロセス技術生成又は以下に記
載されるどんなプロセス・パラメータの特定の値に限定
されない。図１Ａに示すように、約８０Ａの厚さを有す
る二酸化シリコンなど（以下、「酸化物」という。）の
絶縁性材料１２の薄い層が、酸化又は堆積（例えば、化
学蒸着又はＣＶＤ）などの周知の技術により基板１０上
に形成される。ポリシリコンなど（以下、「ポリ」とい
う。）の導電材料１４の層が、低圧ＣＶＤ又はＬＰＣＶ
Ｄなどの周知のプロセスにより、絶縁材料１２の層の上
に約７００Ａの厚さでもって堆積される。ポリ層１４
は、イオン注入でドープされてもよい。窒化シリコンな
ど（以下、「窒化物」という。）の絶縁材料１８の別の
層が、好ましくはＣＶＤにより、ポリ層１４上に約３０
００Ａの厚さで堆積される。
示されており、業界で良く知られている好ましくはＰタ
イプの半導体基板１０から開始される。以下に記載され
る層の厚さは、設計規則及びプロセス技術生成とに依存
する。ここに記載されるものは、０．１３ミクロン・プ
ロセスについてである。しかし、当業者には理解できる
ように、本発明は特定のプロセス技術生成又は以下に記
載されるどんなプロセス・パラメータの特定の値に限定
されない。図１Ａに示すように、約８０Ａの厚さを有す
る二酸化シリコンなど（以下、「酸化物」という。）の
絶縁性材料１２の薄い層が、酸化又は堆積（例えば、化
学蒸着又はＣＶＤ）などの周知の技術により基板１０上
に形成される。ポリシリコンなど（以下、「ポリ」とい
う。）の導電材料１４の層が、低圧ＣＶＤ又はＬＰＣＶ
Ｄなどの周知のプロセスにより、絶縁材料１２の層の上
に約７００Ａの厚さでもって堆積される。ポリ層１４
は、イオン注入でドープされてもよい。窒化シリコンな
ど（以下、「窒化物」という。）の絶縁材料１８の別の
層が、好ましくはＣＶＤにより、ポリ層１４上に約３０
００Ａの厚さで堆積される。
【００１４】酸化物層１２、ポリ層１４、及び窒化物層
１８が形成されると、通常のホト・リトラグラフイ・ス
キームが、構造内に半分窪んだトレンチ２０を形成する
ために、以下のように使用される。適当なホトレジスタ
ント材料１９が窒化物層１８上に塗布され、そして選択
された平行ストライプ領域（その下に第１のトレンチ２
０が形成される）からホトレジスタント材料１９を選択
的に除去するためにマスキング・ステップが実行され
る。ホトレジスト材料１９が除去された所の露出された
シリコン窒化物１８が、標準の窒化物食刻プロセス（例
えば、異方性窒化物食刻）を使用して、窒化物２２のブ
ロック及びそれらの間にトレンチ２０を残して、除去さ
れる。選択的なポリ食刻が、ポリ層１４の上部分に窪み
を形成して、そしてポリ層１４が窒化物ブロック２２と
合う所で傾斜領域２４を生成するために続く。第１のト
レンチ２０の幅Ｗは、使用されたプロセスの最小のリト
グラフイック特徴と同じ程度に小さくできる。ホトレジ
スト１９が除去されなかった所は、下の窒化物層１８、
ポリ層１４及び酸化物層１２が維持される。結果として
得られた構造が図１Ｂに示される。
１８が形成されると、通常のホト・リトラグラフイ・ス
キームが、構造内に半分窪んだトレンチ２０を形成する
ために、以下のように使用される。適当なホトレジスタ
ント材料１９が窒化物層１８上に塗布され、そして選択
された平行ストライプ領域（その下に第１のトレンチ２
０が形成される）からホトレジスタント材料１９を選択
的に除去するためにマスキング・ステップが実行され
る。ホトレジスト材料１９が除去された所の露出された
シリコン窒化物１８が、標準の窒化物食刻プロセス（例
えば、異方性窒化物食刻）を使用して、窒化物２２のブ
ロック及びそれらの間にトレンチ２０を残して、除去さ
れる。選択的なポリ食刻が、ポリ層１４の上部分に窪み
を形成して、そしてポリ層１４が窒化物ブロック２２と
合う所で傾斜領域２４を生成するために続く。第１のト
レンチ２０の幅Ｗは、使用されたプロセスの最小のリト
グラフイック特徴と同じ程度に小さくできる。ホトレジ
スト１９が除去されなかった所は、下の窒化物層１８、
ポリ層１４及び酸化物層１２が維持される。結果として
得られた構造が図１Ｂに示される。
【００１５】この構造は残余のホトレジスト１９を除去
するためにさらに処理される。そして、熱酸化プロセス
が、ポリ層１４を酸化して、図１Ｃに示すように、ポリ
層１４の露出された部分の上にレンズ形状の酸化物層２
６を形成するために使用される。レンズ形状は、下のポ
リ層１４の傾斜部分２４及びポリ−窒化物境界の酸化を
阻止する窒化物領域２２により発生する。
するためにさらに処理される。そして、熱酸化プロセス
が、ポリ層１４を酸化して、図１Ｃに示すように、ポリ
層１４の露出された部分の上にレンズ形状の酸化物層２
６を形成するために使用される。レンズ形状は、下のポ
リ層１４の傾斜部分２４及びポリ−窒化物境界の酸化を
阻止する窒化物領域２２により発生する。
【００１６】窒化物２８の薄い層（〜４００Ａ）が、構
造上に形成されて（例えば、通常の化学蒸着（ＣＶＤ）
を使用して）、レンズ形状酸化物層２６を保護するため
に使用される。そして、絶縁スペーサー３２が、第１ト
レンチ２０の側壁表面に沿って形成される。スペーサー
の形成は業界において良く知られていて、構造の輪郭の
上に材料を堆積して、その後に異方性食刻プロセスが続
き、これにより、構造の水平な表面から材料が除去され
るが、一方、構造の垂直方向に向いた表面上の材料の大
部分が残る。スペーサー３２は、窒化物層２８に対して
良い食刻選択性を持つどんな誘電体材料から形成でき
る。図１Ｃに示される構造において、絶縁スペーサー３
２は、図１Ｄに示すように、全体構造上に酸化物（〜２
５００Ａ）の厚い層３０を堆積することにより、酸化物
から形成される。周知の反応性イオン食刻（ＲＩＥ）な
どの異方性食刻プロセスが、図１Ｅに示すように、スペ
ーサー３２を除いて、堆積された酸化物層３０を除去す
るのに使用される。この食刻プロセスは、食刻ストップ
として窒化物層２８を使用する。
造上に形成されて（例えば、通常の化学蒸着（ＣＶＤ）
を使用して）、レンズ形状酸化物層２６を保護するため
に使用される。そして、絶縁スペーサー３２が、第１ト
レンチ２０の側壁表面に沿って形成される。スペーサー
の形成は業界において良く知られていて、構造の輪郭の
上に材料を堆積して、その後に異方性食刻プロセスが続
き、これにより、構造の水平な表面から材料が除去され
るが、一方、構造の垂直方向に向いた表面上の材料の大
部分が残る。スペーサー３２は、窒化物層２８に対して
良い食刻選択性を持つどんな誘電体材料から形成でき
る。図１Ｃに示される構造において、絶縁スペーサー３
２は、図１Ｄに示すように、全体構造上に酸化物（〜２
５００Ａ）の厚い層３０を堆積することにより、酸化物
から形成される。周知の反応性イオン食刻（ＲＩＥ）な
どの異方性食刻プロセスが、図１Ｅに示すように、スペ
ーサー３２を除いて、堆積された酸化物層３０を除去す
るのに使用される。この食刻プロセスは、食刻ストップ
として窒化物層２８を使用する。
【００１７】第１のトレンチ２０のより低くてより狭い
部分２１が、スペーサー３２間で残されて露出された材
料の層に対して、一連の異方性食刻ステップを行なうこ
とにより形成される。露出された窒化物層２８の部分を
除去する薄い窒化物食刻ステップで開始される。この窒
化物食刻は、食刻ストップとして酸化物層２６を使用
し、そして窒化物ブロック２２の頂上の窒化物層２８の
露出された部分も取除く。そして、酸化物食刻がポリ層
１４を食刻ストップとして使用して、酸化物層２６の露
出された部分を除去するために使用される。この食刻ス
テップ中、露出されたスペーサー酸化物３２のいくらか
が除去されるかもしれない。そして、ポリ食刻ステップ
が、第１のトレンチ２０の各々の底に酸化物層１２を露
出するために、ポリ層１４の露出された部分を除去する
ために使用される。そして、適当なイオン注入が構造の
全表面をわたって行なわれる。イオンが第１トレンチ２
０の各々内の露出された酸化物層１２の部分を通過する
のに十分なエネルギーを持つ所では、それらは基板１０
内に第１領域（ソース線領域）３４を形成する。他の全
ての領域においては、イオンは下の構造により吸収され
て、それらは何の効果も生じない。注入されたソース領
域３４は、平行な線に形成されて、第１のトレンチ２０
の下側部分２１に対してセルフアライメントされる。マ
スク（図示しない）は、注入領域３４を阻止し、そして
隣接するソース領域３４が互いに短絡するのを防止する
ために配列の端に沿って使用される。図１Ｆに結果とし
て得られる構造が示されている。
部分２１が、スペーサー３２間で残されて露出された材
料の層に対して、一連の異方性食刻ステップを行なうこ
とにより形成される。露出された窒化物層２８の部分を
除去する薄い窒化物食刻ステップで開始される。この窒
化物食刻は、食刻ストップとして酸化物層２６を使用
し、そして窒化物ブロック２２の頂上の窒化物層２８の
露出された部分も取除く。そして、酸化物食刻がポリ層
１４を食刻ストップとして使用して、酸化物層２６の露
出された部分を除去するために使用される。この食刻ス
テップ中、露出されたスペーサー酸化物３２のいくらか
が除去されるかもしれない。そして、ポリ食刻ステップ
が、第１のトレンチ２０の各々の底に酸化物層１２を露
出するために、ポリ層１４の露出された部分を除去する
ために使用される。そして、適当なイオン注入が構造の
全表面をわたって行なわれる。イオンが第１トレンチ２
０の各々内の露出された酸化物層１２の部分を通過する
のに十分なエネルギーを持つ所では、それらは基板１０
内に第１領域（ソース線領域）３４を形成する。他の全
ての領域においては、イオンは下の構造により吸収され
て、それらは何の効果も生じない。注入されたソース領
域３４は、平行な線に形成されて、第１のトレンチ２０
の下側部分２１に対してセルフアライメントされる。マ
スク（図示しない）は、注入領域３４を阻止し、そして
隣接するソース領域３４が互いに短絡するのを防止する
ために配列の端に沿って使用される。図１Ｆに結果とし
て得られる構造が示されている。
【００１８】厚い酸化物層３６が構造上に堆積され、そ
の後に、食刻ストップとして使用される窒化物ブロック
２２の頂上まで厚い酸化物層３６を食刻する平面化酸化
物食刻プロセス（例えば、化学機械的研摩又はＣＭＰ食
刻）が続く。酸化物層３６はさらに、窒化物ブロック２
２の頂上の下へ異方性食刻され（例えば、ＲＩＥによ
り）、図１Ｇに示されるような構造を結果として得る。
の後に、食刻ストップとして使用される窒化物ブロック
２２の頂上まで厚い酸化物層３６を食刻する平面化酸化
物食刻プロセス（例えば、化学機械的研摩又はＣＭＰ食
刻）が続く。酸化物層３６はさらに、窒化物ブロック２
２の頂上の下へ異方性食刻され（例えば、ＲＩＥによ
り）、図１Ｇに示されるような構造を結果として得る。
【００１９】下に酸化物層１２まだ延びた平行な第２の
トレンチ３８が、最初に、窒化物ブロック２２及び窒化
物層２８の露出された部分を除去するために窒化物食刻
プロセスを実行し、その後にポリ層１４の露出された部
分を除去するポリ食刻ステップが続くことにより形成さ
れる。図１Ｈに、結果として得られた構造が示される。
トレンチ３８が、最初に、窒化物ブロック２２及び窒化
物層２８の露出された部分を除去するために窒化物食刻
プロセスを実行し、その後にポリ層１４の露出された部
分を除去するポリ食刻ステップが続くことにより形成さ
れる。図１Ｈに、結果として得られた構造が示される。
【００２０】第２のトレンチ３８の底の酸化物層１２の
露出した部分及び酸化物層２６は、異方性食刻プロセス
により除去されて、基板１０の部分を露出したまま残
す。シリコン食刻プロセスが、ポリ層１４の露出した部
分を除去するため、そして、第２のトレンチ３８を基板
１０まで延ばすために（好ましくは、約０．２μｍの深
さまで）使用される。適当なイオン注入が再び基板の全
表面にわたって行なわれる。イオン注入は、第２のトレ
ンチ３８の下の基板１０内に第２領域４０（埋め込まれ
たビット線領域）を形成する。第２のトレンチ３８の外
は、イオンが誘電体酸化物層３６により阻止される。こ
のため効果を有しない、図１Ｉに結果として得られた構
造が示される。
露出した部分及び酸化物層２６は、異方性食刻プロセス
により除去されて、基板１０の部分を露出したまま残
す。シリコン食刻プロセスが、ポリ層１４の露出した部
分を除去するため、そして、第２のトレンチ３８を基板
１０まで延ばすために（好ましくは、約０．２μｍの深
さまで）使用される。適当なイオン注入が再び基板の全
表面にわたって行なわれる。イオン注入は、第２のトレ
ンチ３８の下の基板１０内に第２領域４０（埋め込まれ
たビット線領域）を形成する。第２のトレンチ３８の外
は、イオンが誘電体酸化物層３６により阻止される。こ
のため効果を有しない、図１Ｉに結果として得られた構
造が示される。
【００２１】酸化物食刻（好ましくは、食刻ストップと
して窒化物層２８を使用した乾式酸化物食刻）が、第１
のトレンチ２０の下側部分２１内に配置された部分を除
いて、酸化物層３６を除去するために使用される。薄い
窒化物食刻が続き、窒化物層２８を除去する（そして酸
化物層２６を食刻ストップとして使用する）。そして、
酸化物４２の薄い層が、例えば、ＨＴＯ酸化物堆積プロ
セスを使用して、第２のトレンチ３８の内部を含めて全
体の構造上に形成される。結果として得られた構造が図
１Ｊに示される。
して窒化物層２８を使用した乾式酸化物食刻）が、第１
のトレンチ２０の下側部分２１内に配置された部分を除
いて、酸化物層３６を除去するために使用される。薄い
窒化物食刻が続き、窒化物層２８を除去する（そして酸
化物層２６を食刻ストップとして使用する）。そして、
酸化物４２の薄い層が、例えば、ＨＴＯ酸化物堆積プロ
セスを使用して、第２のトレンチ３８の内部を含めて全
体の構造上に形成される。結果として得られた構造が図
１Ｊに示される。
【００２２】厚いポリ層４４が（例えば、〜０．１８μ
ｍ）、第２トレンチ層３８を充填することも含めて、構
造上に堆積される。ポリ層４４は、イオン注入又はイン
サイト（ｉｎ−ｓｉｔｕ）プロセスによりドープでき
る。金属化シリコン（ポリサイド）の選択的層（図示し
ない）を、構造上にタングステン、コバルト、チタン、
ニッケル、白金、又はモリブデンなどの金属を堆積し、
そして、構造をアニールして、ポリサイドの導電層を形
成するために、熱い金属が流れてポリ層４４の上部分内
に浸透することにより、ポリ層４４上に形成できる。結
果として得られた構造が、図１Ｋに示されている。後に
説明するように、酸化物層４２及び可能ならば酸化物層
２６の一部は、それを通るファウラー・ノルドハイム・
トンネルを可能にする厚さを有する絶縁層を形成する。
ｍ）、第２トレンチ層３８を充填することも含めて、構
造上に堆積される。ポリ層４４は、イオン注入又はイン
サイト（ｉｎ−ｓｉｔｕ）プロセスによりドープでき
る。金属化シリコン（ポリサイド）の選択的層（図示し
ない）を、構造上にタングステン、コバルト、チタン、
ニッケル、白金、又はモリブデンなどの金属を堆積し、
そして、構造をアニールして、ポリサイドの導電層を形
成するために、熱い金属が流れてポリ層４４の上部分内
に浸透することにより、ポリ層４４上に形成できる。結
果として得られた構造が、図１Ｋに示されている。後に
説明するように、酸化物層４２及び可能ならば酸化物層
２６の一部は、それを通るファウラー・ノルドハイム・
トンネルを可能にする厚さを有する絶縁層を形成する。
【００２３】ここまでは、図１Ｋに示される構造は、第
１方向に伸びるトレンチ３８を持つものを１つのマスキ
ング・ステップにより形成された。第２トレンチ３８の
第１方向に対して垂直で且つ横断して延びる平行な能動
及び非能動領域が、次ぎの方法で形成される。ホト・レ
ジスタント材料が図１Ｋに示される構造に塗布されて、
図１Ｌに示すように、平行ストライプ領域４６からホト
・レジスタント材料を選択的に除去するためにマスキン
グ・ステップが実行される。このマスキング・ステップ
は、互い違いに平行な能動（ワード線）領域４８（ここ
に能動メモリセルが形成される）及び非能動領域４６
（ここに能動メモリセルは形成されない）を画定する。
そして、能動領域４８（ホト・レジスタント材料により
保護されている）に影響を与えない、一連の食刻プロセ
スが実行される。最初に、酸化物層４２を食刻ストップ
として使用して、非能動領域４６内の第２のトレンチ３
８の外側の露出したポリ層４４を除去するために、（乾
式）ポリ食刻が実行される。そして、ポリ層１４を食刻
ストップとして使用して、ポリ層１４上に配置された酸
化物層４２及び２６を除去するために、酸化物食刻が実
行される。ポリ層１４及び第２のトレンチ３８の内側の
残余のポリ層４４を除去する、ポリ食刻が続く。そし
て、能動領域４８内のホト・レジスタント材料が除去さ
れる。図１Ｋに示される構造から能動領域４８は変化し
ないが、非能動領域４６内の結果として得られた構造が
図１Ｍに示される。
１方向に伸びるトレンチ３８を持つものを１つのマスキ
ング・ステップにより形成された。第２トレンチ３８の
第１方向に対して垂直で且つ横断して延びる平行な能動
及び非能動領域が、次ぎの方法で形成される。ホト・レ
ジスタント材料が図１Ｋに示される構造に塗布されて、
図１Ｌに示すように、平行ストライプ領域４６からホト
・レジスタント材料を選択的に除去するためにマスキン
グ・ステップが実行される。このマスキング・ステップ
は、互い違いに平行な能動（ワード線）領域４８（ここ
に能動メモリセルが形成される）及び非能動領域４６
（ここに能動メモリセルは形成されない）を画定する。
そして、能動領域４８（ホト・レジスタント材料により
保護されている）に影響を与えない、一連の食刻プロセ
スが実行される。最初に、酸化物層４２を食刻ストップ
として使用して、非能動領域４６内の第２のトレンチ３
８の外側の露出したポリ層４４を除去するために、（乾
式）ポリ食刻が実行される。そして、ポリ層１４を食刻
ストップとして使用して、ポリ層１４上に配置された酸
化物層４２及び２６を除去するために、酸化物食刻が実
行される。ポリ層１４及び第２のトレンチ３８の内側の
残余のポリ層４４を除去する、ポリ食刻が続く。そし
て、能動領域４８内のホト・レジスタント材料が除去さ
れる。図１Ｋに示される構造から能動領域４８は変化し
ないが、非能動領域４６内の結果として得られた構造が
図１Ｍに示される。
【００２４】酸化物５０の薄い層が、構造上に形成され
て（例えば、熱的成長、ＨＴＯ、又は、ＣＶＤ堆積）、
その後に、非能動領域４６内の第２のトレンチ３８を充
填する酸化物５２の厚い層が構造上に堆積される。そし
て、酸化物層５２を平坦にするために平面化酸化物食刻
（例えば、ＣＭＰ）が使用される。能動領域４８内のポ
リ層４４を完全に露出するために酸化物食刻が続く。能
動領域４８内に結果として得られた構造が、図１Ｎに示
されており（図１Ｋからは変化していない）、非能動領
域４６内の構造が図１Ｏに示されている。
て（例えば、熱的成長、ＨＴＯ、又は、ＣＶＤ堆積）、
その後に、非能動領域４６内の第２のトレンチ３８を充
填する酸化物５２の厚い層が構造上に堆積される。そし
て、酸化物層５２を平坦にするために平面化酸化物食刻
（例えば、ＣＭＰ）が使用される。能動領域４８内のポ
リ層４４を完全に露出するために酸化物食刻が続く。能
動領域４８内に結果として得られた構造が、図１Ｎに示
されており（図１Ｋからは変化していない）、非能動領
域４６内の構造が図１Ｏに示されている。
【００２５】図２Ａは、互い違いの能動領域４８及び非
能動領域４６と、基板内に形成された互い違いのソース
線領域３４及び第２（ビット線）トレンチ３８とを含ん
だ、結果として得られるメモリセル配列の上面図を示
す。ビット線領域４０は、第２（ビット線）トレンチ３
８の下に形成される。
能動領域４６と、基板内に形成された互い違いのソース
線領域３４及び第２（ビット線）トレンチ３８とを含ん
だ、結果として得られるメモリセル配列の上面図を示
す。ビット線領域４０は、第２（ビット線）トレンチ３
８の下に形成される。
【００２６】図２Ａ及び２Ｂに示されるように、配列の
端において、ビット線ストラップ注入領域５４が、第２
（埋め込まれたビット線）領域４０がシリコン基板１０
の表面まで上昇する所に形成される。第２領域４０の上
昇する部分を形成するためにいくつかの方法が存在す
る。マスクが、第２領域４０の埋め込み及び表面部分の
間のギャップを除いた構造を覆うために使用される。注
入ステップが実行され、ここで、注入領域が第２領域４
０の表面及び埋め込み部分を連結するように注入エネル
ギーが選択されている。代替的に、第２領域４０の基板
表面まで上昇する部分をまた生成する、大角度注入がト
レンチ３８の底に第２領域４０を形成するために使用で
きる。
端において、ビット線ストラップ注入領域５４が、第２
（埋め込まれたビット線）領域４０がシリコン基板１０
の表面まで上昇する所に形成される。第２領域４０の上
昇する部分を形成するためにいくつかの方法が存在す
る。マスクが、第２領域４０の埋め込み及び表面部分の
間のギャップを除いた構造を覆うために使用される。注
入ステップが実行され、ここで、注入領域が第２領域４
０の表面及び埋め込み部分を連結するように注入エネル
ギーが選択されている。代替的に、第２領域４０の基板
表面まで上昇する部分をまた生成する、大角度注入がト
レンチ３８の底に第２領域４０を形成するために使用で
きる。
【００２７】第２（埋め込まれたビット線）領域４０の
上昇する部分と電気的に接続するために、基板１０上に
接点５６（好ましくは、金属）が形成される。接点５６
は、好ましくは、構造全体の上に、ＢＰＳＧ５８などの
パッシベーションを堆積することにより形成される。マ
スキング・ステップが、第２（埋め込みビット線）領域
４０の上昇された部分上の食刻領域を画定するために実
行される。ＢＰＳＧ５８は、接点開口を生成するために
マスクされた領域を選択的に食刻して、そして、金属堆
積及び食刻バックの平坦化により、導電金属５６で充填
する。ビット線接続６０が、接点５６と接続するため
に、ＢＰＳＧ５８上を金属マスキングにより加えられ
る。金属接点６２がまた、ソース線領域３４と接続する
ために１つ又は複数の非能動領域４６内に同様に形成さ
れ、ソース領域３４上に配置された酸化物層１２、３
６、５０及び５２の部分を除去するための酸化物食刻を
含む。ストラップ注入領域が、メモリ配列の端、及び／
又は、メモリセル配列中の１つ又は複数の中間位置に形
成できることに注意する。
上昇する部分と電気的に接続するために、基板１０上に
接点５６（好ましくは、金属）が形成される。接点５６
は、好ましくは、構造全体の上に、ＢＰＳＧ５８などの
パッシベーションを堆積することにより形成される。マ
スキング・ステップが、第２（埋め込みビット線）領域
４０の上昇された部分上の食刻領域を画定するために実
行される。ＢＰＳＧ５８は、接点開口を生成するために
マスクされた領域を選択的に食刻して、そして、金属堆
積及び食刻バックの平坦化により、導電金属５６で充填
する。ビット線接続６０が、接点５６と接続するため
に、ＢＰＳＧ５８上を金属マスキングにより加えられ
る。金属接点６２がまた、ソース線領域３４と接続する
ために１つ又は複数の非能動領域４６内に同様に形成さ
れ、ソース領域３４上に配置された酸化物層１２、３
６、５０及び５２の部分を除去するための酸化物食刻を
含む。ストラップ注入領域が、メモリ配列の端、及び／
又は、メモリセル配列中の１つ又は複数の中間位置に形
成できることに注意する。
【００２８】図３は、上述のプロセスにより形成された
メモリセル配列の図式的な回路図である。行と列に配列
された複数のメモリセル６４が存在する。ワード線（Ｗ
Ｌ１、ＷＬ２、ＷＬ３、…ＷＬｎ＋１）の行は、能動領
域４８の行長さに沿って延びた（ＷＬ）ポリ層４４のス
トライプに対応する。ビット線（ＢＬ１＜ＢＬ２…）と
ソース線（ＳＬ１、ＳＬ２…）の互い違いの列は、能動
領域４８の行を横断して基板内に形成された、埋め込み
ビット線領域４０及びソース線領域３４にそれぞれ対応
する。
メモリセル配列の図式的な回路図である。行と列に配列
された複数のメモリセル６４が存在する。ワード線（Ｗ
Ｌ１、ＷＬ２、ＷＬ３、…ＷＬｎ＋１）の行は、能動領
域４８の行長さに沿って延びた（ＷＬ）ポリ層４４のス
トライプに対応する。ビット線（ＢＬ１＜ＢＬ２…）と
ソース線（ＳＬ１、ＳＬ２…）の互い違いの列は、能動
領域４８の行を横断して基板内に形成された、埋め込み
ビット線領域４０及びソース線領域３４にそれぞれ対応
する。
【００２９】図４は、能動領域４８内に形成されたメモ
リセル６４の最終構造を示す。第１及び第２領域３４／
４０が各セルに対のソース及びドレインを形成する（当
業者には理解されるように動作中にソース及びドレイン
は入れ換えることができるが）。ポリ層１４は浮遊ゲー
トを構成し、そして、第２のトレンチ３８内に配置され
てそして浮遊ゲート１４上のポリ層４４の部分は各メモ
リセルについての制御ゲートを構成する。各セルについ
てのチャンネル領域６６が、ソース及びドレイン３４／
４０の中間の基板の表面部分である。各メモリセルにつ
いてのチャンネル領域６６は、直角に一緒に連結された
２つの部分、第２のトレンチ３８の垂直な壁に沿って延
びた垂直部分６８及び第２のトレンチ３８とソース領域
３４の間に延びた水平部分７０、を持つ。浮遊ゲート１
４は、ソース領域３４の一部及びチャンネル領域６６の
水平部分７０から絶縁されてその上に配置される。浮遊
ゲート１４の各々は、第２のトレンチ３８の端上の制御
ゲート４４内に形成されたノッチ７４方向に向いた鋭い
端７２を有する。図４に示されるように、本発明のプロ
セスは、互いにミラーのメモリセルの一対を形成し、共
通ビット線領域４０を共有する第２のトレンチ３８の各
側にメモリセルが形成される。同様にして、各ソース線
領域３４は、メモリセルの異なるミラー組からの隣接す
るメモリセル間に共有される。メモリセルの行全体は、
その行の全てのメモリセルに対して制御ゲートとして動
作する単一のポリ層４４を共有する。
リセル６４の最終構造を示す。第１及び第２領域３４／
４０が各セルに対のソース及びドレインを形成する（当
業者には理解されるように動作中にソース及びドレイン
は入れ換えることができるが）。ポリ層１４は浮遊ゲー
トを構成し、そして、第２のトレンチ３８内に配置され
てそして浮遊ゲート１４上のポリ層４４の部分は各メモ
リセルについての制御ゲートを構成する。各セルについ
てのチャンネル領域６６が、ソース及びドレイン３４／
４０の中間の基板の表面部分である。各メモリセルにつ
いてのチャンネル領域６６は、直角に一緒に連結された
２つの部分、第２のトレンチ３８の垂直な壁に沿って延
びた垂直部分６８及び第２のトレンチ３８とソース領域
３４の間に延びた水平部分７０、を持つ。浮遊ゲート１
４は、ソース領域３４の一部及びチャンネル領域６６の
水平部分７０から絶縁されてその上に配置される。浮遊
ゲート１４の各々は、第２のトレンチ３８の端上の制御
ゲート４４内に形成されたノッチ７４方向に向いた鋭い
端７２を有する。図４に示されるように、本発明のプロ
セスは、互いにミラーのメモリセルの一対を形成し、共
通ビット線領域４０を共有する第２のトレンチ３８の各
側にメモリセルが形成される。同様にして、各ソース線
領域３４は、メモリセルの異なるミラー組からの隣接す
るメモリセル間に共有される。メモリセルの行全体は、
その行の全てのメモリセルに対して制御ゲートとして動
作する単一のポリ層４４を共有する。
【００３０】メモリセルの動作
図４及び図５を参照して、メモリセルの動作を以下に説
明する。こようなメモリセルの動作の理論及び動作は、
浮遊ゲート及び制御ゲート、浮遊ゲートから制御ゲート
・トンネリング、及びこれらにより形成されたメモリセ
ルの配列を有する不揮発性メモリセルの動作の理論及び
操作に関して、米国特許第５，５７２，０５４号にも記
載されている。
明する。こようなメモリセルの動作の理論及び動作は、
浮遊ゲート及び制御ゲート、浮遊ゲートから制御ゲート
・トンネリング、及びこれらにより形成されたメモリセ
ルの配列を有する不揮発性メモリセルの動作の理論及び
操作に関して、米国特許第５，５７２，０５４号にも記
載されている。
【００３１】ある能動領域４８内の選択されたメモリセ
ル６４を最初に消去するために、接地電位がそのソース
３４とドレイン４０の両方へ印加される。＋１２Ｖ程度
の高正電圧が、制御ゲート４４に印加される。浮遊ゲー
ト１４上の電子がファウラー・ノルデハイム・トンネリ
ング機構を介して誘起されて、酸化物層４２を経て制御
ゲート４４へトンネルして、浮遊ゲート１４を正に荷電
した状態にする。トンネリングは、各浮遊ゲート１４上
に形成された鋭い端７２により増強される。制御ゲート
４４は、能動領域４８の長さに沿って走っているため、
選択された能動領域４８内のメモリセル６４の全ての行
は「消去」されることに注意する。
ル６４を最初に消去するために、接地電位がそのソース
３４とドレイン４０の両方へ印加される。＋１２Ｖ程度
の高正電圧が、制御ゲート４４に印加される。浮遊ゲー
ト１４上の電子がファウラー・ノルデハイム・トンネリ
ング機構を介して誘起されて、酸化物層４２を経て制御
ゲート４４へトンネルして、浮遊ゲート１４を正に荷電
した状態にする。トンネリングは、各浮遊ゲート１４上
に形成された鋭い端７２により増強される。制御ゲート
４４は、能動領域４８の長さに沿って走っているため、
選択された能動領域４８内のメモリセル６４の全ての行
は「消去」されることに注意する。
【００３２】選択されたメモリセル６４がプログラムさ
れることを望まれる時、そのドレイン領域４０に小さな
電圧（例えば、０．５ないし１．０Ｖ）が印加される。
制御ゲート４４により定義されたＭＯＳ構造のしきい値
電圧近辺の正の電圧レベル（約＋１．８ボルト程度）
が、その制御ゲート４４へ印加される。そのソース領域
３４に、９又は１０ボルト程度の正の高電圧が印加され
る。ドレイン領域４０により生成された電子が、チャン
ネル領域６６の弱く反転された垂直部分６８を通じてド
レイン領域４０からソース領域３４へ流れる。電子がチ
ャンネル領域６６の水平部分７０に到達する時、それら
は浮遊ゲート１４の近い端が高電位であることを知る
（何故ならば、浮遊ゲート１４は制御ゲート４４よりも
正に荷電されたソース領域３４とより強く容量的に結合
するからである）。電子は、加速されそして加熱され
て、それらの大部分は絶縁層１２を通じて浮遊ゲート１
４へ注入される。接地電位及びＶｄｄ（装置の電源供給
電圧に依存して約１．５ないし３．３ボルト）が、選択
されたメモリセル６４を含まないメモリセル列について
のソース線３４及びビット線４０のそれぞれに印加さ
れ、同様に、選択されたメモリセル６４を含まないメモ
リセル行についての制御ゲート４４にも印加される。こ
のように、選択された行及び列内のメモリセル６４のみ
が、プログラムされる。
れることを望まれる時、そのドレイン領域４０に小さな
電圧（例えば、０．５ないし１．０Ｖ）が印加される。
制御ゲート４４により定義されたＭＯＳ構造のしきい値
電圧近辺の正の電圧レベル（約＋１．８ボルト程度）
が、その制御ゲート４４へ印加される。そのソース領域
３４に、９又は１０ボルト程度の正の高電圧が印加され
る。ドレイン領域４０により生成された電子が、チャン
ネル領域６６の弱く反転された垂直部分６８を通じてド
レイン領域４０からソース領域３４へ流れる。電子がチ
ャンネル領域６６の水平部分７０に到達する時、それら
は浮遊ゲート１４の近い端が高電位であることを知る
（何故ならば、浮遊ゲート１４は制御ゲート４４よりも
正に荷電されたソース領域３４とより強く容量的に結合
するからである）。電子は、加速されそして加熱され
て、それらの大部分は絶縁層１２を通じて浮遊ゲート１
４へ注入される。接地電位及びＶｄｄ（装置の電源供給
電圧に依存して約１．５ないし３．３ボルト）が、選択
されたメモリセル６４を含まないメモリセル列について
のソース線３４及びビット線４０のそれぞれに印加さ
れ、同様に、選択されたメモリセル６４を含まないメモ
リセル行についての制御ゲート４４にも印加される。こ
のように、選択された行及び列内のメモリセル６４のみ
が、プログラムされる。
【００３３】浮遊ゲート１４上への電子の注入は、浮遊
ゲート１４の近い端上の電荷の減少がもはやホット電子
を発生するために水平なチャンネル領域部分７０に沿っ
て高い表面電位を維持できなくなるまで、続く。このポ
イントで、浮遊ゲート１４内の電子又は負の電荷は、ド
レイン領域４０から浮遊ゲート１４上の電子の流れを減
少させる。
ゲート１４の近い端上の電荷の減少がもはやホット電子
を発生するために水平なチャンネル領域部分７０に沿っ
て高い表面電位を維持できなくなるまで、続く。このポ
イントで、浮遊ゲート１４内の電子又は負の電荷は、ド
レイン領域４０から浮遊ゲート１４上の電子の流れを減
少させる。
【００３４】最後に、選択されたメモリセル６４の読出
すために、接地電位がそのソース領域３４に印加され
る。約＋１ボルトの読出し電圧がそのドレイン領域４０
に印加され、そして、約１．５ないし３．３ボルト（装
置の電源供給電圧に依存して約１．５ないし３．３ボル
ト）がその制御ゲート４４に印加される。もし、浮遊ゲ
ート１４が正に荷電されていると（すなわち、浮遊ゲー
トが電子を放電している）、チャンネル領域６６の水平
部分７０（浮遊ゲート１４の直ぐ下側）はオンになる。
制御ゲート４４が、読出し電位に上昇される時、チャン
ネル領域６６の垂直部分６８（制御ゲート４４の直ぐ下
側）はまたオンになる。このようにして、チャンネル領
域６６の全体がオンになり、電流がソース領域３４から
ドレイン領域４０へと流れる。これが、「１」状態であ
る。
すために、接地電位がそのソース領域３４に印加され
る。約＋１ボルトの読出し電圧がそのドレイン領域４０
に印加され、そして、約１．５ないし３．３ボルト（装
置の電源供給電圧に依存して約１．５ないし３．３ボル
ト）がその制御ゲート４４に印加される。もし、浮遊ゲ
ート１４が正に荷電されていると（すなわち、浮遊ゲー
トが電子を放電している）、チャンネル領域６６の水平
部分７０（浮遊ゲート１４の直ぐ下側）はオンになる。
制御ゲート４４が、読出し電位に上昇される時、チャン
ネル領域６６の垂直部分６８（制御ゲート４４の直ぐ下
側）はまたオンになる。このようにして、チャンネル領
域６６の全体がオンになり、電流がソース領域３４から
ドレイン領域４０へと流れる。これが、「１」状態であ
る。
【００３５】一方、もし、浮遊ゲート１４が負に荷電さ
れていると、チャンネル領域６６の水平部分７０（浮遊
ゲート１４の直ぐ下側）は、弱くオンされるか又は完全
に遮断されるかのいずれかである。制御ゲート４４及び
ドレイン領域４０が読出し電位に上昇される時でも、チ
ャンネル領域６６の水平部分７０を通じてほとんど又は
全く電流が流れない。この場合、「１」状態のそれと比
較して電流は大変小さいか又は全く電流が流れない。こ
のようにして、メモリセル６４は、「０」状態にプログ
ラムされていると検知される。選択されたメモリセル６
４のみが読み出されるように、接地電位が、選択されて
いない列及び行についてのソース線３４、ビット線４
０、及び制御ゲート４４に印加されている。
れていると、チャンネル領域６６の水平部分７０（浮遊
ゲート１４の直ぐ下側）は、弱くオンされるか又は完全
に遮断されるかのいずれかである。制御ゲート４４及び
ドレイン領域４０が読出し電位に上昇される時でも、チ
ャンネル領域６６の水平部分７０を通じてほとんど又は
全く電流が流れない。この場合、「１」状態のそれと比
較して電流は大変小さいか又は全く電流が流れない。こ
のようにして、メモリセル６４は、「０」状態にプログ
ラムされていると検知される。選択されたメモリセル６
４のみが読み出されるように、接地電位が、選択されて
いない列及び行についてのソース線３４、ビット線４
０、及び制御ゲート４４に印加されている。
【００３６】メモリセル配列は、当業者には良く知られ
ている、通常の行アドレス・デコーディング回路、列ア
ドレス・デコーディング回路、検知増幅器回路、出力バ
ッファ回路及び入力バッファ回路を含む。
ている、通常の行アドレス・デコーディング回路、列ア
ドレス・デコーディング回路、検知増幅器回路、出力バ
ッファ回路及び入力バッファ回路を含む。
【００３７】本発明は、減少された大きさと優れたプロ
グラム効率を有するメモリセル配列を提供する。ビット
線領域４０が基板１０内に埋め込まれていて、そしてビ
ット線領域４０が第２のトレンチにセルフアライメント
されており、スペースがリソグラフイ生成、コンタクト
・アライメント及びコンタクト整合性により浪費されな
いため、メモリセルの大きさは、最大、約５０％まで減
少される。それぞれ、０．１８μｍ及び０．１３μｍ技
術を使用した本発明により、約０．２１μｍ及び０．１
４μｍのセルの面積が達成できる。プログラム効率は、
チャンネル領域６６の垂直部分６８が浮遊ゲート１４を
「向く」ことにより大幅に増強される。従来のプログラ
ミング・スキームにおいては、チャンネル領域内の電子
が浮遊ゲートと平行な経路中を流れ、ここでは相対的に
小さい数の電子が加熱されて浮遊ゲート上に注入され
る。推定されるプログラム効率（電子の総数に比較した
注入された電子数）は、約１／１０００と推定される。
しかし、チャンネル領域の第１部分が浮遊ゲートに直接
「向けられた」電子経路を確定するため、本発明のプロ
グラム効率は１／１により近いと推定され、ここではほ
とんど全ての電子が浮遊ゲート上に注入される。
グラム効率を有するメモリセル配列を提供する。ビット
線領域４０が基板１０内に埋め込まれていて、そしてビ
ット線領域４０が第２のトレンチにセルフアライメント
されており、スペースがリソグラフイ生成、コンタクト
・アライメント及びコンタクト整合性により浪費されな
いため、メモリセルの大きさは、最大、約５０％まで減
少される。それぞれ、０．１８μｍ及び０．１３μｍ技
術を使用した本発明により、約０．２１μｍ及び０．１
４μｍのセルの面積が達成できる。プログラム効率は、
チャンネル領域６６の垂直部分６８が浮遊ゲート１４を
「向く」ことにより大幅に増強される。従来のプログラ
ミング・スキームにおいては、チャンネル領域内の電子
が浮遊ゲートと平行な経路中を流れ、ここでは相対的に
小さい数の電子が加熱されて浮遊ゲート上に注入され
る。推定されるプログラム効率（電子の総数に比較した
注入された電子数）は、約１／１０００と推定される。
しかし、チャンネル領域の第１部分が浮遊ゲートに直接
「向けられた」電子経路を確定するため、本発明のプロ
グラム効率は１／１により近いと推定され、ここではほ
とんど全ての電子が浮遊ゲート上に注入される。
【００３８】本発明によると、トレンチ３８の側壁に形
成された制御ゲート領域が、セルの大きさに影響を与え
ることなく、伝導性能及びパンチスルー免疫について別
々に最適化できる。これに加えて、ソース領域３４と埋
め込みビット線領域４０の間のパンチスルー抑制は、メ
モリセル伝導特性に影響を与えない他のサブ表面注入と
一緒に、第１導電性タイプ（例えば、Ｎタイプ）とは異
なる第２の導電性タイプ（例えば、Ｐタイプ）を有する
ウェル内に第１導電性タイプを持つソース領域を埋め込
むことにより最適化できる。さらに、垂直及び水平方向
に分離されたソース領域３４及びビット線領域４０を有
することで、セルの大きさに影響を与えることなく、信
頼性のパラメータをより容易に最適化できる。
成された制御ゲート領域が、セルの大きさに影響を与え
ることなく、伝導性能及びパンチスルー免疫について別
々に最適化できる。これに加えて、ソース領域３４と埋
め込みビット線領域４０の間のパンチスルー抑制は、メ
モリセル伝導特性に影響を与えない他のサブ表面注入と
一緒に、第１導電性タイプ（例えば、Ｎタイプ）とは異
なる第２の導電性タイプ（例えば、Ｐタイプ）を有する
ウェル内に第１導電性タイプを持つソース領域を埋め込
むことにより最適化できる。さらに、垂直及び水平方向
に分離されたソース領域３４及びビット線領域４０を有
することで、セルの大きさに影響を与えることなく、信
頼性のパラメータをより容易に最適化できる。
【００３９】第１の代替的な実施の形態
図６Ａ乃至図６Ｋは、図４に示されたものに類似したメ
モリセル構造を形成するための代替的な方法である。こ
の代替的な方法は、薄い窒化物２８の層の形成を除い
て、図１Ｃの構成と同じ構成から出発する。代わりに、
図６Ａに示すように、酸化物の厚い層３０の堆積が、窒
化物ブロック２２及び酸化物層２６（〜２５００Ａ）上
に直接に実行される。異方性食刻プロセス（例えば、Ｒ
ＩＥ）が、図６Ｂに示すように、スペーサー３２を除い
て、堆積された酸化物層３０を除去するために使用され
る。この食刻プロセスは、ポリ層１４を食刻ストップと
して使用し、このため、第１のトレンチ２０の中央の底
の酸化物層２６の一部も除去される。
モリセル構造を形成するための代替的な方法である。こ
の代替的な方法は、薄い窒化物２８の層の形成を除い
て、図１Ｃの構成と同じ構成から出発する。代わりに、
図６Ａに示すように、酸化物の厚い層３０の堆積が、窒
化物ブロック２２及び酸化物層２６（〜２５００Ａ）上
に直接に実行される。異方性食刻プロセス（例えば、Ｒ
ＩＥ）が、図６Ｂに示すように、スペーサー３２を除い
て、堆積された酸化物層３０を除去するために使用され
る。この食刻プロセスは、ポリ層１４を食刻ストップと
して使用し、このため、第１のトレンチ２０の中央の底
の酸化物層２６の一部も除去される。
【００４０】第１のトレンチ２０のより狭くてより低い
部分２０が、第１のトレンチ２０の各々の底に酸化物層
１２を露出するためにスペーサー３２間のポリ層１４の
露出された部分を除去するのに使用されるポリ食刻スト
ップにより形成される。そして、適当なイオン注入が、
構造の全表面にわたって行なわれる。イオンが第１のト
レンチ２０の各々の酸化物層１２の露出された部分を通
過するのに十分なエネルギーを持つ所では、基板１０内
に第１領域（ソース線領域）３４を形成する。その他の
全ての領域においては、イオンは下部の構造に吸収さ
れ、なにも効果を有しない。注入されたソース領域３４
は、第１のトレンチ２０の下側部分２１にセルフアライ
メントされた平行線内に形成される。領域３４の注入を
阻止して隣接するソース領域３４が互いに短絡すること
を防止するために、配列の端に沿ってマスク（図示しな
い）を使用すべきである。図６Ｃに結果として得られる
構造が示されている。
部分２０が、第１のトレンチ２０の各々の底に酸化物層
１２を露出するためにスペーサー３２間のポリ層１４の
露出された部分を除去するのに使用されるポリ食刻スト
ップにより形成される。そして、適当なイオン注入が、
構造の全表面にわたって行なわれる。イオンが第１のト
レンチ２０の各々の酸化物層１２の露出された部分を通
過するのに十分なエネルギーを持つ所では、基板１０内
に第１領域（ソース線領域）３４を形成する。その他の
全ての領域においては、イオンは下部の構造に吸収さ
れ、なにも効果を有しない。注入されたソース領域３４
は、第１のトレンチ２０の下側部分２１にセルフアライ
メントされた平行線内に形成される。領域３４の注入を
阻止して隣接するソース領域３４が互いに短絡すること
を防止するために、配列の端に沿ってマスク（図示しな
い）を使用すべきである。図６Ｃに結果として得られる
構造が示されている。
【００４１】構造上に厚い酸化物層３６が堆積されて、
その後に、食刻ストップとして使用される窒化物ブロッ
クの頂上まで厚い酸化物層３６を食刻する平坦化酸化物
食刻プロセス（例えば、化学的機械的研摩又はＣＭＰ食
刻）が続く。酸化物層３６は、さらに窒化物ブロック２
２の頂上の下まで食刻されて、図６Ｄに示される構造を
生ずる。
その後に、食刻ストップとして使用される窒化物ブロッ
クの頂上まで厚い酸化物層３６を食刻する平坦化酸化物
食刻プロセス（例えば、化学的機械的研摩又はＣＭＰ食
刻）が続く。酸化物層３６は、さらに窒化物ブロック２
２の頂上の下まで食刻されて、図６Ｄに示される構造を
生ずる。
【００４２】窒化物食刻プロセスが、窒化物ブロック２
２を除去して、ポリ層１４の下まで伸びる第２のトレン
チ３８を形成するために使用される。そして、窒化物ス
ペーサー７６が、図６Ｅに示すように、構造上に窒化物
の層（〜２００−４００Ａ）を堆積し、その後に続く窒
化物スペーサー７６を除いて堆積された窒化物を除去す
る窒化物食刻により、第２のトレンチ３８の側壁上に形
成される。そして、ポリ食刻ステップが、スペーサー７
６間に露出されて、第２のトレンチ３８の下を酸化物層
１２まで延びるポリ層１４の部分を除去するために使用
される。結果として得られた構造が、図６Ｆに示され
る。
２を除去して、ポリ層１４の下まで伸びる第２のトレン
チ３８を形成するために使用される。そして、窒化物ス
ペーサー７６が、図６Ｅに示すように、構造上に窒化物
の層（〜２００−４００Ａ）を堆積し、その後に続く窒
化物スペーサー７６を除いて堆積された窒化物を除去す
る窒化物食刻により、第２のトレンチ３８の側壁上に形
成される。そして、ポリ食刻ステップが、スペーサー７
６間に露出されて、第２のトレンチ３８の下を酸化物層
１２まで延びるポリ層１４の部分を除去するために使用
される。結果として得られた構造が、図６Ｆに示され
る。
【００４３】第２のトレンチ３８の底の酸化物層１２の
露出された部分が、酸化物食刻プロセスにより除去さ
れ、スペーサー７６間の基板１０の部分を露出する。シ
リコン食刻プロセスが、第２のトレンチ３８を基板１０
内に、好ましくは、０．２μｍの深さに、延ばすために
使用される。適当なイオン注入が、基板の構造全体を横
断して実行される。イオン注入が、第２のトレンチ３８
の下側の基板１０内に第２領域４０（埋め込まれたビッ
ト線領域）を形成する。第２のトレンチ３８の外側で
は、イオンは誘電体酸化物層３６により阻止されて、効
果を生じない。結果として得られた構造が図６Ｇに示さ
れている。
露出された部分が、酸化物食刻プロセスにより除去さ
れ、スペーサー７６間の基板１０の部分を露出する。シ
リコン食刻プロセスが、第２のトレンチ３８を基板１０
内に、好ましくは、０．２μｍの深さに、延ばすために
使用される。適当なイオン注入が、基板の構造全体を横
断して実行される。イオン注入が、第２のトレンチ３８
の下側の基板１０内に第２領域４０（埋め込まれたビッ
ト線領域）を形成する。第２のトレンチ３８の外側で
は、イオンは誘電体酸化物層３６により阻止されて、効
果を生じない。結果として得られた構造が図６Ｇに示さ
れている。
【００４４】窒化物食刻が窒化物スペーサー７６を除去
するために使用され、酸化物層２６の端を露出させる。
そして、制御された酸化物食刻が酸化物層２６の露出さ
れた端を除去するために使用され、図６Ｈに示すよう
に、浮遊ゲート１４の鋭い端７２を露出する。そして、
例えば、ＨＴＯ酸化物堆積プロセスを使用して、第２の
トレンチ３８の内側および浮遊ゲートの鋭い端７２を含
む構造全体上に、酸化物４２の薄い層が、形成される。
厚いポリ層４４（〜０．１８μｍ）が、第２のトレンチ
３８を充填することを含めて、酸化物層４２上に堆積さ
れる。ポリ層４４は、イオン注入又はイン・サイト・プ
ロセスによりドープできる。金属化シリコン（ポリサイ
ド）のオプショナル層（図示しない）が、構造上にタン
グステン、コバルト、チタニウム、ニッケル、白金、又
は、モリブデンなどの金属を堆積し、そして、ポリサイ
ドの導電層を形成するために構造をアニールして熱い金
属が流れてポリ層４４の頂上部分に浸透することを可能
にすることによりポリ層４４の上に形成される。図６Ｉ
に結果として得られた構造が示されている。
するために使用され、酸化物層２６の端を露出させる。
そして、制御された酸化物食刻が酸化物層２６の露出さ
れた端を除去するために使用され、図６Ｈに示すよう
に、浮遊ゲート１４の鋭い端７２を露出する。そして、
例えば、ＨＴＯ酸化物堆積プロセスを使用して、第２の
トレンチ３８の内側および浮遊ゲートの鋭い端７２を含
む構造全体上に、酸化物４２の薄い層が、形成される。
厚いポリ層４４（〜０．１８μｍ）が、第２のトレンチ
３８を充填することを含めて、酸化物層４２上に堆積さ
れる。ポリ層４４は、イオン注入又はイン・サイト・プ
ロセスによりドープできる。金属化シリコン（ポリサイ
ド）のオプショナル層（図示しない）が、構造上にタン
グステン、コバルト、チタニウム、ニッケル、白金、又
は、モリブデンなどの金属を堆積し、そして、ポリサイ
ドの導電層を形成するために構造をアニールして熱い金
属が流れてポリ層４４の頂上部分に浸透することを可能
にすることによりポリ層４４の上に形成される。図６Ｉ
に結果として得られた構造が示されている。
【００４５】ホト・レジスタント材料が構造に塗布され
て、ホト・レジスタント材料を平行ストライプ領域４６
（図１Ｌ参照）から選択的に除去するためにマスキング
・ステップが実行される。このマスキング・ステップ
が、交互の平行な能動（ワード線）領域４８（この中に
能動メモリセルが形成される）及び非能動領域４６（こ
の中に能動メモリセルが形成されない）を画定する。そ
して、能動領域４８（これらはホト・レジスタント材料
により保護されている）に影響を与えない、一連の食刻
プロセスが実行される。最初に、（乾式）ポリ食刻が、
酸化物層４２を食刻ストップとして使用して、非能動領
域４６内の第２トレンチ３８の外側に露出されたポリ層
４４を除去するために実行される。そして、酸化物食刻
が、ポリ層１４を食刻ストップとして使用して、酸化物
層４２、３６及び２６の露出された領域を除去するため
に実行される。ポリ層１４及び第２のトレンチ３８の内
側の残存するポリ層４４を除去する、ポリ食刻が続く。
そして、能動領域４８内のホト・レジスタント材料が除
去される。能動領域４８は、図６Ｉに示される構造から
変化しないが、非能動領域４６内の結果として得られた
構造は、図１Ｍに示されるものと同じである。
て、ホト・レジスタント材料を平行ストライプ領域４６
（図１Ｌ参照）から選択的に除去するためにマスキング
・ステップが実行される。このマスキング・ステップ
が、交互の平行な能動（ワード線）領域４８（この中に
能動メモリセルが形成される）及び非能動領域４６（こ
の中に能動メモリセルが形成されない）を画定する。そ
して、能動領域４８（これらはホト・レジスタント材料
により保護されている）に影響を与えない、一連の食刻
プロセスが実行される。最初に、（乾式）ポリ食刻が、
酸化物層４２を食刻ストップとして使用して、非能動領
域４６内の第２トレンチ３８の外側に露出されたポリ層
４４を除去するために実行される。そして、酸化物食刻
が、ポリ層１４を食刻ストップとして使用して、酸化物
層４２、３６及び２６の露出された領域を除去するため
に実行される。ポリ層１４及び第２のトレンチ３８の内
側の残存するポリ層４４を除去する、ポリ食刻が続く。
そして、能動領域４８内のホト・レジスタント材料が除
去される。能動領域４８は、図６Ｉに示される構造から
変化しないが、非能動領域４６内の結果として得られた
構造は、図１Ｍに示されるものと同じである。
【００４６】薄い酸化物層５０が構造上に形成され（例
えば、熱的成長、ＨＴＯ、又はＣＶＤ堆積）、その後
に、構造上に酸化物５２の厚い層の堆積が続き、非能動
領域４６内の第２のトレンチ３８を充填する。そして、
平坦化酸化物食刻（例えば、ＣＭＰ）が酸化物層５２を
平らにするために使用される。酸化物食刻が続いて、能
動領域４８内のポリ層４４を完全に露出する。能動領域
４８内の結果として得られる構造が図６Ｊに示され（図
６Ｉから変化がない）、そして、図６Ｋに非能動領域４
６内の構造が示されている。
えば、熱的成長、ＨＴＯ、又はＣＶＤ堆積）、その後
に、構造上に酸化物５２の厚い層の堆積が続き、非能動
領域４６内の第２のトレンチ３８を充填する。そして、
平坦化酸化物食刻（例えば、ＣＭＰ）が酸化物層５２を
平らにするために使用される。酸化物食刻が続いて、能
動領域４８内のポリ層４４を完全に露出する。能動領域
４８内の結果として得られる構造が図６Ｊに示され（図
６Ｉから変化がない）、そして、図６Ｋに非能動領域４
６内の構造が示されている。
【００４７】この第１の代替的な実施の形態は、浮遊ゲ
ート１４及び制御ゲート４４の水平部分との間にこれら
の結合キャパシタンスを抑制する追加の厚い酸化物層３
６を提供するという利点を有する。この減少された結合
キャパシタンスは、消去操作及びプログラム操作の両方
を増強する。この実施の形態はまた、制御ゲート上に選
択的なオーバーハング部分７８を形成し、浮遊ゲート１
４の鋭い端７２がよりオーバーハングすると、消去操作
中により良いトンネリングができる。
ート１４及び制御ゲート４４の水平部分との間にこれら
の結合キャパシタンスを抑制する追加の厚い酸化物層３
６を提供するという利点を有する。この減少された結合
キャパシタンスは、消去操作及びプログラム操作の両方
を増強する。この実施の形態はまた、制御ゲート上に選
択的なオーバーハング部分７８を形成し、浮遊ゲート１
４の鋭い端７２がよりオーバーハングすると、消去操作
中により良いトンネリングができる。
【００４８】第２の代替的な実施の形態
図７Ａ乃至図７Ｄは、図４に示されたものと類似したメ
モリセル構造を形成するための第２の代替的な方法を示
す。この代替的なプロセスは、第２窒化物スペーサー８
０が、厚い窒化物の層（〜４００−６００Ａ）の堆積、
その後の乾式窒化物食刻により、第２トレンチ３８の内
側に形成されることを除いて、図６Ｆに示されるものと
同じ構造から開始する。結果として得られた構造が図７
Ａに示されている。
モリセル構造を形成するための第２の代替的な方法を示
す。この代替的なプロセスは、第２窒化物スペーサー８
０が、厚い窒化物の層（〜４００−６００Ａ）の堆積、
その後の乾式窒化物食刻により、第２トレンチ３８の内
側に形成されることを除いて、図６Ｆに示されるものと
同じ構造から開始する。結果として得られた構造が図７
Ａに示されている。
【００４９】第２のトレンチ３８の底の酸化物層１２の
露出された部分が、酸化物食刻プロセスにより除去され
て、スペーサー８０間の基板１０の部分を露出する。シ
リコン食刻プロセスが、好ましくは、０．２μｍの深さ
まで第２のトレンチ３８を基板１０内に伸ばすために使
用される。適当なイオン注入が構造の全体表面を横断し
て実行される。イオン注入は、第２のトレンチ３８の下
の基板１０内に第２の領域４０（埋め込まれたビット線
領域）を形成する。第２のトレンチ３８の外側は、イオ
ンが誘電体酸化物層３６により阻止されて、効果を有し
ない。図７Ｂに結果として得られた構造が示される。
露出された部分が、酸化物食刻プロセスにより除去され
て、スペーサー８０間の基板１０の部分を露出する。シ
リコン食刻プロセスが、好ましくは、０．２μｍの深さ
まで第２のトレンチ３８を基板１０内に伸ばすために使
用される。適当なイオン注入が構造の全体表面を横断し
て実行される。イオン注入は、第２のトレンチ３８の下
の基板１０内に第２の領域４０（埋め込まれたビット線
領域）を形成する。第２のトレンチ３８の外側は、イオ
ンが誘電体酸化物層３６により阻止されて、効果を有し
ない。図７Ｂに結果として得られた構造が示される。
【００５０】窒化物食刻が、窒化物スペーサー７６及び
８０を除去するのに使用されて、酸化物層２６の端を露
出する。そして、制御された酸化物食刻が、酸化物層２
６の露出された端を除去するのに使用され、図７Ｃに示
すように、浮遊ゲート１４の鋭い端７２を露出する。こ
の酸化物食刻はまた、窒化物スペーサー８０の下にあっ
た酸化物層１２の露出された部分を除去する。
８０を除去するのに使用されて、酸化物層２６の端を露
出する。そして、制御された酸化物食刻が、酸化物層２
６の露出された端を除去するのに使用され、図７Ｃに示
すように、浮遊ゲート１４の鋭い端７２を露出する。こ
の酸化物食刻はまた、窒化物スペーサー８０の下にあっ
た酸化物層１２の露出された部分を除去する。
【００５１】そして、酸化物４２の薄い層が、例えば、
ＨＴＯ酸化物堆積プロセスを使用して、第２のトレンチ
３８の内側及び浮遊ゲートの鋭い端７２上を含めて、構
造全体上に形成される。そして、厚いポリ層４４（〜
０．１８μｍ）が、第２トレンチ３８を充填することを
含めて、酸化物層４２上に堆積される。ポリ層４４は、
イオン注入又はイン・サイト方法によりドープできる。
ＨＴＯ酸化物堆積プロセスを使用して、第２のトレンチ
３８の内側及び浮遊ゲートの鋭い端７２上を含めて、構
造全体上に形成される。そして、厚いポリ層４４（〜
０．１８μｍ）が、第２トレンチ３８を充填することを
含めて、酸化物層４２上に堆積される。ポリ層４４は、
イオン注入又はイン・サイト方法によりドープできる。
【００５２】金属化シリコン（ポリサイド）のオプショ
ナル層（図示しない）が、構造上にタングステン、コバ
ルト、チタニウム、ニッケル、白金、又は、モリブデン
などの金属を堆積し、そして、ポリサイドの導電層を形
成するために構造をアニールして熱い金属が流れてポリ
層４４の頂上部分に浸透を可能にすることによりポリ層
４４の上に形成される。図７Ｄに結果として得られた構
造が示されている。そして、図６Ｊ及び図６Ｋに関して
説明された残りのステップを使用して、構造の処理が完
了する。
ナル層（図示しない）が、構造上にタングステン、コバ
ルト、チタニウム、ニッケル、白金、又は、モリブデン
などの金属を堆積し、そして、ポリサイドの導電層を形
成するために構造をアニールして熱い金属が流れてポリ
層４４の頂上部分に浸透を可能にすることによりポリ層
４４の上に形成される。図７Ｄに結果として得られた構
造が示されている。そして、図６Ｊ及び図６Ｋに関して
説明された残りのステップを使用して、構造の処理が完
了する。
【００５３】この第２の代替的な実施の形態は、基板内
の第２のトレンチ３８の端と浮遊ゲート１４の端との間
のオフセットΔを提供する利点をさらに有する。このオ
フセットΔは、制御ゲート４４の一部がチャンネル領域
６６の水平部分７０の第１部分と重なり、浮遊ゲートが
チャンネル領域の第２部分の残りの（第２）部分と重な
ることを発生する。このように、この実施の形態による
と、垂直部分６８は、浮遊ゲートに「向かない」。むし
ろ、この実施の形態は埋め込まれたビット線領域４０を
従来の熱い電子プログラミングと橋渡して、ここでチャ
ンネル領域内の電子が熱い電子注入のため浮遊ゲートに
対して平行に流れる。さらに、この実施の形態は、低電
圧読出し操作中、又は、メモリセルがプログラム操作中
に選択されない時、電子が浮遊ゲートに「向けられな
い」ず、このために浮遊ゲートに偶然に注入される可能
性がより少ないため、セル操作中のプログラム撹乱に対
してより大きな免疫を有する。
の第２のトレンチ３８の端と浮遊ゲート１４の端との間
のオフセットΔを提供する利点をさらに有する。このオ
フセットΔは、制御ゲート４４の一部がチャンネル領域
６６の水平部分７０の第１部分と重なり、浮遊ゲートが
チャンネル領域の第２部分の残りの（第２）部分と重な
ることを発生する。このように、この実施の形態による
と、垂直部分６８は、浮遊ゲートに「向かない」。むし
ろ、この実施の形態は埋め込まれたビット線領域４０を
従来の熱い電子プログラミングと橋渡して、ここでチャ
ンネル領域内の電子が熱い電子注入のため浮遊ゲートに
対して平行に流れる。さらに、この実施の形態は、低電
圧読出し操作中、又は、メモリセルがプログラム操作中
に選択されない時、電子が浮遊ゲートに「向けられな
い」ず、このために浮遊ゲートに偶然に注入される可能
性がより少ないため、セル操作中のプログラム撹乱に対
してより大きな免疫を有する。
【００５４】第３の代替的な実施の形態
図８Ａ乃至図８Ｎは、本発明のメモリセル構造を形成す
るための第３の代替的な方法を示す図。この方法は、基
板１０上に絶縁材料８４（窒化物）の層を形成すること
により開始される。ホト・レジスタント材料を塗布し、
そして選択された平行なストライプ領域からホト・レジ
スタント材料を除去するマスキング・ステップを実行す
ることにより、複数の平行なトレンチ８６が、窒化物層
８４内に形成される。異方性窒化物食刻が、ストライプ
領域内の窒化物層８４の露出された部分を除去して、図
８Ａに示すように、基板１０の下に伸びたトレンチ８６
を残すために使用される。そして、適当なイオン注入
が、トレンチ８６とセルフ・アライメントした平行な線
で形成された第１領域（ソース領域）３４を基板内に形
成するために、構造の表面を横断して行なわれる。図８
Ａに結果として得られた構造が示されていて、窒化物８
４のブロックの間にトレンチ８６が画定されている。
るための第３の代替的な方法を示す図。この方法は、基
板１０上に絶縁材料８４（窒化物）の層を形成すること
により開始される。ホト・レジスタント材料を塗布し、
そして選択された平行なストライプ領域からホト・レジ
スタント材料を除去するマスキング・ステップを実行す
ることにより、複数の平行なトレンチ８６が、窒化物層
８４内に形成される。異方性窒化物食刻が、ストライプ
領域内の窒化物層８４の露出された部分を除去して、図
８Ａに示すように、基板１０の下に伸びたトレンチ８６
を残すために使用される。そして、適当なイオン注入
が、トレンチ８６とセルフ・アライメントした平行な線
で形成された第１領域（ソース領域）３４を基板内に形
成するために、構造の表面を横断して行なわれる。図８
Ａに結果として得られた構造が示されていて、窒化物８
４のブロックの間にトレンチ８６が画定されている。
【００５５】そして、図８Ｂに示されるように、ポリシ
リコン８８の層が構造上に堆積されて、トレンチ８６を
充填する。平坦化ポリ食刻プロセス（例えば、ＣＭＰ）
が使用されて、食刻ストップとして使用される窒化物ブ
ロック８４の頂上も一緒にポリ層８８を食刻する。図８
Ｃに結果として得られた構造が示されている。ここで、
ポリシリコンのブロック８８は窒化物のブロック８４に
より分離されている。
リコン８８の層が構造上に堆積されて、トレンチ８６を
充填する。平坦化ポリ食刻プロセス（例えば、ＣＭＰ）
が使用されて、食刻ストップとして使用される窒化物ブ
ロック８４の頂上も一緒にポリ層８８を食刻する。図８
Ｃに結果として得られた構造が示されている。ここで、
ポリシリコンのブロック８８は窒化物のブロック８４に
より分離されている。
【００５６】そして、構造は酸化プロセスを受けて、図
８Ｄに示すように、ポリ・ブロック８８の露出された頂
上表面上に酸化物９０の層を形成する。そして、窒化物
食刻プロセスが、窒化物ブロック８４を除去するために
使用され、ポリ・ブロック間に定義されて基板１０へ下
に伸びる第２のトレンチ９２を残す。線状の酸化プロセ
スが続き（例えば、ＨＴＯ酸化物堆積）、第２のトレン
チ９２の内側を含めて、構造上に酸化物９４の薄い層を
形成する。図８Ｅには結果として得られた構造が示され
る。
８Ｄに示すように、ポリ・ブロック８８の露出された頂
上表面上に酸化物９０の層を形成する。そして、窒化物
食刻プロセスが、窒化物ブロック８４を除去するために
使用され、ポリ・ブロック間に定義されて基板１０へ下
に伸びる第２のトレンチ９２を残す。線状の酸化プロセ
スが続き（例えば、ＨＴＯ酸化物堆積）、第２のトレン
チ９２の内側を含めて、構造上に酸化物９４の薄い層を
形成する。図８Ｅには結果として得られた構造が示され
る。
【００５７】材料（例えば、窒化物）９６の厚い層が、
構造上に堆積されて（図８Ｆ参照）、その後に、第２の
トレンチ９２の側壁に対して堆積された窒化物スペーサ
ー９８を除いて窒化物９６を除去する異方性窒化物食刻
プロセスが続く（図８Ｇ参照）。そして、酸化物食刻が
第２のトレンチ９２の底の酸化物層９４の露出された部
分を除去して、基板１０の部分を露出するために実行さ
れる。図８Ｈに結果として得られる構造が示されてい
る。代わりに、酸化物が絶縁材料９６として使用でき、
この場合、スペーサー形成後の酸化物食刻プロセスは必
要でない。
構造上に堆積されて（図８Ｆ参照）、その後に、第２の
トレンチ９２の側壁に対して堆積された窒化物スペーサ
ー９８を除いて窒化物９６を除去する異方性窒化物食刻
プロセスが続く（図８Ｇ参照）。そして、酸化物食刻が
第２のトレンチ９２の底の酸化物層９４の露出された部
分を除去して、基板１０の部分を露出するために実行さ
れる。図８Ｈに結果として得られる構造が示されてい
る。代わりに、酸化物が絶縁材料９６として使用でき、
この場合、スペーサー形成後の酸化物食刻プロセスは必
要でない。
【００５８】シリコン食刻プロセスが、窒化物スペーサ
ー９８の間及び第２のトレンチ９２の底に露出されたま
まの基板１０の部分を除去するために使用される。この
食刻プロセスは、第２のトレンチ９２を基板１０内に下
に延ばし（好ましくは、１つの特徴サイズの深さまで下
に、すなわち、０．１５ｕｍ技術においては、トレンチ
９２は約０．１５ｕｍ深さである）、ここで、基板１０
中の第２のトレンチ９２の下側部分９２ａは基板１０上
の第２のトレンチ９２の上側部分９２ｂ内の窒化物スペ
ーサー９８の分離に対応した幅を有する。適当なイオン
注入がもう一度、基板の全体構造を横断して行われる。
イオン注入は第２のトレンチ９２の下の基板１０内に第
２の領域４０（埋め込まれたビット線領域）を形成す
る。図８Ｉに、結果として得られた構造が示される。
ー９８の間及び第２のトレンチ９２の底に露出されたま
まの基板１０の部分を除去するために使用される。この
食刻プロセスは、第２のトレンチ９２を基板１０内に下
に延ばし（好ましくは、１つの特徴サイズの深さまで下
に、すなわち、０．１５ｕｍ技術においては、トレンチ
９２は約０．１５ｕｍ深さである）、ここで、基板１０
中の第２のトレンチ９２の下側部分９２ａは基板１０上
の第２のトレンチ９２の上側部分９２ｂ内の窒化物スペ
ーサー９８の分離に対応した幅を有する。適当なイオン
注入がもう一度、基板の全体構造を横断して行われる。
イオン注入は第２のトレンチ９２の下の基板１０内に第
２の領域４０（埋め込まれたビット線領域）を形成す
る。図８Ｉに、結果として得られた構造が示される。
【００５９】窒化物スペーサー９８を除去するために窒
化物食刻が使用される。オプシュナルな酸化物食刻と酸
化プロセスが、酸化物層９４を除去して、基板１０及び
ポリ・ブロック８８の露出された部分上にそれを異なる
が所望の厚さで再成形するために使用できる。図８Ｊに
示すように、厚いポリ層１００が構造上に堆積されて第
２のトレンチ９２を充填する。ポリ層１００は、イオン
注入又はイン・サイト・プロセスによりドープできる。
図８Ｋに示すように、第２のトレンチの上側部分９２ｂ
内のポリ・スペーサー１０２を除いて、ポリ層１００を
除去するポリ食刻が続く。第２のトレンチ９２の底には
いくらかの残余のポリシリコン１０４が残るかもしれな
いが、メモリセルの形成又は動作については建設的な目
的を果たさない。
化物食刻が使用される。オプシュナルな酸化物食刻と酸
化プロセスが、酸化物層９４を除去して、基板１０及び
ポリ・ブロック８８の露出された部分上にそれを異なる
が所望の厚さで再成形するために使用できる。図８Ｊに
示すように、厚いポリ層１００が構造上に堆積されて第
２のトレンチ９２を充填する。ポリ層１００は、イオン
注入又はイン・サイト・プロセスによりドープできる。
図８Ｋに示すように、第２のトレンチの上側部分９２ｂ
内のポリ・スペーサー１０２を除いて、ポリ層１００を
除去するポリ食刻が続く。第２のトレンチ９２の底には
いくらかの残余のポリシリコン１０４が残るかもしれな
いが、メモリセルの形成又は動作については建設的な目
的を果たさない。
【００６０】酸化プロセスが、ポリ・スペーサー１０２
の露出された表面上に酸化物層１０６を形成するために
使用される。後述するように、酸化物層１０６は、それ
を通じてファウラー・ノルドハイム・トンネリングを許
容する厚さを有する。この酸化プロセスは、酸化物内の
どんな残余のポリシリコン１０４もまたカプセル化す
る。ポリ・スペーサー１０２（メモリセルの浮遊ゲート
を形成する）との結合比に依存して、オプショナルな酸
化物食刻ステップがトレンチ９２内及びポリ・ブロック
８８上の酸化物層９４及び９０を除去するために酸化物
層１０６の形成に先立つて行なうことができ、酸化物層
１０６を形成するために使用された酸化プロセスはまた
トレンチ９２内及びポリ・ブロック８８上に酸化物層を
形成する。そして、厚いポリ層１０８が、構造上に堆積
されて、第２のトレンチ９２を充填して、ポリ・スペー
サー１０２及びポリ・ブロック８８上に延びる（そし
て、それらから絶縁される）。図８Ｌに、結果として得
られた構造が示されている。
の露出された表面上に酸化物層１０６を形成するために
使用される。後述するように、酸化物層１０６は、それ
を通じてファウラー・ノルドハイム・トンネリングを許
容する厚さを有する。この酸化プロセスは、酸化物内の
どんな残余のポリシリコン１０４もまたカプセル化す
る。ポリ・スペーサー１０２（メモリセルの浮遊ゲート
を形成する）との結合比に依存して、オプショナルな酸
化物食刻ステップがトレンチ９２内及びポリ・ブロック
８８上の酸化物層９４及び９０を除去するために酸化物
層１０６の形成に先立つて行なうことができ、酸化物層
１０６を形成するために使用された酸化プロセスはまた
トレンチ９２内及びポリ・ブロック８８上に酸化物層を
形成する。そして、厚いポリ層１０８が、構造上に堆積
されて、第２のトレンチ９２を充填して、ポリ・スペー
サー１０２及びポリ・ブロック８８上に延びる（そし
て、それらから絶縁される）。図８Ｌに、結果として得
られた構造が示されている。
【００６１】これまで、図８Ｌに示される第１方向へ延
びた第２のトレンチ９２を持つ構造が１つのマスキング
・ステップで形成された。第２のトレンチ９２の第１方
向と直交して横断して延びた平行な能動及び非能動スト
ライプ領域が、図１Ｋに関して上述された同じ方法で形
成される（すなわち、交互に平行な能動（ワード線）領
域４８及び非能動領域４６を画定するマスキング・ステ
ップ、非能動領域４６からポリ層１０８、酸化物層９０
／９４、及びポリ・スペーサー１０２を除去するための
ポリ及び酸化物食刻）。能動領域４８内のホト・レジス
タント材料が除去された後、厚い酸化物堆積ステップが
能動及び非能動領域の両方を厚い酸化物層１１０で覆
う。酸化物ＣＭＰ平坦化プロセスが酸化物層１１０の頂
上表面を平坦化するために使用される。最終的な能動領
域構造が図８Ｍに示されていて、そして、最終的な非能
動領域構造が図８Ｎに示されている。
びた第２のトレンチ９２を持つ構造が１つのマスキング
・ステップで形成された。第２のトレンチ９２の第１方
向と直交して横断して延びた平行な能動及び非能動スト
ライプ領域が、図１Ｋに関して上述された同じ方法で形
成される（すなわち、交互に平行な能動（ワード線）領
域４８及び非能動領域４６を画定するマスキング・ステ
ップ、非能動領域４６からポリ層１０８、酸化物層９０
／９４、及びポリ・スペーサー１０２を除去するための
ポリ及び酸化物食刻）。能動領域４８内のホト・レジス
タント材料が除去された後、厚い酸化物堆積ステップが
能動及び非能動領域の両方を厚い酸化物層１１０で覆
う。酸化物ＣＭＰ平坦化プロセスが酸化物層１１０の頂
上表面を平坦化するために使用される。最終的な能動領
域構造が図８Ｍに示されていて、そして、最終的な非能
動領域構造が図８Ｎに示されている。
【００６２】図９は、この第３の代替的な実施の形態に
より能動領域４８内に形成されたメモリセルの最終構造
を示す。第１及び第２領域３４／４０が各セルについて
ソース及びドレインを形成する（当業者には明らかなよ
うにソース及びドレインは動作中にスイッチできる
が）。ポリ・スペーサー１０２が浮遊ゲートを構成し、
そして、第２のトレンチ９２内及び浮遊ゲート１０２上
に配置されたポリ層の部分が各メモリセルについての制
御ゲートを構成する。各メモリセルについてのチャンネ
ル領域６６は、ソース及びドレイン３４／４０間の基板
の表面部分である。各メモリセルについてのチャンネル
領域６６は、第２のトレンチ９２の垂直な壁に沿って延
びた垂直部分６８及び第２のトレンチ９２とソース領域
３４の間を延びた水平部分７０を持った、互いに直角に
結合された２つの部分を有する。浮遊ゲート１０２は、
チャンネル領域６６の水平部分７０の直接上にこれから
絶縁されて配置される。図９に示されるように、本発明
のプロセスは、共通のビット線領域４０を共有する第２
のトレンチ９２の各側に形成されたメモリセルを持つ、
互いにミラーの一対のメモリセルを形成する。同様に、
各ソース線領域３４はメモリセルの異なるミラー組から
の隣接したメモリセル間で共有される。メモリセルの全
行は、その行内のすべてのメモリセルについて制御ゲー
トとして動作する単一のポリ層１０８を共有する。
より能動領域４８内に形成されたメモリセルの最終構造
を示す。第１及び第２領域３４／４０が各セルについて
ソース及びドレインを形成する（当業者には明らかなよ
うにソース及びドレインは動作中にスイッチできる
が）。ポリ・スペーサー１０２が浮遊ゲートを構成し、
そして、第２のトレンチ９２内及び浮遊ゲート１０２上
に配置されたポリ層の部分が各メモリセルについての制
御ゲートを構成する。各メモリセルについてのチャンネ
ル領域６６は、ソース及びドレイン３４／４０間の基板
の表面部分である。各メモリセルについてのチャンネル
領域６６は、第２のトレンチ９２の垂直な壁に沿って延
びた垂直部分６８及び第２のトレンチ９２とソース領域
３４の間を延びた水平部分７０を持った、互いに直角に
結合された２つの部分を有する。浮遊ゲート１０２は、
チャンネル領域６６の水平部分７０の直接上にこれから
絶縁されて配置される。図９に示されるように、本発明
のプロセスは、共通のビット線領域４０を共有する第２
のトレンチ９２の各側に形成されたメモリセルを持つ、
互いにミラーの一対のメモリセルを形成する。同様に、
各ソース線領域３４はメモリセルの異なるミラー組から
の隣接したメモリセル間で共有される。メモリセルの全
行は、その行内のすべてのメモリセルについて制御ゲー
トとして動作する単一のポリ層１０８を共有する。
【００６３】図９に示されるメモリセルの構造は、導電
性ポリ・ブロック８８がソース線３４に沿って（そし
て、電気的に接続して）走り、基板表面の上に配置され
ていることを意味する「上昇されたソース線」８８を含
む。上昇されたソース線８８は、浮遊ゲート１０２の側
壁の近くにそれからは酸化物層９４により絶縁されて横
方向に配置された側壁を有する。この構成は、上昇され
たソース線８８と浮遊ゲート１０２の間に容量性結合を
与える（浮遊ゲートをソース領域３４と重ねる必要無
く、従って、メモリセルの大きさを減少した）。各浮遊
ゲート１０２は、制御ゲート・ポリ１０８の方向に向い
てこれらの間の電界を増強するための鋭い端を有する。
この第３の代替的な実施の形態では、ポリ・ブロック８
８はソース領域とセルフ・アライメントされ、そして、
浮遊ゲート１０２はポリ・ブロック８８及び制御ゲート
・ポリ１０８の間にセルフ・アライメントされる（そし
て、このように、チャンネル領域６６の第１及び第２部
分６８／７０にセルフ・アライメントされる。）。
性ポリ・ブロック８８がソース線３４に沿って（そし
て、電気的に接続して）走り、基板表面の上に配置され
ていることを意味する「上昇されたソース線」８８を含
む。上昇されたソース線８８は、浮遊ゲート１０２の側
壁の近くにそれからは酸化物層９４により絶縁されて横
方向に配置された側壁を有する。この構成は、上昇され
たソース線８８と浮遊ゲート１０２の間に容量性結合を
与える（浮遊ゲートをソース領域３４と重ねる必要無
く、従って、メモリセルの大きさを減少した）。各浮遊
ゲート１０２は、制御ゲート・ポリ１０８の方向に向い
てこれらの間の電界を増強するための鋭い端を有する。
この第３の代替的な実施の形態では、ポリ・ブロック８
８はソース領域とセルフ・アライメントされ、そして、
浮遊ゲート１０２はポリ・ブロック８８及び制御ゲート
・ポリ１０８の間にセルフ・アライメントされる（そし
て、このように、チャンネル領域６６の第１及び第２部
分６８／７０にセルフ・アライメントされる。）。
【００６４】上昇されたソース線８８及び隣接した浮遊
ゲート１０２の間の容量性結合は、ソース領域３４及び
上昇されたソース線８８の間に絶縁材料の層を形成する
ことにより増強できることに注意する。例えば、酸化ス
テップが、ポリ層８８が堆積される前に（図８Ｂにおい
て）、基板表面上に酸化物層１１４を形成するために実
行でき、これは図１０に示す最終構造を生ずる。酸化物
層１１４によりポリ層８８をソース領域３４から絶縁す
ることにより、ソース領域３４とは独立にポリ・ブロッ
ク８８へ電圧を印加できる。このように、ポリ・ブロッ
ク８８は、プログラミング操作中に隣接する浮遊ゲート
１０２へ高電圧をより良く容量的に結合するためにソー
ス領域３４よりも高い電圧に上昇でき、そして、より効
率的な消去操作を可能にするために負電圧をポリ・ブロ
ック８８に印加できる。
ゲート１０２の間の容量性結合は、ソース領域３４及び
上昇されたソース線８８の間に絶縁材料の層を形成する
ことにより増強できることに注意する。例えば、酸化ス
テップが、ポリ層８８が堆積される前に（図８Ｂにおい
て）、基板表面上に酸化物層１１４を形成するために実
行でき、これは図１０に示す最終構造を生ずる。酸化物
層１１４によりポリ層８８をソース領域３４から絶縁す
ることにより、ソース領域３４とは独立にポリ・ブロッ
ク８８へ電圧を印加できる。このように、ポリ・ブロッ
ク８８は、プログラミング操作中に隣接する浮遊ゲート
１０２へ高電圧をより良く容量的に結合するためにソー
ス領域３４よりも高い電圧に上昇でき、そして、より効
率的な消去操作を可能にするために負電圧をポリ・ブロ
ック８８に印加できる。
【００６５】本発明は上述された実施の形態に限定され
るものではなく、特許請求の範囲の記載に含まれる全て
の変形を含むものであることに注意すべきである。例え
ば、第２のトレンチは、図に示されるように単に伸びた
長方形形状でなく、基板内に伸びたどんな形状も含むこ
とができる。さらに、上述の説明ではメモリセルを形成
するのに使用される導電材料として適当にドープされた
ポリシリコンを使用したが、当業者には明らかなように
どんな適当な導電材料も使用できる。さらに、二酸化シ
リコン又は窒化シリコンの代わりにどんな適当な絶縁材
が使用できる。さらに、窒化シリコンに代えて、二酸化
シリコン（又は他の絶縁体）及びポリシリコン（又は他
の導体）とは食刻性質が異なるどんな適当な材料も使用
できる。さらに、特許請求の範囲の記載から明らかなよ
うに、全てのステップが説明された又は請求項に記載さ
れた正確な順番で実行される必要は無く、本発明のメモ
リセルを形成する適当などんな順序も可能である。さら
に、上述の説明された発明は、均一にドープされたこと
が示された基板内に形成されると示されたが、基板の他
の部分と較べて異なる導電性タイプを有するようにドー
プされた領域である、基板のウエル領域内にも、メモリ
セル要素が形成できることは周知であり、本発明も可能
である。最後に、絶縁性又は導電材料の単一層は、この
ような材料の複数の層として形成でき、さらにその逆も
可能である。
るものではなく、特許請求の範囲の記載に含まれる全て
の変形を含むものであることに注意すべきである。例え
ば、第２のトレンチは、図に示されるように単に伸びた
長方形形状でなく、基板内に伸びたどんな形状も含むこ
とができる。さらに、上述の説明ではメモリセルを形成
するのに使用される導電材料として適当にドープされた
ポリシリコンを使用したが、当業者には明らかなように
どんな適当な導電材料も使用できる。さらに、二酸化シ
リコン又は窒化シリコンの代わりにどんな適当な絶縁材
が使用できる。さらに、窒化シリコンに代えて、二酸化
シリコン（又は他の絶縁体）及びポリシリコン（又は他
の導体）とは食刻性質が異なるどんな適当な材料も使用
できる。さらに、特許請求の範囲の記載から明らかなよ
うに、全てのステップが説明された又は請求項に記載さ
れた正確な順番で実行される必要は無く、本発明のメモ
リセルを形成する適当などんな順序も可能である。さら
に、上述の説明された発明は、均一にドープされたこと
が示された基板内に形成されると示されたが、基板の他
の部分と較べて異なる導電性タイプを有するようにドー
プされた領域である、基板のウエル領域内にも、メモリ
セル要素が形成できることは周知であり、本発明も可能
である。最後に、絶縁性又は導電材料の単一層は、この
ような材料の複数の層として形成でき、さらにその逆も
可能である。
【図１Ａ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
列の形成中の半導体構造の処理ステップの順序を示す半
導体構造の断面図。
【図１Ｌ】本発明の方法により形成された能動及び非能
動領域及びこれらとソース及びビット線の交差を示す平
面図。
動領域及びこれらとソース及びビット線の交差を示す平
面図。
【図１Ｍ】本発明の方法により形成された非能動領域の
処理中の次ぎのステップを示す断面図。
処理中の次ぎのステップを示す断面図。
【図１Ｎ】本発明の方法により形成された能動領域の処
理中の次ぎのステップを示す断面図。
理中の次ぎのステップを示す断面図。
【図１Ｏ】本発明の方法により形成された非能動領域の
処理中の次ぎのステップを示す断面図。
処理中の次ぎのステップを示す断面図。
【図２Ａ】本発明の方法により形成された能動と非能動
領域及びこれらとソース及びビット線の交差、及びビッ
ト・ストラップ注入領域を示す平面図。
領域及びこれらとソース及びビット線の交差、及びビッ
ト・ストラップ注入領域を示す平面図。
【図２Ｂ】本発明のビット・ストラップ注入領域を含
む、１つの第２トレンチの断面図。
む、１つの第２トレンチの断面図。
【図３】図式的に垂直ゲートとして示されたトレンチ側
壁に形成された制御ゲートトランジスタ部分を持つ本発
明のメモリセル配列の概略図。
壁に形成された制御ゲートトランジスタ部分を持つ本発
明のメモリセル配列の概略図。
【図４】本発明のメモリセル構造を示す能動領域の断面
図。
図。
【図５】本発明のメモリセル配列の動作を示す概略図。
【図６Ａ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図６Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図１Ｃの半導体構造の第１の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図７Ａ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図７Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図７Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図７Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
列の形成中の図６Ｆの半導体構造の第２の代替的処理ス
テップの順序を示す半導体構造の断面図。
【図８Ａ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｂ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｃ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｄ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｅ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｆ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｇ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｈ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｉ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｊ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｋ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｌ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｍ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図８Ｎ】本発明の浮遊メモリセルの不揮発性メモリ配
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
列の形成中の半導体基板の第３の代替的処理ステップの
順序を示す半導体構造の断面図。
【図９】本発明のメモリセル構造を示す第３の代替的な
実施の形態の能動領域の断面図。
実施の形態の能動領域の断面図。
【図１０】ソース領域３４からポリ・ブロック８８を絶
縁する酸化層を含む第３の代替的な実施の形態の能動領
域の断面図。
縁する酸化層を含む第３の代替的な実施の形態の能動領
域の断面図。
１０ 半導体基板
１４ 浮遊ゲート
３４ ソース領域
３６ 酸化物層
３８ 第２のトレンチ
４０ ドレイン領域
４２ 酸化物層
４４ 制御ゲート
４８ 能動領域
６４ メモリセル
６６ チャンネル領域
６８ 垂直部分
７０ 水平部分
７２ 鋭い端
７４ ノッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ソーラブ キアニアン
アメリカ合衆国 カリフォルニア州
95051 ロス アルトス グロンウォール
コート 1226
(72)発明者 チー シン ワン
アメリカ合衆国 カリフォルニア州
95120 サン ホセ ギリズ ドライヴ
6585
Ｆターム(参考） 5F083 EP03 EP13 EP25 EP27 EP75
ER02 ER09 ER14 ER17 ER23
ER29 GA09 GA15 GA16 GA27
JA35 JA38 JA53 KA08 KA11
KA13 LA12 LA16 LA20 LA21
PR10 PR40
5F101 BA03 BA04 BA12 BA15 BB04
BC13 BD10 BD13 BD32 BE02
BE05 BE07
Claims (40)
- 【請求項１】 電気的プログラム及び消去可能メモリ装
置の配列において、 第１導電性タイプの半導体材料の基板と、 実質的に互いに平行に第１方向に延びて前記基板上に形
成された離間された隔離領域であって、該隔離領域の隣
接する各対の間に能動領域を有する前記隔離領域と、 前記第１方向とは実質的に直交する第２方向に延びて前
記隔離領域及び能動領域を横断する実質的に互いに平行
な前記基板の表面内に形成された複数のトレンチと、 前記能動領域の各々は複数のメモリセルを含み、該メモ
リセルの各々は、 第２導電性タイプを有する前記基板内に形成された第１
及び第２の離間された領域であって、これらの間の基板
内にチャンネル領域が形成されて、前記第２の領域は前
記トレンチの１つの下に形成され、前記チャンネル領域
は前記１つのトレンチの側壁に実質的に沿って延びた第
１部分及び前記基板の表面に実質的に沿って延びた第２
部分を有する前記第１及び第２の離間された領域と、 前記チャンネル領域の少なくとも一部上にそれからは絶
縁されて配置された電気伝導性の浮遊ゲートと、を含
み、 前記能動領域の１つに沿って各々が延びた複数の電気伝
導性の制御ゲートであって、各々が前記トレンチ内に配
置された第１部分を有する前記制御ゲートと、 を有する電気的プログラム及び消去可能メモリ装置の配
列。 - 【請求項２】 前記メモリセルの各々がさらに、 前記第１の領域の上に配置された導電材料のブロックを
含み、前記浮遊ゲートが前記導電材料のブロックから絶
縁されて近くに横方向に配置されている請求項１に記載
の配列。 - 【請求項３】 前記浮遊ゲートが、スペーサーである請
求項２に記載の配列。 - 【請求項４】 前記浮遊ゲートの各々が、前記制御ゲー
トの１つの方向に延びた２つの端を含む請求項３に記載
の配列。 - 【請求項５】 前記メモリセルの各々について、前記第
１の領域が前記導電材料のブロックに電気的に接続され
ている請求項２に記載の配列。 - 【請求項６】 前記メモリセルの各々がさらに、 前記第１の領域と前記導電材料のブロックの間に配され
た絶縁材料の層を含み、該絶縁材料が前記導電材料のブ
ロックから前記第１の領域を電気的に絶縁する請求項２
に記載の配列。 - 【請求項７】 前記制御ゲートの各々が、前記浮遊ゲー
ト上に配されてそれから絶縁された第２部分を有する請
求項１に記載の配列。 - 【請求項８】 前記制御ゲートの前記第１及び第２部分
が合う所に前記制御ゲートがノッチを有し、前記浮遊ゲ
ートが前記ノッチ方向に延びる端を含む請求項７に記載
の配列。 - 【請求項９】 前記隔離領域の各々に沿って延びそして
前記隔離領域内のトレンチの部分を充填する隔離材料の
層をさらに含む請求項１に記載の配列。 - 【請求項１０】 前記隔離領域の各々の内の前記隔離材
料の層が、隣接する前記能動領域内の前記制御ゲートの
一対の間に配置されている請求項９に記載の配列。 - 【請求項１１】 前記メモリセルの各々について、前記
浮遊ゲートが前記制御ゲートの１つからそれを通じて電
荷のファウラー・ノルドハイム・トンネリング許容する
厚さを持つ絶縁層により絶縁されている請求項１に記載
の配列。 - 【請求項１２】 前記メモリセルの各々がさらに、前記
トレンチの側壁部分に沿って形成され且つ前記制御ゲー
トの１つ及び前記浮遊ゲートの間に延びた絶縁材料の層
を含む請求項１に記載の配列。 - 【請求項１３】 前記メモリセルの各々についての前記
絶縁材料の層が、 前記トレンチの側壁部分に沿い且つ前記制御ゲートの１
つ及び前記チャンネル領域の第１部分の間に形成された
第１部分と、 前記制御ゲートの１つの下で且つ前記制御ゲートの上に
形成された第２部分と、を有する請求項１２に記載の配
列。 - 【請求項１４】 前記チャンネル領域の第１部分の各々
が、前記基板の表面に対して概して垂直な方向に延びて
いる請求項１に記載の配列。 - 【請求項１５】 前記チャンネル領域の各々について、
前記チャンネル領域第１部分は、前記チャンネル領域第
２部分の方向とは概して垂直な方向に延びている請求項
１４に記載の配列。 - 【請求項１６】 前記第２の領域が、前記基板内に埋め
込まれた複数の導電線の１つの中に一体的に形成され、
そして前記導電線の各々が前記第２方向に延びて且つ前
記基板表面まで延びた上昇された部分を含む請求項１に
記載の配列。 - 【請求項１７】 前記メモリセルの各々について、前記
トレンチがその中に窪みを形成された側壁部分を有し、
前記１つの制御ゲートの第１部分が前記窪みに対応した
突出部分を有して前記浮遊ゲートの１部上に配置されて
絶縁されている請求項１に記載の配列。 - 【請求項１８】 前記メモリセルの各々について、 前記トレンチがその中に形成された窪みを持つ側壁部分
を有し、 前記１つの制御ゲートの第１部分が前記窪みに対応した
突出部分を有して前記チャンネル領域の第２部分の第１
部上に延びてそれからは絶縁され、 前記浮遊ゲートが前記チャンネル領域の第２部分の第２
部上に配置されてそれからは絶縁されている、請求項１
に記載の配列。 - 【請求項１９】 半導体メモリセルの配列を形成する方
法において、 実質的に互いに平行に第１方向に延びた複数の第１領域
を半導体基板上に形成し、該半導体基板は第１導電性タ
イプを有し、前記第１領域は第２導電性タイプを有し、 前記第１領域から離間されて前記第１領域と実質的に平
行に延びた複数のトレンチを、前記半導体基板の表面内
に形成し、 第２導電性タイプを有し実質的に互いに平行な複数の第
２領域を前記基板内に形成し、前記第２領域の各々が第
１方向に延び且つ前記トレンチの１つの下に形成され、
前記トレンチの１つの側壁に実質的に沿って延びた第１
部分及び前記第１領域の１つと前記トレンチの１つの間
に前記基板の表面に実質的に沿って延びた第２部分を各
々が有する複数のチャンネル領域を前記基板内に画定
し、 各々が前記チャンネル領域の１つの少なくとも一部上に
絶縁されて配置された電気伝導材料の複数の浮遊ゲート
を形成し、 各々が前記トレンチの１つの中に配置された第１部分を
有し電気伝導材料の複数の制御ゲートを形成する、 各ステップを含む方法。 - 【請求項２０】 実質的に互いに平行で且つ第１方向に
延びた導電材料の複数のブロックを形成するステップを
さらに有し、前記導電性ブロックの各々が前記第１領域
の１つの上に配置され、前記浮遊ゲートの各々が前記導
電材料のブロックの１つから絶縁されて近くに横方向に
配置されている請求項１９に記載の方法。 - 【請求項２１】 前記第１領域の各々が前記導電材料の
ブロックの１つに電気的に接続されている請求項２０に
記載の方法。 - 【請求項２２】 前記導電材料のブロックから前記第１
領域を電気的に絶縁する絶縁材料の層を、前記導電材料
のブロックの１つと前記第１領域の各々の間に形成する
ステップをさらに含む請求項２０に記載の方法。 - 【請求項２３】 前記制御ゲートの形成が、 前記浮遊ゲートの１つから絶縁されて上に配置された前
記制御ゲートの各々の第２部分を形成するステップを含
む方法。 - 【請求項２４】 実質的に互いに平行で且つ前記第１方
向と実質的に垂直な第２方向に延びて離間された隔離領
域を前記半導体基板上に形成するステップ、前記隔離領
域の隣接した各対の間に能動領域があり、 前記隔離領域内にある前記トレンチの部分に絶縁材料を
形成するステップ、をさらに含む請求項２３に記載の方
法。 - 【請求項２５】 前記能動領域の各々について、前記制
御ゲートの第２部分が互いに一体的に接続され且つ前記
第１方向と実質的に垂直な第２方向に延びている請求項
２３に記載の方法。 - 【請求項２６】 前記制御ゲートの各々がその制御ゲー
トの第１部分及びその制御ゲートの第２部分の間の接続
においてノッチを形成し、そして前記浮遊ゲートの各々
が前記ノッチの１つの方向に延びた少なくとも１つの端
を含む請求項２３に記載の方法。 - 【請求項２７】 前記浮遊ゲートがスペーサーであり、
前記浮遊ゲートの形成が、導電材料の層を堆積し、 前記導電材料のスペーサーを除いて導電材料の前記層を
食刻して取り去る、 各ステップを含む請求項２３に記載の方法。 - 【請求項２８】 前記浮遊ゲートの各々が、前記制御ゲ
ートの１つの方向に延びた少なくとも２つの端を含む請
求項２７に記載の方法。 - 【請求項２９】 前記浮遊ゲートの各々と前記制御ゲー
トの１つとの間に、それを通じて電荷のファウラー・ノ
ルドハイム・トンネリングを許容する厚さを有する絶縁
材料の層を形成するステップをさらに含む請求項１９に
記載の方法。 - 【請求項３０】 前記トレンチの側壁部分に沿い且つ前
記制御ゲートと前記浮遊ゲートとの間に延びた絶縁材料
を形成するステップをさらに含む請求項１９に記載の方
法。 - 【請求項３１】 前記絶縁材料の形成が、 前記トレンチの側壁部分に沿い且つ前記制御ゲートの第
１部分と前記チャンネル領域の第１部分との間に延びた
前記絶縁材料の第１部分を形成し、 前記制御ゲートの第２部分の下で且つ前記浮遊ゲート上
に前記絶縁材料の第２の部分を形成する、各ステップを
含む請求項３０に記載の方法。 - 【請求項３２】 前記チャンネル領域の第１部分の各々
が、前記浮遊ゲートの１つに直接に向いた方向に延びて
いる請求項１９に記載の方法。 - 【請求項３３】 前記浮遊ゲートの形成が、前記トレン
チの形成前に電気伝導材料の層を形成し、そして前記電
気伝導材料の層の部分により前記トレンチが形成される
請求項１９に記載の方法。 - 【請求項３４】 前記トレンチの各々の側壁部分に窪み
を形成して、その中に形成された前記制御ゲートの第１
部分が前記窪みと対応した突出部を含んで前記浮遊ゲー
トの１つの一部から絶縁されてその上に延びているステ
ップをさらに含む請求項１９に記載の方法。 - 【請求項３５】 前記トレンチの各々の側壁部分に窪み
を形成して、その中に形成された前記制御ゲートの第１
部分が前記窪みと対応した突出部を含んで前記チャンネ
ル領域の第２部分の第１部から絶縁されてその上に延び
ていて、前記浮遊ゲートの１つが１つの前記チャンネル
領域の第２部分の第２部からは絶縁されてその上に配置
されるステップをさらに含む請求項１９に記載の方法。 - 【請求項３６】 前記チャンネル領域の第１部分の各々
が、前記基板表面と概して垂直な方向に延びている請求
項１９に記載の方法。 - 【請求項３７】 前記チャンネル領域の各々について、
前記チャンネル領域の第１部分が前記チャンネル領域の
第２部分の方向と概して垂直な方向に延びている請求項
３６に記載の方法。 - 【請求項３８】 半導体基板中に形成された半導体メモ
リセルを動作する方法において、前記メモリセルが、第
１導電性タイプの半導体材料の基板と、前記基板の表面
から絶縁されてその上に配置された浮遊ゲートと、第２
導電性タイプを有し前記基板内に形成された第１及び第
２の離間された領域とを含み、これらの間に非線形チャ
ンネル領域を有し、前記チャンネル領域が前記第２領域
からの電子でもって前記浮遊ゲートをプログラミングす
るための経路を画定するものであって、前記方法が、 正電圧を前記浮遊ゲートに結合し、 前記浮遊ゲート上に電子を注入するために、前記チャン
ネル領域の第１部分を通じて、前記第２領域からの電子
の流れを誘起する、 各ステップを含む方法。 - 【請求項３９】 チャンネル領域の第１部分が、前記浮
遊ゲートに直接向いた方向に延びている請求項３８に記
載の装置。 - 【請求項４０】 チャンネル領域の第１部分が、前記基
板表面と実質的に垂直な方向に延びている請求項３８に
記載の装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014524670A (ja) * | 2011-08-24 | 2014-09-22 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 個別の消去ゲートを有するスプリットゲート不揮発性フローティングゲートメモリセルを製造する方法及びそれによって製造されたメモリセル |
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- 2002-10-16 KR KR10-2002-0063075A patent/KR100471015B1/ko active IP Right Grant
- 2002-10-17 CN CNB021475830A patent/CN1215565C/zh not_active Expired - Lifetime
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