CN1416175A - 形成浮动栅存储单元的存储器阵列自对准法和存储器阵列 - Google Patents

Abstract

形成浮动栅存储器单元阵列的自对准方法和由此形成的阵列，每个单元包括在半导体衬底的表面内形成的沟槽，和分离的源和漏区及在这两者间形成的沟道区。漏区在沟槽下面形成，沟道区包括沿沟槽的侧壁垂直延伸的第一部分和沿衬底表面水平延伸的第二部分。在沟道区一部分上面形成与之绝缘的导电浮动栅。隆起的导电材料的源线布置在源区，横向接近浮动栅并且与之隔离。形成导电控制栅，它有布置在沟槽内的第一部分和在浮动栅上方形成与之绝缘的第二部分。

Description

形成浮动栅存储单元的存储器阵列自对准法和存储器阵列

                      技术领域

本发明涉及形成浮动栅存储单元的半导体存储器阵列的自对准方法。本发明也涉及这种类型的浮动栅存储单元的半导体存储器阵列。

                      发明背景

使用浮动栅贮存电荷的非易失半导体存储单元和在半导体衬底内形成这样的非易失存储单元的存储器阵列在本领域是熟知的。特别是，这种浮动栅存储单元或者是分裂栅型的，或者是堆栈栅型的。

半导体浮动栅存储单元阵列的制造工艺所面临的问题之一是不同部分如源，漏，控制栅和浮动栅的对准。随着半导体工艺的集成设计尺寸的减小，需要减小最小金属平版印刷，对精确对准的要求变得更加至关重要了。不同部分的对准也决定了半导体产品生产的成品率。

自对准技术在本领域是众所周知的。自对准是指这么一个加工过程，在其一个或多个工序里包含了一个或多个材料，这些材料的特性是在这个加工工序里相互被自动对准。相应的，本发明使用了自对准技术来制造具有浮动栅存储单元类型的半导体存储器阵列。

对缩小存储单元阵列的尺寸以便尽量增加单片上的存储单元数目有着持续性的需要。众所周知，成对形成存储单元，每一对共享一个源区，相邻的成对单元共享一共用的漏区，这样就可减少存储单元阵列的尺寸。然而，位线和漏区的连接仍占用了阵列的很大面积。存储单元对之间的接触孔和字线间隔经常占用位线面积，这强烈取决于平版印刷，触点对准，和触点集成度。另外，为字线晶体管保留了明显的间距，这间距大小由平版印刷加工和接点比例设置。

需要具有单元尺寸显著缩小的非易失浮动栅类型的存储单元。

                      发明概述

本发明通过大大减小位线连接和字线晶体管所需的空间，提供了一种形成尺寸缩小了的存储单元的自对准方法，以及用这种方法形成的存储单元阵列，从而解决了上面提到的问题。

本发明的这种电可写和电可擦的存储器器件包括：具有第一导电类型的半导体材料衬底；一些在衬底上形成的分离的隔离区，这些隔离区基本上彼此平行的在第一方向上延伸，每对相邻的隔离区之间有一个有源区；在衬底的表面内形成多个沟槽，这些沟槽基本上彼此平行的在基本上与第一方向垂直的第二方向上延伸穿过隔离区和有源区；以及每一个有源区内的多个存储单元。每一个存储单元包括：在具有第二导电类型的衬底内形成的第一分离区和第二分离区，在衬底内其两者间形成沟道区，其中第二区在其中一个沟槽下面形成，并且沟道区有基本上沿着这条沟槽侧壁延伸的第一部分和基本上沿着衬底表面延伸的第二部分，一个导电浮动栅布置在至少是这个沟道区的一部分上并且与之隔离。多个导电控制栅，每一个都沿着其中一个有源区延伸，其中每一个控制栅都有布置在沟槽内的第一部分。

本发明的另一方面，就是形成一种半导体存储单元阵列的方法，它包括下列步骤：在半导体衬底内形成多个基本上彼此平行的在第一方向上延伸的第一区，其中衬底有第一导电类型，第一区有第二导电类型；在半导体衬底的表面内形成多个沟槽，其中这些沟槽与第一区隔离且基本平行于第一区；在有第二导电类型衬底内形成多个基本上彼此平行的第二区，每个第二区在第一方向上延伸并且在其中一个沟槽下面形成，其中衬底内的多个沟道区每一个都有基本上沿着这条沟槽侧壁延伸的第一部分和基本上沿着在这一沟槽与其中一个第一区之间的衬底表面延伸的第二部分；形成多个用导电材料作的浮动栅，每个浮动栅布置在其中一个沟道区的至少一部分上并且与之隔离；形成多个用导电材料作的控制栅，每个控制栅都有一个布置在其中一个沟槽内的第一区。

本发明的另一方面是一种在半导体衬底内形成的半导体存储单元工作的方法，存储单元包括：一个具有第一导电类型的半导体材料衬底；一个布置在这个衬底表面上并且与之隔离的浮动栅；以及在衬底内形成的具有第二导电类型的第一隔离区和第二隔离区，在这两个隔离区之间有一非线性沟道区，其中来自第二区的电子通过这个沟道区决定的路径到达浮动栅。此方法包括以下步骤：将一个正电压加到浮动栅上，使从第二区流出的电子经过沟道区的第一部分注入浮动栅。

从以下详细说明、权利要求书和附图可以清楚地看到本发明的其他目的和特性。

                      附图简述

图1A-1K是半导体结构的剖面视图，依次示出了形成本发明的浮动存储单元的非易失存储器阵列的半导体结构的工艺步骤。

图1L是示出了根据本发明的工艺形成的有源区和非有源区以及其与源线和位线的交叉点的顶视图。

图1M是示出处理根据本发明的工艺形成的非有源区的后续步骤的剖面视图。

图1N是示出处理根据本发明的工艺形成的有源区的后续步骤的剖面视图。

图1O是示出处理根据本发明的工艺形成的非有源区的后续步骤的剖面视图。

图2A是示出根据本发明的工艺形成的有源区和非有源区以及其与源线和位线的交叉点和位带注入区的顶视图。

图2B是其中一个第二沟槽的剖面视图，包含本发明的位带注入区。

图3是本发明的存储单元阵列的示意图，在沟槽侧壁区内形成的控制栅晶体管部分示意性的示为垂直栅极。

图4是有源区的剖面视图，示出了本发明的存储单元结构。

图5是示出了本发明的存储单元阵列的工作的示意图。

图6A-6K是半导体结构的剖面视图，依次示出了在形成本发明的浮动栅存储单元的非易失存储器阵列中处理图1C的半导体结构的第一替代工艺步骤。

图7A-7D是半导体结构的剖面视图，依次示了在形成本发明的浮动栅存储单元的非易失存储器阵列中处理出图6F的半导体结构的第二替代工艺步骤。

图8A-8N是半导体结构的剖面视图，依次示出了在形成本发明的浮动栅存储单元的非易失存储器阵列中处理半导体结构的第三替代工艺步骤。

图9是第三替换实施例的有源区的剖面视图，示出了本发明的存储单元结构。

图10是第三替换实施例的有源区的剖面视图，包括使多晶硅块88与源区34绝缘的氧化层。

                      发明详述

本发明的的方法示于图1A-1O，从半导体衬底10开始，衬底10优先选用P型，这在本领域内是众所周知的。下面描述的这些层的厚度将取决于设计规则和工艺技术的发展。这里描述的厚度是0.13微米的工艺。然而，本领域的技术人员能够理解，本发明并不局限于任何具体工艺技术的产生，也不局限于下文所描述的任何工艺参数的具体值。如图1A所示，利用任一众所周知的技术如氧化或淀积(举例来说，化学气相淀积或CVD)在衬底10上形成一层很薄的绝缘材料12，例如厚度约为80A的二氧化硅(以下简称“氧化物”)。利用任一熟知的工艺如低压CVD或LPCVD在绝缘层12上淀积厚度约为700A的导电层14，例如多晶硅(以下简称“ploy”)。多晶硅层14可通过离子注入掺杂。另一厚度约为3000A的绝缘层18，例如氮化硅(以下简称“氮化物”)，最好用CVD工艺淀积在多晶硅层14上。

生成了二氧化硅层12，多晶硅层14，和氮化硅层18后，用常规的光版印刷以下述方法在这个结构中形成半凹进的第一沟槽20。在氮化硅层18上应用合适的阻光材料19并且通过掩模工序使得从一些所选的平行条状区(要形成第一沟槽20的区域)有选择性地去掉阻光材料19。去掉阻光材料19的地方，用标准的氮化硅刻蚀工艺(举例来说，各向异性氮化硅刻蚀)去掉暴露的氮化硅层18，留下了一些氮化硅22块和在这些块之间形成的第一沟槽20。随后用选择性的多晶硅刻蚀使得多晶硅层14的顶部凹进去，并且在多晶硅层14和氮化硅块22接触处形生斜面区24。第一沟槽20的宽度W可以小到和所用工艺的最小的金属印刷特性一样。阻光材料19没有被去掉的地方，在下面的氮化硅18，多晶硅14和二氧化硅12都保持不变。最后的结构如图1B所示。

进一步处理此结构去掉剩下的阻光材料19。然后，用热氧化工艺氧化多晶硅层14，在多晶硅层14暴露的部分上形成透镜形的氧化层26，如图1C所示。透镜形状取决于下面的多晶硅层14的斜面部分24和阻挡了多晶硅和氮化硅的接触面处的氧化的氮化硅区22。

在这个结构上(例如用常规化学气相淀积(CVD))形成氮化硅薄层28(约400A)，氮化硅薄层用来保护透镜形的氧化层26。然后沿着第一沟槽20的侧壁表面形成绝缘隔离部32。隔离部的形成在本领域内是众所周知的，涉及到在结构外围上淀积一种材料，再用各向异性刻蚀工艺从这个结构的一些水平表面去掉这种材料，而在这个结构的垂直方向表面的接触处保留了大量的这种材料。可以用对氮化硅层28有良好的刻蚀选择性的任何绝缘材料形成隔离部32。在图1C所示的结构中，通过在整个结构上淀积一层厚的氧化物层30(约2500A)，来形成氧化物绝缘隔离部32，如图1D所示。用一种各向异性刻蚀工艺，例如众所周知的反应离子刻蚀(RIE)，来去掉淀积的氧化层30，但留下隔离部32，如图1E所示。这种刻蚀工艺用氮化硅层28作为刻蚀阻挡。

通过对在隔离部32之间留下的暴露的各层材料进行各向异性刻蚀的一系列工序形成第一沟槽20的更窄更低的部分21，此刻蚀工序是从去掉氮化硅层28的暴露部分的薄氮化硅刻蚀工序开始。这种氮化硅刻蚀用氧化层26作为刻蚀阻挡，同时也去掉氮化硅块22顶上的氮化硅层28的暴露部分。然后，用氧化物刻蚀去掉氧化层26的暴露部分，用多晶硅层14作为刻蚀阻挡。在此刻蚀工序过程中，去掉了一些暴露的隔离氧化部32。然后用多晶硅刻蚀工序去掉多晶硅层14的暴露部分，露出每个第一沟槽20底部的氧化层12。然后在此结构的整个表面上进行适当的离子注入。如果离子有足够的能量穿透每个第一沟槽20内的氧化层12的暴露部分，就会在衬底10内形成第一区(源线区)34。在所有的其他区内，这些离子被下面的结构吸收，而不会起任何作用。在与第一沟槽20较低部分21自对准的平行线里形成注入的源区34。沿着阵列的边缘用掩模(未示出)来阻止区34的注入和防止邻近的源区34连在一起发生短路。最后结构如图1F所示。

在此结构上淀积一层厚的氧化层36，用平面氧化物刻蚀工序(例如，化学机械抛光或CMP刻蚀)，刻蚀厚氧化层36直到氮化硅块22的顶部，氮化硅块22用作刻蚀阻挡。再用各向异性刻蚀将氧化层36刻蚀到低于氮化硅块22顶部以下，最后结构如图1G所示。

首先通过氮化硅刻蚀工艺去掉氮化硅块22和氮化硅层28的暴露部分，再通过多晶硅刻蚀工艺去掉多晶硅层14的暴露部分，形成一些向下延伸至氧化层12的平行第二沟槽38。最后结构如图1H所示。

通过各向异性氧化物刻蚀工艺去掉在第二沟槽38底部的氧化层12的暴露部分和氧化层26，使衬底10的一些部分暴露出来。用硅刻蚀工艺去掉多晶硅层14的暴露部分，并使第二沟槽38延伸至衬底10的内部(适合的深度约为0.2微米)。在此结构的整个表面上再一次进行适当的离子注入。这次离子注入在衬底10内位于第二沟槽38的下方形成第二区40(隐埋位线区)。第二沟槽38的外部，离子被绝缘氧化层36阻挡，在这里离子没有作用。最后结构如图1I所示。

用氧化物刻蚀(优选干氧刻蚀，用氮化硅层28作为刻蚀阻挡)去掉除第一沟槽20较低部分21内以外的氧化层36。随后用薄层氮化硅刻蚀去掉氮化硅层28(用氧化层26作为刻蚀阻挡)。再用例如HTO氧化物淀积工艺在整个结构的上面，包括内部第二沟槽38，形成一层薄的氧化层42。最后结构如图1J所示。

在此结构上淀积一层厚的多晶硅层44(例如约0.18微米)，包括填充第二沟槽38。用离子注入或原位工艺掺杂多晶硅层44。在多晶硅层44的顶部形成一层可选的金属化硅(多晶化物)(未示出)，通过在此结构上淀积金属如钨，钴，钛，镍，铂，或钼，并且进行退火，使这热金属流动且渗入多晶硅层44的顶部形成多晶化物导电层。最后结构如图1K所示。如后面描述的，氧化层42和氧化层26的一部分一起，形成绝缘层，其厚度允许Fowler-Nordheim隧道穿过。

因此，利用掩模工序形成图1K所示的结构，带用沿第一方向延伸的沟槽38。按着下面的方法形成一些平行的有源和非有源条状区，它们延伸穿过且垂直于第二沟槽38的第一方向。将阻光材料加到在图1K所示的结构上，执行掩模工序从平行条状区46有选择的去掉阻光材料，如图1L所示。此掩模工序确定了交替的平行有源(字线)区48(在此区内形成有源存储单元)和非有源区46(在此区内形成非有源存储单元)。然后进行一系列刻蚀处理，这些刻蚀处理并不影响有源区48(因为有源区被阻光材料保护)。首先，进行(干法)多晶硅刻蚀，去掉非有源区46内第二沟槽38外的暴露的多晶硅层44，用氧化层42作为刻蚀阻挡。然后进行氧化物刻蚀，去掉多晶硅层14上暴露的氧化层42和26，用多晶硅层14作为刻蚀阻挡。随后进行多晶硅刻蚀，去掉多晶硅层14和第二沟槽38内剩下的多晶硅层44。然后去掉有源区48内的阻光材料。有源区48保持图1N所示的结构没用改变，而非有源区46内的最后结构如图1M所示。

在此结构上形成一层薄的氧化层50(例如，热生长，THO，或CVD淀积)，随后在此结构上淀积一层厚的氧化层52，填位非有源区46内的第二沟槽38。用平整氧化物刻蚀(例如，CMP)使氧化层52变平。再用氧化物刻蚀使得在有源区48内的多晶硅层44完全暴露。有源区48内的最后结构如图1N所示(与图1K相同)，非有源区46内的结构如图10所示。

图2A示出了所得到的存储单元阵列的顶视图，它包括一些交替相间的有源区48和非有源区46的行，和一些在衬底10内形成的交替相间的源线区34和第二(位线)沟槽38的列。位线区40在第二(位线)沟槽38下方形成。

如图2A和2B所示，在阵列一边缘处形成位线带注入区54，在注入区内，第二(隐埋位线)区40高于硅衬底10的表面。有好几种方法可形成第二区40的隆起部分。用掩模覆盖此结构，但不包括位于第二区40的隐埋部分和表面部分之间的间隙。进行注入工序，选择注入能量，使得被注入的区域连接第二区40的隐埋部分和表面部分。或者，也可以用大角度注入在沟槽38底部形成第二区40，这也会产生高于衬底表面的第二区40的隆起部分。

在衬底10上面形成一些接触点56(优先选用金属)，与第二区(隐埋位线)40的隆起部分电接触。通过在整个结构上淀积钝化物，例如BPSG58，形成接触点56。进行掩模工序以确定在第二区(隐埋位线)40隆起部分上的刻蚀区。在掩模区里有选择地刻蚀掉BPSG58，产生接触孔，此孔通过金属淀积和平面凹蚀填以导电金属56。通过在BPSG58上金属掩模来添加连接接触点56的位线连接部60。也以同样的方法在一个或多个非有源区46里形成和源线区34连接的金属接触点62，包括氧化物刻蚀去掉布置在源区34上的氧化层12，36，50和52的一些部分。应该注意到，可以在存储器阵列的末端，和/或在一个或多个穿过存取器单元阵列的中间位置形成条带注入区。

图3是通过上述工艺形成的存储单元阵列的电路示意图。有多个存储单元64排列成一些行和列。字线行(WL1，WL2，WL3，……WLn+1)与沿有源区48行宽延伸的多晶硅层44的条相应。交替相间的位线(BL1，BL2，……)和源线(SL1，SL2，……)的列与在衬底内形成的穿过有源区48的行的隐埋位线区40和源线区34分别相应。

图4示出了在有源区48里形成的存储单元64的所得到的结构。第一和第二区34/40形成了每个单元的源区和漏区(尽管本领域的技术员知道源和漏在工作期间是可交换的)。多晶硅层14构成浮动栅，布置在第二沟槽38里和浮动栅14上的多晶硅层44的部分构成的每个存储单元的控制栅。每个单元的沟道区66是衬底的在源区和漏区34/40之间的表面部分。每个存储单元的沟道区66有两个垂直连接在一起的部分，垂直部分68沿第二沟槽38的垂直壁延伸，水平部分70在第二沟槽38和源区34之间延伸。浮动栅14布置在沟道区66的水平部分70和源区34的一部分上，并且与它们隔离。每个浮动栅14都有一个尖形边72，尖形边72对着一个槽口，此槽口是在第二沟槽38边缘上的控制栅44内形成的。如图4所示，本发明的工艺形成了彼此成镜像的存储单元对，在第二沟槽38的每一侧上形成一个存储单元，沟槽38共享公共的位线区40。同样，来自存储单元不同镜像组的邻近的存储单元之间共享每个源线区34。存储单元的整行共享一个多晶硅层44，对于这一行的所有存储单元，此多晶硅层44起着控制栅的作用。

存储单元工作

下面将结合图4和图5说明存储单元的工作。这种存储单元的工作及工作原理在美国的专利5,572,054中也有说明，通过带有浮动栅和控制栅的非易失存储单元，其中浮动栅控制栅隧道，和由此形成的存储单元阵列的工作及工作原理的参考予以引用。

为了初始化擦除在给定的有源区48内所选的存储单元64，将存储单元64的源区34和漏区40接地。将+12伏正向高电压加到控制栅44上。通过Fower-Nordheim隧道机理导致了浮动栅14上的电子穿过氧化层42建立起通向控制栅44的隧道，浮动栅14留下正电荷。由于在每个浮动栅14上形成的尖形边72，增强了隧道效应。应该注意的是，因为控制栅44是沿有源区48的宽度延伸的，所以在所选的有源区48内，整行存储单元64被“擦除”。

当要求写所选的存储单元64时，低电压(例如，0.5-1.0V)加到它的漏区40上。接近MOS结构的阈值电压(约+1.8伏)的正向电压加到控制栅44上，此MOS结构的阈值电压由控制栅44决定。正向高电压9或10伏，加到源区34上。由漏区40产生的电子经由沟道区66的弱反向垂直部分68从漏区40流向源区34。当电子到达沟道区66的水平部分70时，将遇到浮动栅14末端附近的高电势(因为浮动栅14与有正电荷的源区34有比与控制栅44更强的电容耦合)。电子将加速且变得活跃，它们中的绝大部分穿过绝缘层12注入浮动栅14。地和Vdd(约1.5-3.3伏，取决于器件的电源电压)分别加到在不包含所选的存储单元64的存储单元的列的源线34和位线40上，以及加到不包含所选的存储单元64的存储单元的行的控制栅44上。这样只有在所选的行和列里的存储单元64才会被写。

直到浮动栅14的末端附近的电荷减少到不能再沿着水平的沟道区部分70维持很高的表面电势使之产生热电子，浮动栅14上的电子注入才会停下来。就这一点来讲，浮动栅14内部的电子或负电荷将会减少从漏区40流到浮动栅14的电子。

最后，为读取所选的存储单元64，将它的源区34接地。将约为+1伏的读取电压加到它的漏区40，同时约1.5-3.3伏的电压(取决于器件的电源电压)加到它的控制栅44上。假如浮动栅14被正向充电(也就是浮动栅14进行电子放电)，那么沟道区66的水平部分70(直接位于浮动栅14下面)导通。当控制栅44被提高到读取电压时，沟道区66的垂直部分68(直接与控制栅44邻近)也导通。这样整个沟道区66将导通，使电流从源区34流向漏区40。这就是“1”状态。

相反，假如浮动栅14被反向充电，沟道区66的水平部分70(直接位于浮动栅14下面)不是弱导通就是完全截止。即使控制栅44和漏区40被提高到读取电压时，只有很小的电流或是无电流流经沟道区66的水平部分70。这样，要么是和“1”状态相比电流非常小，要么是根本没有电流。此方式下，存储单元66被写成“0”状态。未被选的列和行的源线34、位线40和控制栅44接地，因此只有所选的存储单元64被读出。

存储单元阵列包含外围电路，外围电路包含常规的行地址解码电路，列地址解码电路，感应放大电路，输出缓冲电路和输入缓冲电路，这在本领域内是众所周知的。

本发明使存储单元阵列尺寸小，编程效率高。存储器阵列尺寸被减小至将近为原来的50％，因为位线区40隐埋在衬底10的内部，且位线区40与第二沟槽自对准，此处由于平版印刷加工、接触对准和接触集成度的限制，使得没有浪费空间。通过本发明，用0.18和0.13微米的工艺加工，可以分别获得约为0.21微米或0.14微米的单元面积。通过“瞄准”浮动栅14处的沟道区66的垂直部分68，可以大幅度的提高编程效率。在常规的编程方案中，沟道区内的电子在平行于浮动栅的路径里流动，较少的电子得到加热并且注入浮动栅。估计编程效率(注入的电子数和电子总数的比值)大约在1/1000。然而，由于沟道区的第一部分决定了直接“瞄准”浮动栅的电子路径，本发明的编程效率估计接近于1/1，绝大数电子都注入浮动栅。

同时根据本发明，在沟槽3 8的侧壁内形成的控制栅区可以在不影响单元尺寸的情况下分别对导电性和防穿通性最优化。另外，通过在具有不同于第一导电类型的第二导电类型(例如，P型)的阱内嵌入具有第一导电类型(例如，N型)的源区，和采用不影响存储单元导电特性的其它子表面注入一起，使源区34和隐埋位线区40之间的穿通抑制最优化。而且，让源区34和隐埋位线区40垂直和水平分开，使可靠参数更容易优化，而不影响单元尺寸。

第一替代实施方案

图6A至图6K示出了一项类似于图4所示的形成存储单元结构工艺的可替代工艺。这个替代工艺从如图1C所示的相同结构开始，只是省略了形成氮化硅薄层28。取而代之的，在氮化硅块22和氧化层26(约2500A)上直接淀积厚氧化层30，如图6A所示。各向异性刻蚀工艺(例如RIE)用来去掉被淀积的氧化层30，但不包括隔离部32，如图6B所示。此刻蚀工艺使用多晶硅层14作为刻蚀阻挡，所以氧化层26在第一沟槽20的中心底部位置的的部分也被去掉了。

通过多晶硅刻蚀工序形成第一沟槽20的较窄较低的部分21，用此刻蚀工序去掉多晶硅层14在隔离部32之间的的暴露部分，以便露出每个第一沟槽20底部的氧化层12。在此结构的整个表面进行适当的离子注入。如果离子有足够的能量穿透每个第一沟槽20内的氧化层12的暴露部分，就在衬底10内形成第一区(源线区)34。在所有的其他区里，离子被下面的结构吸收，此处离子没有作用。在一些平行线内形成注入的源区34，这些平行线与第一沟槽20的较低部分21自对准。沿阵列边缘用掩模(未示出)来阻挡注入区34和防止邻近的源区34连在一起发生短路。最后的结构如图6C所示。

在此结构上淀积一层厚的氧化层36，再进行平整氧化物刻蚀工序(例如，化学机械抛光或CMP刻蚀)，将厚氧化层36刻蚀到用氮化硅块22作为刻蚀阻挡的顶部。再将氧化层36刻蚀到氮化硅块22顶部的下方，最后结构如图6D所示。

用氮化硅刻蚀工艺去掉氮化硅块22和形成延伸至多晶硅层14的第二沟槽38。通过在此结构上淀积一层氮化硅(约200-400A)在第二沟槽38的侧壁上形成氮化硅隔离部76，随后用氮化硅刻蚀工艺去掉除氮化硅隔离部76以外的被淀积的氮化硅层，如图6E所示。用多晶硅刻蚀工序去掉多晶硅层14在隔离部76之间的暴露部分，从而使第二沟槽3 8向下延伸至氧化层12。最后结构如图6F所示。

用氧化物刻蚀工艺去掉位于第二沟槽38底部氧化层12的暴露部分，使衬底10在隔离部76之间的部分暴露出来。用硅刻蚀工艺将第二沟槽38向下延伸至衬底10的内部，适宜的深度为0.2微米。对此结构的整个表面进行适当的离子注入。离子注入在衬底10内位于第二沟槽38的下方形成第二区(隐埋位线区)40。第二沟槽38的外部，离子被绝缘氧化层36所阻挡，此处离子没有作用。最后结构如图6G所示。

用氮化硅刻蚀去掉氮化硅隔离部76，从而暴露出氧化层26的末端。用可控的氧化物刻蚀去掉暴露的氧化层26的末端，暴露出浮动栅14的尖形边72，如图6H所示。在整个结构上，包括在第二沟槽38内和在浮动栅尖形边72的上面，用例如HTO氧化物淀积工艺形成一层薄的氧化层42。将一层厚的多晶硅层44(约0.18微米)淀积在氧化层42上，包括填充第二沟槽38。可以通过离子注入或原位工艺对多晶硅层44掺杂。通过在此结构上淀积金属如钨，钴，钛，镍，铂，或钼，并且进行退火，使这热金属流动且渗入多晶硅层44的顶部以形成多晶化物导电层，在多晶硅层44的顶部形成可选的金属化硅(多晶化物)层(未示出)。最后结构如图6I所示。

在此结构上应用阻光材料，并且用掩模工序从平行条状区46(见图1L)有选择的去掉阻光材料。掩模工序确定了交替相间的平行有源(字线)区48(在此区内形成有源存储单元)和非有源区46(在此区内形成非有源存储单元)。然后完成一系列刻蚀处理，这些处理不影响有源区48(有源区48由阻光材料保护)。首先，进行(干法)多晶硅刻蚀，去掉非有源区46内第二沟槽38外侧的暴露的多晶硅层44，用氧化层42作为刻蚀阻挡。然后进行氧化物刻蚀，去掉氧化层42，36和26的暴露部分，用多晶硅层14作为刻蚀阻挡。接着进行多晶硅刻蚀，去掉多晶硅层14且保留第二沟槽38内侧的多晶硅层44。再去掉有源区48里的阻光材料。有源区48与图6I所示的结构保持不变，而非有源区46内的最后结构同图1M所示的一样。

在此结构上形成一层薄的氧化层50(例如，热生长，THO，或CVD淀积)，随后在此结构上淀积一层厚的氧化层52，填充非有源区46内的第二沟槽38。用平整氧化物刻蚀(例如CMP)使氧化层52变平。随后用氧化物刻蚀使得在有源区48内完全暴露多晶硅层44。有源区48内的最后结构如图6J所示(与图6I相同)，非有源区46内的结构如图6K所示。

第一替代实施方案的优点是在浮动栅14和控制栅44的水平部分之间设置了一层附加的厚的氧化层36，减小了两者之间的耦合电容。耦合电容的减小会增强擦除操作和写操作。这个实施方案同时在控制栅上形成可选的突出部分78，此突出部分较好的外伸了浮动栅14的尖形边72，使得在擦除操作过程中有更好的隧道效应。

第二替代实施方案

图7A-图7D示出了形成与图4所示相类似的存储单元结构的第二替代工艺。这个替代工艺以与图6F所示的相同的结构作为开始，但是通过淀积一层厚的氮化硅层(约400-600A)，随后进行干法氮化硅刻蚀，在第二沟槽38内形成第二氮化硅隔离部80。最后结构如图7A所示。

通过氧化物刻蚀处理，去掉位于第二沟槽38底部的氧化层12的暴露部分，使衬底10在隔离部80之间的部分暴露。用硅刻蚀工艺使第二沟槽38延伸至衬底10的内部，适宜的深度为0.2微米。在此结构的整个表面上进行适当的离子注入。离子注入在衬底10内部位于第二沟槽38的下面形成第二区(隐埋位线区)40。第二沟槽38的外部，离子被绝缘氧化层36阻挡，此处离子没有作用。最后结构如图7B所示。

用氮化硅刻蚀去掉氮化硅隔离部76和80，使氧化层26的末端暴露。用可控的氧化物刻蚀去掉暴露的氧化层26末端，使浮动栅14的尖形边暴露，如图7C所示。此氧化物刻蚀也去掉了位于氮化硅隔离部80下面的氧化层12的暴露部分。

在整个结构上，包括在第二沟槽38内和浮动栅尖形边72上面，用例如HTO氧化物淀积工艺形成一层薄的氧化层42。在氧化层42上淀积一层厚的多晶硅层44(约0.18微米)，包括填充第二沟槽38。可以通过离子注入或原位工艺掺杂多晶硅层44。通过在此结构上淀积金属如钨，钴，钛，镍，铂，或钼，并且进行退火，使这热金属流动且渗入多晶硅层44的顶部以形成多晶化物导电层，在多晶硅层44的顶部形成可选的金属化硅(多晶化物)层(未示出)。最后结构如图7D所示。然后，用如对图6J和图6K所说明的余下工序完成对此结构的加工。

第二替代实施方案的优点是在衬底内的第二沟槽38的边缘和浮动栅14的边缘之间提供了一个偏移Δ。这个偏移Δ引起控制栅44的一部分与沟道区66的水平部分77的第一部分相重叠，而浮动栅与沟道区第二部分的余下(第二)部分相重叠。因此，对于本实施方案，垂直部分68没有“瞄准”浮动栅。而是，本实施方案采用常规的热电子编程给隐埋位线区40加了桥，此处沟道区内的电子因热电子注入而平行流向浮动栅。此外，本实施方案在单元操作过程中对于写干扰的抵抗性更好，因为在低压读工作过程中电子没有“瞄准”浮动栅，或者在存储单元在写操作过程中没有被选择时，电子不太可能会不利的注入浮动栅。

第三实施方案

图8A至图8N示出了形成本发明的存储单元结构的第三替代工艺。此工艺从在衬底10上形成一层绝缘材料84(例如氮化硅)开始。通过使用阻光材料和进行掩模工序从所选的平行条状区去掉阻光材料，在氮化硅层84内形成多个平行沟槽86。用各向异性氮化硅刻蚀去掉条状区里氮化硅层84的暴露部分，使沟槽86延伸至衬底10，如图8A所示。在此结构的表面进行适当的离子注入，使得在衬底内形成第一区(源区)，处在与沟槽86自对准的平行线内。最后结构如图8A所示，沟槽86定在氮化硅块84之间。

此结构上淀积一层多晶硅88，填充沟槽86，如图8B所示。用平面多晶硅刻蚀工艺(例如CMP)刻蚀多晶硅层88直至氮化硅块84的顶部，氮化硅块84用作刻蚀阻挡。最后结构如图8C所示，多晶硅块88被氮化硅块84分开。

然后对此结构进行氧化处理，在多晶硅块88暴露的顶部表面上形成氧化层90，如图8D所示。用氮化硅刻蚀工艺去掉氮化硅块84，使第二沟槽92定在多晶硅88之间，延伸至衬底10。随后进行线性氧化工艺(例如HTO氧化物淀积)，在此结构上，包括在第二沟槽92的内侧，形成一层薄的氧化层94。最后结构如图8E所示。

在此结构上淀积一层厚的物质(例如氮化硅)96(见图8F)，随后进行各向异性氮化硅刻蚀处理去掉氮化硅96，但不包括紧靠第二沟槽92侧壁的氮化硅隔离部98(见图8G)。进行氧化物刻蚀以去掉位于第二沟槽92底部的氧化层94的暴露部分，使衬底10的部分暴露。最后结构如图8H所示。应该注意的是，可用氧化层代替隔离材料96，此情况下在形成隔离部之后不必进行氧化物刻蚀处理。

用硅刻蚀工艺去掉衬底10的位于第二沟槽92的底部和氮化硅隔离部98的中间的暴露部分。此刻蚀工艺将第二沟槽92向下延伸至衬底10的内部(优选的深度约为一个特征尺寸深，即，在0.15微米的工艺中，沟槽92是大约0.15微米深)，此处衬底10内第二沟槽92的较低部分92a的宽度与位于衬底10上面的第二沟槽92的较高部分92b的氮化硅隔离部98的间距相当。在此结构的整个表面再一次进行适当的离子注入。在衬底10内位于第二沟槽92下面形成第二区40(隐埋位线区)。最后结构如图8I所示。

用氮化硅刻蚀去掉氮化硅隔离部98。可选用氧化物刻蚀和氧化工艺去掉氧化层94，并且在多晶硅块88的暴露部分和衬底10上重新形成厚度与先前不同但合乎需要的氧化层。在此结构上淀积一层厚的多晶硅层100，填充第二沟槽92，如图8J所示。通过离子注入或原位工艺掺杂多晶硅层100。随后进行多晶硅刻蚀，去掉多晶硅层100，但不包括位于第二沟槽的较高部分92b内的多晶硅隔离部102，如图8K所示。一些剩余的多晶硅层104被留在第二沟槽92的底部，它对存储单元的形成或工作没有结构性的作用。

用氧化工艺在多晶硅隔离层102暴露的表面上形成氧化层106。如后面描述的，氧化层106的厚度允许Fowler-Nordheim隧道穿过。此氧化工艺也把所有剩余的多晶硅层104封闭在氧化层里。取决于和多晶硅层102(它形成存储单元的浮动栅)的连接比率，可选的氧化物刻蚀工序在形成氧化层106前去掉多晶硅块88上和沟槽92内的氧化层94和90，其中用来形成氧化层106的氧化工艺也在多晶硅块88上和沟槽92内形成氧化层。在此结构上淀积一层厚的多晶硅层108，填充沟槽92且在多晶硅隔离部102和多晶硅块88上延伸(并且与之隔离)。最后结构如图8L所示。

至此，用掩模工序，使第二沟槽92沿第一方向延伸形成了如图8L所示的结构。交叉延伸且垂直于第二沟槽92第一方向的平行有源区和非有源条状区，用与上图1K所说明的相同方法(即掩模工序确定交替相间平行有源(字线)区48和非有源区46，多晶硅刻蚀和氧化物刻蚀从非有源区46去掉多晶硅层108，氧化层90/94，和多晶硅隔离部102)形成。在去掉有源区48内的阻光材料之后，厚的氧化物淀积工序用厚的氧化层110覆盖有源区和非有源区。氧化物CMP平整工艺使氧化层110顶部表面变平。最后的有源区结构如图8M所示，最后的非有源区结构如图8N所示。

图9示出了在有源区48内通过第三替代实施方案形成的存储单元的最后结构。第一和第二区34/40为每一个单元形成源和漏区(尽管本领域内的技术人员知道源和漏在工作期间可以调换)。多晶硅隔离部102形成浮动栅，布置在第二沟槽92内和浮动栅102上的部分多晶硅层108形成每一个存储单元的控制栅。每个存储单元的沟道区66是衬底在源区和漏区34/40之间的表面部分。每个存储单元的沟道区66有两个以垂直方式连接在一起的部分，垂直部分68沿第二沟槽92的垂直壁延伸，水平部分70在第二沟槽92和源区34之间延伸。浮动栅102直接布置在沟道区66的水平部分70上，但与之隔离。如图9所示，本发明的工艺形成了彼此镜像的存储单元对，在共享共有位线区40的第二沟道92的每一侧壁上形成存储单元。同样，在存储单元的不同镜像组的相邻存储单元之间共享每一源线区34。整行存储单元共享单一一个多晶硅层108，此多晶硅层108是作为在这个整行内的所有存储单元的控制栅。

图9所示的存储单元结构包括“隆起源线”88，意味着导电多晶硅块88沿源线34延伸(且与之电连接)，但布置在衬底表面上。隆起源线88有侧壁，这些侧壁横向与浮动栅102的侧壁邻接，但是通过氧化层94相互隔离。此构造在隆起源线88和浮动栅102之间提供了电容耦合(浮动栅和源区34不需要重叠，因此减小了存储单元的尺寸)。每个浮动栅102都有朝向控制栅108的尖形边112，用来增强与控制栅108之间的电场。通过第三替代实施方案，多晶硅块88与源区34自对准，浮动栅102在多晶硅块88和控制栅108之间自对准(这样就与沟道区66的第一和第二部分68/70自对准)。

值得注意的是，在隆起源线88和邻近的浮动栅102之间的电容耦合通过在隆起源线88和源区34之间生长一层绝缘层而增强。例如，在多晶硅层88淀积之前，进行氧化工序使得在衬底表面上形成氧化层114(见图8B)，这导致了图10所示的最后结构。由于多晶硅块88利用氧化层114与源区34绝缘，因此可以独立于源区34而给多晶硅块88加电压。因此，和源区34相比，多晶硅块88可以加更高的电压，以便在写过程中更好的将一个较高的电压电容耦合给浮动栅102，并且可以将一个负电压加到多晶硅块88上，使擦除操作更有效。

应该理解，本发明不局限于上述的和这里所阐述的实施方案，而是涵盖了在附属的权利要求书所要求的范围内的任何变型。例如，第二沟槽可以以有任意形状延伸入衬底内，而不仅仅是图里所示的伸长的矩形形状。同样，虽然前面的方法描述了用适当掺杂的多晶硅作为导电材料形成存储单元，但本领域内的普通技术人员都明白任何适当的导电材料都可以被使用。另外，任何适当的绝缘物都可以用来代替二氧化硅或氮化硅。而且，刻蚀特性与二氧化硅(或任何绝缘物)和多晶硅(或任何导电体)不同的任何材料都可以用来替代氮化硅。此外，从权利要求书可见，不是所有的方法步骤都必需确切按所说明或要求的顺序执行，而是可以按照允许正确形成本发明的存储单元的任何顺序执行。另外，上面描述的发明示出是在均匀掺杂的衬底内形成的，但是根据此项发明所知道的和预料的，存储单元元件也可以在衬底的阱区内形成，将阱区掺杂成具有一个与衬底其他区不同的导电类型。最后，可以将单层的绝缘材料或导电材料形成为多层这样的材料，反之亦然。

Claims (40)

1.一种电可写和电可擦的存储器件阵列，包括：

具有第一导电类型的半导体材料衬底；

在衬底上形成的分离的隔离区，这些隔离区基本上彼此平行，在第一方向上延伸，每对相邻的隔离区之间有一个有源区；

在衬底表面内形成的多个沟槽，这些沟槽基本上彼此平行，穿过隔离区和有源区沿基本上与第一方向垂直的第二方向延伸；

每个有源区具有多个存储单元，每个存储单元包括：

在衬底内形成的具有第二导电类型的分开的第一和第二区，在衬底内这两个区之间形成一个沟道区，其中第二区在沟槽的其中一个的下方形成，其中沟道区具有基本上沿着这一沟槽侧壁延伸的第一部分和基本上沿着衬底表面延伸的第二部分，

一个布置在至少是沟道区的一部分上且与之隔离的导电浮动栅；和

分别沿着有源区延伸的多个导电控制栅，其中每个控制栅都有布置在沟槽内的第一部分。

2.根据权利要求1的阵列，其中每个存储单元还包括：一个布置在第一区上的导电材料块，其中浮动栅在与导电材料块横向相邻且与之隔离的地方布置。

3.根据权利要求2的阵列，其中浮动栅是隔离部。

4.根据权利要求2的阵列，其中每个浮动栅包括两条边，这两条边朝控制栅的其中一个延伸。

5.根据权利要求2的阵列，其中对于每个存储器单元，第一区和导电材料块电连接。

6.根据权利要求2的阵列，其中每个存储器单元还包括：布置在第一区和导电材料块之间的绝缘材料层，其中绝缘材料使第一区与导电材料块之间电绝缘。

7.根据权利要求1的阵列，其中每个控制栅具有布置在浮动栅上并且与之隔离的第二部分。

8.根据权利要求7的阵列，其中控制栅在第一部分和第二部分相遇点形成凹口，其中浮动栅包含朝着凹口延伸的边。

9.根据权利要求1的阵列，还包括：

一层沿着每个隔离区延伸并填充位于隔离区内的那部分沟槽的隔离材料层。

10.根据权利要求9的阵列，其中位于每个隔离区内的隔离材料层布置在一对相邻有源区里的控制栅之间。

11.根据权利要求1的阵列，其中对于每个存储器单元，用厚度允许电荷穿过Fowler-Nordheim隧道的绝缘层使浮动栅与控制栅的其中一个绝缘。

12.根据权利要求1的阵列，其中每个存储器单元还包括一层沿着沟槽的侧壁部分形成的且在控制栅的其中一个和浮动栅之间延伸的绝缘材料层。

13.根据权利要求12的阵列，其中每个存储单元的绝缘材料层包括：

一个沿着沟槽的侧壁部分在控制栅的其中一个和沟道区第一部分之间形成的第一部分；和

一个在控制栅的下面和浮动栅的上面形成的第二部分。

14.根据权利要求1的阵列，其中每个沟道区第一部分沿通常与衬底表面垂直的方向延伸。

15.根据权利要求14的阵列，其中对于每个沟道区，沟道区第一部分沿通常与沟道区第二部分垂直的方向延伸。

16.根据权利要求1的阵列，其中这些第二区在衬底内隐埋的多个导电线的其中一个里整体的形成在一起，其中每个导电线沿第二方向延伸同时包括朝衬底表面向上延伸的隆起部分

17.根据权利要求1的阵列，其中对于每个存储器单元，沟槽有一个在其内部形成凹槽的侧壁部分，其中这些控制栅第一部分的其中一个包括与凹槽相应的突出部分，此凹槽在浮动栅的一部分上延伸且与之隔离。

18.根据权利要求1的阵列，其中对于每个存储器单元：

沟槽有一个带有凹槽的侧壁部分，

控制栅第一部分的其中一个包括与凹槽相应的突出部分，此凹槽在沟道区第二部分的第一部上延伸且与之隔离，和

浮动栅布置在沟道区第二部分的第二部上且与之隔离。

19.形成半导体存储器单元阵列的方法，包括下列步骤：

在半导体衬底内形成多个基本上彼此平行且沿第一方向延伸的第一区，其中衬底有第一导电类型，而第一区有第二导电类型；

在半导体衬底表面里形成多个与第一区分开的且基本上平行于第一区的沟槽。

在有第二导电类型的衬底内形成多个基本上彼此平行的第二区，每个第二区沿第一方向延伸同时在沟槽的其中一个的下面形成，其中衬底内规定了多个沟道区，每个沟槽区有基本上沿着沟槽的其中一个的侧壁延伸的第一区和基本上沿着在这一个沟槽和第一区的其中一个之间的衬底表面延伸的第二区。

形成多个用导电材料作的浮动栅，每个浮动栅布置在至少是这些沟道区中的一个沟道区的一部分上且与之隔离；和

形成多个用导电材料作的控制栅，每个控制栅都有布置在沟槽内的第一部分。

20.根据权利要求19的方法，还包括下列步骤：

形成多个导电材料块，他们基本上彼此平行且沿第一方向延伸，其中每个导电材料块布置在这些第一区中的一个第一区上，而每个浮动栅布置在横向邻近这些导电材料块中的一个导电材料块且与之隔离。

21.根据权利要求20的方法，其中每个第一区和这些导电材料块中的一个导电材料块电连接。

22.根据权利要求20的方法，还包括下列步骤：

在每个第一区和这些导电材料块中的一个导电材料块之间形成一层绝缘材料，其中绝缘材料使第一区和导电材料块电绝缘。

23.根据权利要求19的方法，其中形成控制栅的步骤包括：

形成每一控制栅的第二部分，其布置在这些浮动栅中的一个浮动栅的上面且与之隔离。

24.根据权利要求23的方法，还包括下列步骤：

在半导体衬底上形成分离的隔离区，这些隔离区基本上彼此平行且沿着基本上与第一方向垂直的第二方向延伸，在每对相邻的隔离区之间有一个有源区；和

在沟槽位于隔离区内的部分中形成隔离物质。

25.根据权利要求23的方法，其中对于每个有源区，这些控制栅第二部分被整体的连接在一起，沿着基本上与第一方向垂直的第二方向延伸。

26.根据权利要求23的方法，其中每个控制栅在其第一部分和其第二部分之间的连接处形成一凹槽，其中每个浮动栅包括至少一条朝着其中一个凹槽延伸的边。

27.根据权利要求23的方法，其中浮动栅是一个隔离层，形成浮动栅的步骤包括：

淀积一层导电材料；

除导电材料隔离层之外，刻蚀掉导电材料层。

28.根据权利要求27的方法，其中每个浮动栅包括至少两条朝这些控制栅中的一个控制栅延伸的边。

29.根据权利要求19的方法，还包括下列步骤：

在每个浮动栅和这些控制栅中的一个控制栅之间形成一层其厚度允许电荷穿过Fowler-Nordheim隧道的绝缘材料。

30.根据权利要求19的方法，还包括下列步骤：

形成沿着沟槽的侧壁部分和在控制栅与浮动栅之间延伸的绝缘物质。

31.根据权利要求30的方法，其中形成绝缘物质的步骤包括：

沿着沟槽的侧壁部分和在控制栅第一部分与沟道区第一部分之间形成绝缘物质的第一部分；和

在控制栅第二部分的下面和浮动栅的上面形成绝缘物质的第二部分。

32.根据权利要求19的方法，其中每个沟道区第一部分沿着朝向这些控制栅中的一个控制栅的方向延伸。

33.根据权利要求19的方法，其中形成浮动栅的步骤包括在形成沟槽之前形成一层导电材料，然后穿过这层导电材料的一部分形成沟槽。

34.根据权利要求19的方法，还包括下列步骤：

在每个沟槽的侧壁部分内形成一个凹槽，使得在那里形成的控制栅第一部分包含与凹槽相应的突出部分，在这些浮动栅中的一个浮动栅的一部分的上方延伸且与之隔离。

35.根据权利要求19的方法，还包括下列步骤：：

在每个沟槽的侧壁部分内形成一个凹槽，使得在那里形成的控制栅第一部分包含与凹槽相应的突出部分，在这些沟道区第二部分中的一个第二部分的第一部的上方延伸且与之隔离，其中这些浮动栅中的一个浮动栅布置在这个沟道区第二部分的第二部的上方且与之隔离。

36.根据权利要求19的方法，其中每个沟道区第一部分沿着基本上垂直于衬底表面的方向延伸。

37.根据权利要求36的方法，其中对于每个沟道区，沟道区第一部分沿着基本上垂直于沟道区第二部分的方向延伸。

38.一种使在半导体衬底内形成的半导体存储单元工作的方法，存储单元包括具有第一导电类型的半导体材料的衬底、布置在衬底表面上且与之隔离的浮动栅和在衬底内形成的具有第二导电类型的分离的第一和第二区，两区之间有非线性沟道区，其中沟道区规定了用来自第二区的电子对浮动栅编程的路径，这种方法包括下列步骤：

将正向电压加到浮动栅；和

促使电子从第二区经由沟道区的第一部分注入浮动栅。

39.根据权利要求38的器件，其中沟道区第一部分沿朝着浮动栅的方向延伸。

40.根据权利要求39的器件，其中沟道区第一部分沿着基本上垂直于衬底表面的方向延伸。

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