CN1719599A - 半导体装置的制造方法 - Google Patents

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Abstract

提供一种半导体制造方法，在同一半导体衬底上形成EEPROM的存储单元和电容元件时，防止工序数量的增加、降低制造成本。另外，改善电容元件的可靠性，防止存储单元及MOS晶体管等的特性变动。在P型硅衬底1的存储单元形成区域，形成相对于源极区域11左右对称的一对存储单元MC1、MC2，在同P型硅衬底1的电容元件形成区域形成由下部电极17和电容绝缘膜18和上部电极20构成的电容元件CAP。电容元件CAP的下部电极17，通过对用于形成一对存储单元MC1、MC2的控制栅22的多晶硅膜进行构图来形成。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别涉及包括非易失性半导体存储装置及电容元件的半导体装置的制造方法。
背景技术
近年来，随着移动电话及数字照相机等的应用领域的扩大，电可擦可编程只读存储器装置(以下叫做EEPROM)广泛普及开来。
EEPROM是根据是否在浮栅(浮闸)上积累了预定的电量，存储2个值或2个值以上的多值的数字数据，检测对应其电量的沟道区域的导通的变化，从而能读取数字数据的装置。EEPROM分类为分离栅型(Split-Gate Type)和叠栅型(Stacked-Gate Type)。
图12是表示分离栅型EEPROM的一个存储单元的结构的剖面图。在P型半导体衬底101的表面，间隔预定的间隔形成n+型的漏极区域102及n+型的源极区域103，在他们之间配置有沟道区域104。在该沟道区域104的一部分上及源极区域103的一部分上，经由栅绝缘膜105形成有浮栅106。在浮栅106上形成有通过选择氧化法形成的厚的氧化硅膜107。
另外，覆盖浮栅106的侧面及厚的氧化硅膜107的上面的一部分形成有隧道绝缘膜108。在隧道绝缘膜108上及沟道区域104的一部分上形成有控制栅109。
以下说明上述结构的存储单元的动作。首先，在写入数字数据时，给控制栅109和源极区域103施加预定的电位(例如，在P型半导体101上为0V，控制栅109上为2V，在源极区域103上是10V)，依靠在沟道区域104流动电流，通过栅绝缘膜105给浮栅106注入沟道热电子(Channel HotElectron)。注入到浮栅106中的沟道热电子作为电荷保存在浮栅106内。
浮栅106和源极区域103的电容耦合与控制栅109和浮栅106的电容耦合相比相当大，所以通过给与源极区域103的电位，浮栅106的单位上升，使沟道热电子向浮栅106的注入效率提高。
另一方面，在擦除存储在上述存储单元中的数字数据时，把漏极区域102和源极区域103接地，给控制栅109施加规定的电位(例如13V)，在隧道绝缘膜108上使Fowler-Nordheim隧道电流(Fowler-Nordheim tunnelingcurrent)流动，把在浮栅106上蓄积的电子拉至控制栅109。此时，因为在浮栅106的端部形成有尖锐部106a，所以在该部分发生电场集中，可用比较低的控制栅电位使Fowler-Nordheim隧道电流流动，能高效率地进行数据的擦除。
另外，在读出存储在上述存储单元中的数据时，要给控制栅109及漏极区域102施加规定电位(例如2V)。于是，对应在浮栅106上蓄积的电子电量，沟道电流流动，通过用电流读出放大器检测该电流，能进行数据的读取。
在上述的分离栅型EEPROM中，可以高效率地进行编写程序及数据擦除。但是，在制造工序上，因为控制栅109和浮栅106、控制栅109和厚的氧化硅膜107的位置关系不是自对准性的，所以需要考虑到掩模错位而进行存储单元的设计。因此，分离栅型EEPROM的存储单元的微细化有限。
因此，开发了自对准型的分离栅型EEPROM。图13是表示自对准型的分离栅EEPROM的存储单元的剖面图。如图13所示，第一存储单元MC1、第二存储单元MC2以共同的源极区域203为中心，呈左右对称配置。
以下说明第一存储单元MC1的结构(第二存储单元MC2也完全相同)。在P型半导体衬底201的表面，隔预定间隔形成有n+型的漏极区域202及n+型的源极区域203，在它们之间形成有沟道区域204。在沟道区域204的一部分上及源极区域203的一部分上介由栅绝缘膜205形成有浮栅206。在该浮栅206上，由氧化硅构成的间隔膜207相对浮栅206自对准地形成在该浮栅206上。
另外，覆盖浮栅206的侧面及上面的一部分而形成有隧道绝缘膜208。控制栅209自对准地形成在间隔膜207的侧壁。即，控制栅209被配置在间隔膜207的侧壁及沟道区域204的一部分上。
第一存储单元MC1的动作和图12的EEPROM的存储单元是相同的。第一存储单元MC1及第二存储单元MC2的特征是：控制栅209相对于浮栅206及间隔膜207自对准地形成，而且，源极线210自对准地接触源极区域203。根据这种自对准型的分离栅型EEPROM，能使存储单元进一步微细化。
关于上述的自对准型的分离栅型EEPROM存储单元，在下面的专利文献1、2中有记载。
专利文献1  专利第3481934号
专利文献2  特开2003-124361号
发明内容
近年来，在系统LSI和微处理器中内置EEPROM，谋求其高性能化。在这种系统LSI中，除了EEPROM之外，最好还内置用于构成模拟电路等的电容元件。
但是，在同一半导体衬底上组装EEPROM和电容元件的情况下，存在制造工艺复杂化、工序数量增加导致成本增高的问题。另外，也存在下面问题：为了形成电容元件要增加热处理工序，导致电容元件的可靠性恶化、或存储单元和MOS晶体管等的特性变动。
本发明的半导体装置的制造方法包括：在半导体衬底上的存储单元形成区域介由第一绝缘膜形成浮栅的工序；在所述浮栅上形成隧道绝缘膜的工序；在所述隧道绝缘膜上及所述半导体衬底上形成第一半导体膜的工序；在所述第一半导体膜上形成第二绝缘膜的工序；选择性蚀刻所述第一半导体膜及所述第二绝缘膜，形成电容元件的下部电极及电容绝缘膜的工序；在所述半导体衬底上的整面形成第二半导体层的工序；选择性蚀刻所述第二半导体层，在所述电容绝缘膜上形成与所述下部电极对置的上部电极的工序；选择性蚀刻残留在所述存储器形成区域的所述第二绝缘膜及所述第一半导体膜，形成邻接于所述浮栅的控制栅的工序。
另外，除了所述半导体装置的制造工序外，还包括，选择性蚀刻所述第二半导体层，和所述上部电极同时，在所述半导体衬底上形成MOS晶体管的栅电极的工序。
根据本发明，在于同一半导体衬底上组装EEPROM和电容元件的情况下，做到了尽可能利用EEPROM的制造工序形成电容元件，所以能防止工序数量的增加，降低制造成本。
另外，因为不需要用于形成电容元件的特别的热处理工序，所示能改善电容元件的可靠性，也能防止存储单元及MOS晶体管等的特性变动。
附图说明
图1(a)～(c)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图2(a)、(b)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图3(a)～(c)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图4(a)～(c)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图5(a)～(c)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图6(a)～(c)是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图7是表示本发明的第一实施方式的半导体装置的制造方法的剖面图。
图8是表示本发明的第二实施方式的半导体装置的制造方法的剖面图。
图9是表示本发明的第二实施方式的半导体装置的制造方法的剖面图。
图10是表示本发明的第二实施方式的半导体装置的制造方法的剖面图。
图11是表示本发明的第二实施方式的半导体装置的制造方法的剖面图。
图12是表示现有例的分离栅型的EEPROM的存储单元的结构的剖面图。
图13是表示现有例的自对准型的分离栅型EEPROM的存储单元的结构的剖面图。
具体实施方式
以下，就本发明的第一实施方式的半导体装置的制造方法，参照附图进行说明。在本实施方式中，说明用于在同一半导体衬底上形成自对准型的分离栅型EEPROM的存储单元和电容元件的制造方法。
如图1中图1(a)所示，在P型硅衬底1的表面，通过热氧化形成由约10nm的氧化硅膜(SiO2膜)构成的栅绝缘膜2。接着，在栅绝缘膜2上，通过CVD法形成具有约50nm的膜厚的多晶硅膜3(polysilicon film)、具有120nm的膜厚的氮化硅膜4(silicon nitride film)。而且，在氮化硅膜4上，形成具有开口部5h的光致抗蚀剂层5。在图1(a)中，左侧的部分是存储单元形成区域，右侧的部分是电容元件的形成区域。这在后面的附图中也是相同的。
其次，如图1(b)所示，把具有开口部5h的光致抗蚀剂层5作为掩模，顺序蚀刻在开口部5h露出的氮化硅膜4、多晶硅膜3、栅绝缘膜2，进而，蚀刻P型硅衬底1的表面，形成沟槽6。在所谓浅沟隔离(Shallow TrenchIsolation)中，最好沟槽6的深度是小于或等于1μm。
接着，如图1(c)所示，利用CVD法包括沟槽6内在整面堆积氧化硅膜7(例如TEOS膜)。而且，如图2(a)所示，使用CMP法(chemical mechanicalpolishing method)，抛光氧化硅膜7的表面。此时，氮化硅膜4作为CMP的终点检测膜而起作用，在通过光学手法检测到氮化硅膜4露出时停止CMP。这样以来，在沟槽6形成选择性地埋入的沟分离膜7a。其后，如图2(b)所示，使用热磷酸等药品除去氮化硅膜4，作为元件分离结构形成适于微细化的、浅沟隔离结构。
接着，如图3(a)所示，在整面上由CVD法形成具有约400nm的膜厚的厚氮化硅膜8。接着，如图3(b)所示，选择性地蚀刻之后形成浮栅的区域上的氮化硅膜8，形成开口部8h。然后，把形成有该开口部8h的氮化硅膜8作为掩模，各向同性蚀刻多晶硅膜3的表面。由此，在多晶硅膜3a的表面形成浅槽部3a。通过该各向同性蚀刻，在氮化硅膜8的边下产生侧蚀部。
其后，在氮化硅膜8的包含开口部8h内的整面上通过CVD法堆积氧化硅膜，通过各向异性蚀刻对其进行反复蚀刻。该反复蚀刻进行到氮化硅膜8的表面露出。其结果，如图3(c)所示，在氮化硅膜8的侧壁形成由氧化硅膜构成的间隔膜9。
接着，如图4(a)所示，以间隔膜9为掩模，对多晶硅膜3及栅绝缘膜2进行蚀刻，露出P型硅衬底1的表面。此时，虽然利用蚀刻使多晶硅膜3的侧面露出，但该露出的多晶硅膜3的侧面由侧盖膜10覆盖。侧盖膜10是通过用CVD法在整面堆积约30nm膜厚的氧化硅膜并对该氧化硅膜进行各向异性蚀刻，从而进行反复蚀刻来形成。
接着，如图4(b)所示，以间隔膜9及氮化硅膜8为掩模，离子注入n型杂质(例如，砷)，在P型硅衬底1的表面自对准地形成n+型的源极区域11。
接着，如图4(c)所示，在间隔膜9及侧盖膜10包围的槽内形成和源极区域11接触的源极线12。源极线12通过用CVD法在整面堆积多晶硅膜、对该多晶硅膜用CMP法进行剖光而形成。此时，氮化硅膜8作为CMP的终点检测膜被利用。另外，源极线12的上面，被由氧化硅膜构成的源极线盖膜13覆盖。
接着，如图5(a)所示，使用热磷酸等药品除去氮化硅膜8，以间隔膜9为掩模，对多晶硅膜3及栅绝缘膜2进行各向异性蚀刻，形成一对浮栅13、13。浮栅13、13相对于间隔膜9自对准地形成。此时，在一对浮栅13、13的一端部形成尖锐部13a。这是因为通过上述的浅槽部3a形成时的各向同性蚀刻，槽部3a的端部向上方弯曲了的缘故。进而，通过CVD法在整面上堆积具有约20nm的膜厚的氧化硅膜，形成隧道绝缘膜14。这里，隧道绝缘膜14以覆盖浮栅13的侧面及上面的一部分而形成。
接着，如图5(b)所示，通过CVD法在整面顺序堆积具有约200nm膜厚的多晶硅膜15、约20nm膜厚的氮化硅膜16。也可以替代氮化硅膜16而堆积氧化硅膜。
接着，如图5(c)所示，以未图示的光致抗蚀剂层为掩模，蚀刻多晶硅膜15及氮化硅膜16，残留这些膜以覆盖存储单元形成区域的间隔膜9，并且在电容元件形成区域，在多晶硅膜构成的电容元件的下部电极17及其上，形成由氮化硅膜16构成的电容绝缘膜18。
接着，如图6(a)所示，通过CVD法在整面堆积具有约200nm膜厚的多晶硅膜19，如图6(b)所示，选择性地蚀刻多晶硅膜19，在电容绝缘膜18上形成和下部电极17对置的上部电极20。在选择性蚀刻该多晶硅膜19时，也可以同时形成被配置在存储单元形成区域的周边的MOS晶体管的栅电极。
然后，如图6(c)所示，在用光致抗蚀剂层21覆盖电容元件形成区域的状态下，通过各向异性蚀刻对残留在存储单元形成区域的多晶硅膜15及氮化硅膜16反复蚀刻，形成控制栅22。控制栅22自对准地形成在间隔膜9的侧壁。即，控制栅22被形成在间隔膜9的侧壁及构成沟道区域的P型硅衬底1上。
接着，如图7所示，在除去了光致抗蚀剂层21之后，在控制栅22的下部的侧壁形成微型间隔膜23。该微型间隔膜23能通过依靠CVD法堆积氧化硅膜、并反复蚀刻氧化硅膜来形成。而且，通过在该存储单元形成区域离子注入n型杂质(例如，砷)，相对于控制栅22自对准地形成n+型漏极区域24、24。源极区域11和漏极区域24之间的P型硅衬底1的表面成为沟道区域。
根据本实施方式，在P型硅衬底1的存储单元形成区域，形成相对于源极区域11左右对称的一对存储单元MC1、MC2，在同P型硅衬底1的电容元件形成区域，形成下部电极17和电容绝缘膜18和上部电极20构成的电容元件CAP。电容元件CAP的下部电极17通过对用于形成一对存储单元MC1、MC2的控制栅22的多晶硅膜15进行构图而形成，所以能缩短制造工序。另外，在通过离子注入在P型硅衬底1内形成成为电容电极的扩散层的情况下，需要用于离子注入引起的损伤恢复的热处理工序，而在本实施方式中，因为使用两层多晶硅膜形成电容元件，所以不需要特别的热处理工序，能充分确保电容元件CAP的可靠性，而且能防止存储单元MC1、MC2及周边的MOS晶体管的特性变动。
下面，就本发明的第二实施方式的半导体装置的制造方法，参照附图进行说明。在本实施方式中，对用于在同一半导体衬底上形成自对准型分离栅型EEPROM的存储单元、电容元件及MOS晶体管的制造方法进行说明。
如图8所示，在P型硅衬底1上，除了存储单元形成区域、电容元件形成区域之外，附加了MOS晶体管形成区域。存储单元形成区域、电容元件形成区域经过和第一实施方式相同的工序，显示和图6(a)相同的状态。在MOS晶体管形成区域中，沟槽6及槽分离膜7a用和第一实施方式相同的方法形成，和存储单元形成区域的隧道绝缘膜14同时被形成的绝缘膜也被用作栅绝缘膜14a。覆盖存储单元形成区域及电容元件形成区域的多晶硅膜19也覆盖MOS晶体管形成区域。
接着，如图19所示，选择性蚀刻多晶硅膜19、在电容绝缘膜18上形成和下部电极17对置的上部电极20，并且，在MOS晶体管形成区域的栅绝缘膜14a上形成栅电极30。
然后，如图10所示，在用光致抗蚀剂层21覆盖电容元件形成区域及MOS晶体管形成区域的状态下，通过各向异性蚀刻来反复蚀刻残留在存储单元形成区域的多晶硅膜15及氮化硅膜16，形成控制栅22。控制栅22自对准地形成在间隔膜9的侧壁。即，控制栅22在间隔膜9的侧壁及成为沟道区域的P型硅衬底1上形成。
接着，如图11所示，在除去光致抗蚀剂层21之后，在控制栅22的下部的侧壁形成微型间隔膜23。该微型间隔膜23能够通过用CVD方法堆积氧化硅膜、并反复蚀刻氧化硅膜来形成。而且，通过在该存储单元形成区域离子注入n型杂质(例如，砷)，相对于控制栅22自对准地形成n+型漏极区域24、24。源极区域11和漏极区域24之间的P型硅衬底1的表面成为沟道区域。
另外，通过在MOS晶体管形成区域也离子注入n型杂质(例如，砷)，形成MOS晶体管MT的n+型的源极区域31及n+型的漏极区域32。用于形成上述的存储单元的漏极区域24的离子注入和用于形成MOS晶体管MT的源极区域31及漏极区域32的离子注入也可以为同一离子注入工序。
根据本实施方式，在P型硅衬底1的存储单元形成区域，形成相对于源极区域11左右对称的一对存储单元MC1、MC2，在同P型硅衬底1的电容元件形成区域，形成下部电极17和电容绝缘膜18和上部电极20组成的电容元件CAP，进一步形成MOS晶体管MT。MOS晶体管MT的栅电极30因为和电容元件CAP的上部电极20同时形成，所以，和第一实施方式相比，能进一步谋求工序的共用化，能缩短制造工序。

Claims (6)

1、一种半导体装置的制造方法，其特征在于，包括，在半导体衬底上的存储单元形成区域，经由第一绝缘膜形成浮栅的工序；在所述浮栅上形成隧道绝缘膜的工序；在所述隧道绝缘膜上及所述半导体衬底上形成第一半导体膜的工序；在所述第一半导体膜上形成第二绝缘膜的工序；选择性蚀刻所述第一半导体膜及所述第二半导体膜，形成电容元件的下部电极及电容绝缘膜的工序；在所述半导体衬底上的整面，形成第二半导体层的工序；选择性蚀刻所述第二半导体层，在所述电容绝缘膜上形成和所述下部电极对置的上部电极的工序；及，选择性蚀刻在所述存储器形成区域残留的所述第二绝缘膜及所述第一半导体膜，形成邻接于所述浮栅的控制栅的工序。
2、根据权利要求1所述的半导体装置的制造方法，其特征在于，包括，选择性蚀刻所述第二半导体层，和所述上部电极同时在所述半导体衬底上形成MOS晶体管的栅电极的工序。
3、根据权利要求1所述的半导体装置的制造方法，其特征在于，所述形成浮栅的工序包括：在半导体衬底上，经由所述第一绝缘膜，顺序形成第三半导体层、掩模层的工序；加工所述掩模层，形成露出所述第三半导体层的表面的开口部的工序；把所述掩模层作为蚀刻掩模，各向同性蚀刻第三半导体层的表面的工序；在所述掩模层的开口部的侧壁形成间隔膜的工序；以所述间隔膜为蚀刻掩模，顺序蚀刻所述第三半导体层及所述第一绝缘膜，露出所述半导体衬底的工序；及，在除去所述硬掩模之后，以所述间隔膜作为蚀刻掩模，蚀刻所述第三半导体层的工序。
4、根据权利要求3所述的半导体装置的制造方法，其特征在于，所述掩模层是氮化硅膜。
5、根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一半导体膜及第二半导体膜是多晶硅膜。
6、根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一绝缘膜及第二绝缘膜是氧化硅膜或氮化硅膜。
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