CN103199091A

CN103199091A - 半导体结构及其制造方法

Info

Publication number: CN103199091A
Application number: CN2012100054337A
Authority: CN
Inventors: 李明东; 陈建铨; 连士进
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-01-10
Filing date: 2012-01-10
Publication date: 2013-07-10
Anticipated expiration: 2032-01-10
Also published as: CN103199091B

Abstract

本发明公开了一种半导体结构及其制造方法，该半导体结构包括一衬底、一有源元件、一第一半导体元件、一第二半导体元件及一被动元件。衬底具有一第一区及与第一区相连的一第二区。有源元件具有一掺杂区，掺杂区位于第一区。第一半导体元件、第二半导体元件及被动元件被设于第二区上。第一半导体元件、第二半导体元件及被动元件均被电性连接于有源元件。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构，且特别是有关于一种整合有源元件、多个半导体元件及被动元件元单一衬底的半导体结构。

背景技术

在半导体装置中，举例来说，会同时需要金属氧化半导体与其他半导体元件。一般来说，会将金属氧化半导体与其他半导体元件以分开的工艺，分别形成在不同的衬底上，再于封装过程中，利用打线将不同衬底上的金属氧化半导体与其他半导体元件作电性连接。

当一金属氧化半导体与一半导体元件整合在一起时，需要保留一段打线接合的空间。若一金属氧化半导体与多个半导体元件整合时，则需要保留更多打线接合的空间。因此，不但不利于整体装置微型化，且使得半导体装置的工艺复杂，并提高生产成本高。而且，金属氧化半导体与其他半导体元件之间电性连接的失误率会比较高，且效果不佳。

发明内容

本发明是有关于一种半导体结构，通过简化的工艺，将第一半导体元件、第二半导体元件、有源元件及被动元件整合于单一衬底上。相较于一般技术，实施例的半导体结构的制造方法简单且成本低，制造完成的半导体结构体积小，有利于微型化。此外，半导体元件有源元件及被动元件之间可具有良好的电性连接。

根据本发明的第一方面，提出一种半导体结构，包括一衬底、一有源元件、一第一半导体元件、一第二半导体元件及一被动元件。衬底具有一第一区及与第一区相连的一第二区。有源元件具有一掺杂区，掺杂区位于第一区。第一半导体元件、第二半导体元件及被动元件被设于第二区上，其中，第一半导体元件、第二半导体元件及被动元件均被电性连接于有源元件。

根据本发明的第二方面，提出一种半导体结构的制造方法。方法包括以下步骤：提供一单一衬底，单一衬底包括一第一区及与第一区相连的一第二区；形成一有源元件于第一区；形成一第一半导体元件、一第二半导体元件及一被动元件于第二区上；电性连接第一半导体元件与有源元件、第二半导体元件与有源元件及被动元件与有源元件。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体结构的有源元件、第一半导体元件、第二半导体元件及被动元件的上视图。

图2至图22绘示依照本发明一实施例的半导体结构的制造流程剖面图。

图23A至图23B绘示依照本发明一实施例的的掺杂浓度与对应的片阻值的示意图。

【主要元件符号说明】

1：半导体结构

10：衬底

101：场氧化层

102：牺牲氧化层

103、103’、105：介电材料层

104、106、108、110、112、118、120、122：介电层

107、109、109b：电极材料

107a、107b、107c、107d、109a、109b、109c：电极

109d：本体部

114、126：内联机

116’、128：导线

150：掺杂区

151、153：阱

20：第一半导体元件

30：第二半导体元件

40：被动元件

50：有源元件

A1：第一区

A2：第二区

K：开口

M1～M11：光刻胶

P1、P2：表面

具体实施方式

图1是绘示依照本发明一实施例的一半导体结构1的上视图，如图1所示，半导体结构1包括一衬底10、一第一半导体元件20、一第二半导体元件30、一被动元件40及一有源元件50。于此仅绘示出第一半导体元件20、第二半导体元件30、被动元件40及有源元件50的结构，省略元间之间的连接导线。于此实施例中，第一半导体元件20、第二半导体元件30、被动元件40及有源元件50被设置于单一衬底10上。

图2至图22是绘示如图1的半导体结构1沿X-X切线的剖面的制造流程图。请参考图2，提供一衬底10，衬底10具有一第一区A1及一第二区A2。第二区具有第一表面P1及与第一表面相对而设的第二表面P2。第一区A1具有一掺杂区150，掺杂区150包括第二导电型的第一阱151及第一导电型的第二阱153，第一导电型与第二导电型是不相同的。举例来说，于此实施例中的第一阱151是注入杂质例如硼(boron)，以使第一阱151具有足够的P型杂质，第二阱153是注入杂质例如磷(phosphorus)，以使第二阱153具有足够的N型杂质。接着，对衬底10的表面进行清洗后，形成图案化硅化物(未绘示出)，以定义一场氧化层101于衬底10的表面上，然后，移除图案化硅化物后，清洗衬底10表面，形成一牺牲氧化层102，执行一阈值电压(VT)调整注入。

请参考图3～图4。如图3所示，形成一第一介电材料层103于场氧化层101上。如图4所示，利用黄光光刻工艺形成光刻胶层M1后，移除光刻胶层M1未遮蔽到的第一介电材料层103以形成图案化第一介电材料层103’后，移除光刻胶层M1。然后，请参考图5，移除第一区A1的牺牲氧化层102并清洗衬底10表面后，执行一氧化工艺，以于第一区A1形成一第四介电层104，且同时氧化第二区A2的图案化第一介电材料层103’，以形成一第二介电材料层105，第二介电材料层105可以作为之后工艺的刻蚀终止层。于此实施例中，图案化第一介电材料层103’及第二介电材料层105是形成为第一介电层106。于此实施例中，光刻胶层M1的移除可以执行于牺牲氧化层102形成之前或牺牲氧化层102形成之后，并不作限制。

请参考图6，沉积一第一电极材料107，第一电极材料107例如是多晶硅材料、复晶硅锗(poly silicon-germanium)材料或掺杂的单晶硅材料。并且，对于第一电极材料107注入杂质例如磷，以使第一电极材料107具有足够的第一导电型(N型)杂质。接着，再使用标准清洗步骤(标准化的第一步清洗SCl及标准化的第二步清洗SC2)作表面清洁。于一实施例中，注入杂质例如磷的方式，可以使用三氯化磷酰(POCl₃)的气体以扩散的方式掺杂磷离子至第一电极材料107，或直接使用磷离子以注入(implant)的方式掺杂至第一电极材料107。

请参考图7，利用黄光光刻工艺形成光刻胶层M21～M24，以移除光刻胶层M21～M24未遮蔽到的第一电极材料107(绘示于图6)以形成第一电极107a、第一电极107b、第三电极107c及第五电极107d后，可以执行一干法(例如等离子体)清洁作表面清洁，接着，湿法清洁的方式移除光刻胶层M21～M24。

请参考图8，先进行一清洗步骤，再执行一高温热氧化步骤，于第一电极107a、第一电极107b、第三电极107c、第五电极107d及第一介电层106上形成一第三介电层108。接着，沉积一第二电极材料109(例如是多晶硅材料、复晶硅锗材料或掺杂的单晶硅材料)于第三介电层108上，并且对于第二电极材料109注入杂质例如硼，以使第二电极材料109具有足够的第二导电型(P型)杂质。其中，注入杂质例如硼的浓度是第一掺杂浓度。

请参考图9，利用黄光光刻工艺形成图案化光刻胶层M3，对图案化光刻胶层M3暴露的第二电极材料109注入杂质例如磷，以使暴露的第二电极材料109具有足够的第一导电型(N型)杂质。于此实施例中，注入杂质例如磷的浓度是第二掺杂浓度，第二掺杂浓度大于第一掺杂浓度，因此，经过第一导电型(N型)杂质的注入之后，暴露的第二电极材料109是形成第一导电型(N型)的第四电极109a(绘示于图10)。

请参考图10所示，利用黄光光刻工艺形成图案化光刻胶层M4，对图案化光刻胶层M4暴露的第二电极材料109(绘示于图9)注入杂质例如硼，以使暴露的第二电极材料具有足够的第二导电型(P型)杂质。于此实施例中，注入杂质例如硼的浓度是第三掺杂浓度，第三掺杂浓度大于第一掺杂浓度。接着，因此，经过第二导电型(P型)杂质的注入之后，形成第二导电型(P型)的第二电极109b及第二电极109c。然后，以干法(例如是等离子体)清洁的方式执行一清洁步骤，然后移除图案化光刻胶层M4。

此外，于此实施例中虽然是先执行图8中，对于第二电极材料109注入杂质例如硼，以使第二电极材料109具有足够的第二导电型(P型)杂质的步骤，再执行图10中，对图案化光刻胶层M4暴露的第二电极材料109(绘示于图9)注入杂质例如硼，以使暴露的第二电极材料具有足够的第二导电型(P型)杂质的步骤。然而，亦可以先执行图10的上述步骤，再执行图8的上述步骤。

请参考图10～图11，利用黄光光刻工艺形成图案化光刻胶层M51、图案化光刻胶层M52、图案化光刻胶层M53及图案化光刻胶层M54，移除图案化光刻胶层M51～M54未遮蔽到的第二电极材料109b及第二电极材料109c，以形成第二电极109b’、第二电极109c’及本体部109d’后，执行一干法(例如等离子体)清洁作表面清洁，接着，以湿法清洁的方式移除图案化光刻胶层M51～M54。然后，执行一标准清洗动作后，执行一回火步骤，于充满氮气(N2)的环境中，800℃至900℃的温度下进行20分钟至40分钟的回火步骤。

请参考图12，利用黄光光刻工艺形成图案化光刻胶层M61及图案化光刻胶层M62，对图案化光刻胶层M61及图案化光刻胶层M62、场氧化层101及第三介电层108未遮蔽的第一阱151，以倾角(tilt)与旋转(rotate)注入的方式注入杂质例如磷，以形成具有足够的第一导电型(N型)杂质的源极浅掺杂区154a及漏极浅掺杂区154b。接着，以干法(例如是等离子体)清洁后，去除图案化光刻胶层M61及图案化光刻胶层M62。

请参考图13，同样地，利用黄光光刻工艺形成图案化光刻胶层M71及图案化光刻胶层M72，对图案化光刻胶层M71及图案化光刻胶层M72、场氧化层101及第三介电层108未遮蔽的第二阱152，以倾角(tilt)与旋转(rotate)注入的方式注入杂质例如硼，以形成具有足够的第二导电型(P型)杂质的源极浅掺杂区155a及漏极浅掺杂区155b。接着，以干法清洁后，去除图案化光刻胶层M71及图案化光刻胶层M72。

请参考图14，先进行一表面清洁步骤，然后沉积图案化第二介电层110于第五电极107d上第三介电层108的侧壁、第一电极107a上第三介电层108的侧壁、第一电极107b上第三介电层108的侧壁、第二电极109b’上第三介电层108的侧壁、第二电极109c’上第三介电层108的侧壁、第四电极109a’上第三介电层108的侧壁及及本体部109d’的侧壁。

请参考图15，利用黄光光刻工艺形成图案化光刻胶层M81及图案化光刻胶层M82，对图案化光刻胶层M81及图案化光刻胶层M82、场氧化层101、第三介电层108及图案化第三介电层110未遮蔽的源极浅掺杂区154a及漏极浅掺杂区154b注入杂质例如磷，以形成具有足够的第一导电型(N型)杂质的源极浅掺杂区154c及漏极浅掺杂区154d。接着，以干法(例如等离子体)清洁后，去除图案化光刻胶层M81及图案化光刻胶层M82。

请参考图16，利用黄光光刻工艺形成图案化光刻胶层M91及图案化光刻胶层M92，对图案化光刻胶层M91及图案化光刻胶层M92、场氧化层101、第三介电层108及图案化第三介电层110未遮蔽的源极浅掺杂区155a及漏极浅掺杂区155b注入杂质例如硼，以形成具有足够的第二导电型(P型)杂质的源极重掺杂区155c及漏极重掺杂区155d。接着，以干法(例如是等离子体)清洁后，去除图案化光刻胶层M91及图案化光刻胶层M92。接着，对源极浅掺杂区154a、漏极浅掺杂区154b、源极浅掺杂区154c、漏极浅掺杂区154d、源极浅掺杂区154a、漏极浅掺杂区154b源极重掺杂区155c及漏极重掺杂区155d执行回火步骤。

请参考图17，先执行一清洁步骤以清洗表面，接着，形成一平坦化的第四介电层112，第四介电层112的材料例如是硼磷硅玻璃(BPSG)。平坦化第四介电层112的方法可以是以化学式机械抛光(CMP)的方式直接对第四介电层112进行平坦化。当然，亦可以对第四介电层112加热至实质上850℃的温度后，先进行湿法清洗，再以光刻胶材料(未绘示出)涂布于第四介电层112上，进行一回蚀(etch back)的步骤，并去除光刻胶材料，如此一来，亦可以达到平坦化第四介电层112的效果。

请参考图18～图19，其绘示形成接触窗及第一导线的流程图。如图18所示，利用黄光光刻工艺形成图案化光刻胶层M9，对图案化光刻胶层M9未遮蔽的第四介电层112(绘示于图17)进行刻蚀(例如是干刻蚀)，以形成图案化第四介电层112’及图案化第四介电层112’之间的多个接触窗孔。接着，进行一清洁动作，例如以等离子体作干法清洁。然后，去除图案化光刻胶层M9。

如图19所示，可以先使用氢氟酸作表面清洁，接着，形成一阻挡层(未绘示出)于图案化第四介电层112’的侧壁，再进行一温度为600℃至700℃，时间为10秒至50秒的快速热处理步骤，阻挡层(未绘示出)例如是钛及氮化钛(Ti及TiN)。接着，形成第一内联机114于图案化第四介电层112’之间的多个接触窗孔中，第一内联机114的材料例如是钨(W)。然后，回蚀部份的第一内联机114，使得第一内联机114与图案化第四介电层112’齐平。接着，形成一第一导线材料116于第一内联机114与图案化第四介电层112’的表面上。第一导线材料116例如是铝铜(AlCu)及氮化钛(TiN)。

请参考图20，图案化第一导线材料116(绘示于图19)以形成图案化第一导线116’。此时，即形成第一半导体元件20、第二半导体元件30、被动元件40及有源元件50。有源元件50被设置于第一区A1，第一半导体元件20、第二半导体元件30及被动元件40被设置于第二区A2。

以下说明于一实施例的有源元件的导线连接的型式。当然，可以依照实际电路设计来改变导线连接的方式，并不作限制。

请参考图21所示，填充一图案化的第五介电层118于图案化第一导线116’之间以作电性绝缘。图案化的第五介电层118对应于第一区A1的位置，是形成多个接触窗孔，以利一导电材料注入，形成第二内联机126，第二内联机126的材料例如是钨。接着，于第一区A1对应于第二内联机126上的位置，形成图案化第二导线128。然后，由下而上依序形成一第六介电层材料及一第七介电层材料，第六介电层材料例如是氧化硅，第七介电层材料例如是氮化硅。利用黄光光刻工艺形成图案化光刻胶层M10，对图案化光刻胶层M10未遮蔽的第六介电层及第七介电层进行刻蚀，以形成图案化第六介电层120及图案化第七介电层122。

请参考图22，先移除图21的图案化光刻胶层M10，接着，形成图案化光刻胶层M11于衬底10的第二区的第二表面P2，以对第二区的第二表面P2以形成一开口K，开口K是对应至第一半导体元件20及第二半导体元件30的位置，或者开口K亦可以仅对应至第一半导体元件20的位置，并不作限制。

请参考图23A至图23B，其绘示依照本发明一实施例的的掺杂浓度与对应的片阻值(sheet resistance)的示意图。可以依照工艺的需求，选择所需要的掺杂浓度及片阻值。请先参考图23A，其绘示于图10形成第一半导体元件部份的电极时，硼离子的掺杂浓度(横轴)对应于电极的片阻值(纵轴)的示意图，图23A所示的范围皆可以作为硼离子重掺杂浓度的选择，可以依照工艺的需求选择适当的浓度及片阻值。以图23A的横轴最接近坐标原点的数值30K4E15为例，30K是表示硼离子注入能量是30000电子伏特(eV)，4E15是表示每平方厘米的原子数(atom/cm²)是4×10¹⁵个原子。

图23B是绘示于图8形成第二半导体元件的本体部时，硼离子的掺杂浓度(横轴)对应于电极的片阻值(纵轴)的示意图，图23B所示的范围皆可以作为硼离子浅掺杂浓度的选择，可以依照工艺的需求选择适当的浓度及片阻值。同样地，以图23B的横轴最接近坐标原点的数值30K1.53E14为例，30K是表示硼离子注入能量是30000电子伏特(eV)，1.53E14是表示每平方厘米的原子数(atom/cm²)是1.53×10¹⁴个原子。

本发明上述实施例的第一半导体元件例如是一电热偶堆或一热电偶，用以测量一热端的辐射热与一冷端(例如环境端)的温度差。第二半导体元件例如是一热敏电阻，用以测量一环境(冷端)的温度，以提供电热偶堆或热电偶作为温度校正之用。有源元件例如是金属氧化物半导体，电性连接至第一半导体元件、一第二半导体元件及被动元件，有源元件可以放大第一半导体元件及第二半导体元件的电讯号，亦可以将电讯号作运算处理。被动元件例如是电容，可以依照电路的设计而与金属氧化物半导体形成一电路以搭配有源元件作运算处理。

综上所述，以本发明上述实施例所制成的半导体结构，可以整合第一半导体元件、一第二半导体元件、有源元件及被动元件于单一衬底上，以缩小体积且有利于微型化。此外，本发明上述实施例可以同时形成栅极氧化层及刻蚀阻挡层，同时形成栅极电极、热电偶的其中一电极及电容下电极以简化工艺。使用两次的掺杂步骤及一次的黄光光刻工艺，即可以定义出栅极电极、热敏电阻的电极。并且，仅需要再一次掺杂即可以形成电容的上电极。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构，包括：

一衬底，具有一第一区及与该第一区相连的一第二区；

一有源元件，具有一掺杂区，该掺杂区位于该第一区；

一第一半导体元件及一第二半导体元件，设于该第二区上；以及

一被动元件，设于该第二区上，其中，该第一半导体元件、该第二半导体元件及该被动元件均被电性连接于该有源元件。

2.根据权利要求1所述的半导体结构，其中该第一半导体元件包括一第一热电偶，该第二半导体元件是一热敏电阻。

3.根据权利要求2所述的半导体结构，其中该有源元件是一互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)，该第一热电偶具有一第一电极及一第二电极，该热敏电阻具有一本体部，该被动元件具有一第三电极及一第四电极，该互补式金属氧化物半导体具有一第五电极，一第二介电层设置于该第一电极、该第二电极、该本体部、该第四电极及该第五电极之间，该第一电极、该第二电极、该本体部、该第三电极、该第四电极及该第五电极是一掺杂的多晶硅薄膜、掺杂的复晶硅锗薄膜或一掺杂的单晶硅薄膜。

4.根据权利要求3所述的半导体结构，其中该第一电极、该第三电极、该第四电极及该第五电极是一第一导电型，且该第二电极及该本体部是一第二导电型。

5.根据权利要求1所述的半导体结构，更包括一第一介电层，设置于该第一半导体元件、该第二半导体元件与该衬底之间，其中该衬底的该第二区具有一第一面及相对于该第一面的一第二面，该第一半导体元件、该第二半导体元件及该被动元件被设置于该第一面上，且该第二面具有一开口，该开口是对应于该第一半导体元件的位置而设置。

6.一种半导体结构的制造方法，包括：

提供一单一衬底，该单一衬底包括一第一区及与该第一区相连的一第二区；

形成一有源元件于该第一区；

形成一第一半导体元件、一第二半导体元件及一被动元件于该第二区上；以及

电性连接该第一半导体元件与该有源元件、该第二半导体元件与该有源元件及该被动元件与该有源元件。

7.根据权利要求6所述的半导体结构的制造方法，其中该第二区具有一第一表面及与该第一表面相对的一第二表面，该第二表面具有一开口对应至该第一半导体元件的位置，该第一半导体元件的形成方法包括：

形成一第一介电层于该第一表面上；

形成一第一电极于该第一介电层上；

形成一第二电极于该第一介电层上，该第二电极与该第一电极相邻而设；

形成一第二介电层于该第一电极及该第二电极之间；

形成一第一导电层于该第一电极及该第二电极上，以电性连接该第一电极及该第二电极。

8.根据权利要求7所述的半导体结构的制造方法，其中该第二半导体元件的形成方法包括：

形成该第一介电层于该第一表面上；

形成一本体部于该第一介电层上；

形成该第二介电层于该本体部的周围；以及

形成一对第二导电层于该本体部上。

9.根据权利要求8所述的半导体结构的制造方法，其中形成该被动元件的方法包括：

形成一第三电极于该第二区上；

形成一第三介电层于该第三电极上；以及

形成一第四电极于该第三介电层上。

10.根据权利要求9所述的半导体结构的制造方法，其中该有源元件为一互补式金属氧化物半导体，该互补式金属氧化物半导体具有一第五电极，该第一电极、该第三电极、该第四电极及该第五电极是一第一导电型，且该第一电极、该第三电极及该第五电极是同时形成，该第二电极及该本体部是一第二导电型，且该第二电极及该本体部是同时形成，该第一介电层包括一第一介电材料层及一第二介电材料层，该互补式金属氧化物半导体具有一第四介电层设置于该单一衬底及该第五电极之间，该第四介电层是与该第一介电材料层同时形成。