KR20170129269A - 본딩된 반도체 구조체의 에칭 스톱 영역 기반의 제작 - Google Patents

본딩된 반도체 구조체의 에칭 스톱 영역 기반의 제작 Download PDF

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KR20170129269A
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Abstract

다수의 디바이스 제작 응용에서 SOI 웨이퍼들의 필요성을 제거하기 위한 본딩된 반도체 디바이스 구조체 및 디바이스 구조체 제작 공정. 일부 예들에서, 에칭 스톱 층은 벌크 반도체 웨이퍼 상에의 액티브 디바이스 구조체의 제작 중에 제자리에서 형성된다. 에칭 스톱 층은, 액티브 디바이스 구조체가 핸들 웨이퍼에 본딩되는 층 전사 공정에서 벌크 반도체 웨이퍼로부터 활성 디바이스 구조체가 분리되게 한다. 이러한 예들은 SOI 웨이퍼의 고비용을 피하면서 고성능 및 저전력 반도체 디바이스들 (예를 들어, 완전 또는 부분적으로 공핍된 채널 트랜지스터들) 의 제조를 가능하게 한다. 일부 예들에서, 게이트는 자체 정렬 공정에서 에칭 스톱 층 임플란트를 마스킹하여 별도의 마스킹 층을 요구하지 않고도 게이트 아래에 완전히 공핍된 채널을 생성하고 소스 및 드레인 영역들에서보다 더 깊은 임플란트들을 생성한다.

Description

본딩된 반도체 구조체의 에칭 스톱 영역 기반의 제작{ETCH STOP REGION BASED FABRICATION OF BONDED SEMICONDUCTOR STRUCTURES}
SOI (Silicon-on-insulator) 디바이스 제조 기술은 SOI 웨이퍼를 사용하여 다양한 종류의 상이한 고성능 및 저전력 반도체 디바이스들 및 회로들을 제작한다. SOI 웨이퍼는 전형적으로 트랜지스터 및 다른 액티브 디바이스가 형성되는 얇은 실리콘 층을 포함하는 상부 부분과 하부 벌크 실리콘 웨이퍼 사이에 전기적으로 절연된 매립 산화물 (BOX) 층을 갖는다. 일부 예들에서, 액티브 디바이스 및 집적 회로 프로세싱 모두는 SOI 웨이퍼 상에서 수행된다. 얇은 실리콘 층과 벌크 실리콘 웨이퍼 사이의 전기적 절연의 결과로서, 이들 액티브 디바이스들은 벌크 실리콘 웨이퍼들 상에 직접 제작되는 유사한 디바이스들보다 더 높은 성능 및 더 낮은 전력으로 동작하는 경향이 있다. 다른 예들에서, 층 전사 공정은 핸들 웨이퍼로 SOI 웨이퍼의 상부 액티브 디바이스 부분을 전송하는데 사용된다. 이 공정에서, SOI 웨이퍼의 상부 부분은 핸들 웨이퍼에 본딩되고, SOI 웨이퍼의 벌크 기판 및 BOX 층은 제거된다. 일부 예들에서, 핸들 웨이퍼는 예를 들어 미국 특허 제 8,466,036호 기재된 바와 같이 액티브 디바이스 층과 핸들 웨이퍼의 벌크 기판 사이에 하나 이상의 트랩 리치 층들을 포함하여 기생 표면 전도를 억제하고 핸들 웨이퍼 상의 하나 이상의 디바이스들의 RF 성능을 향상시킨다.
SOI 웨이퍼 기반의 디바이스 제작 기술은 많은 이점을 제공하지만, 벌크 반도체 웨이퍼와 비교할 때 SOI 웨이퍼의 높은 비용은 이러한 제작 방법의 사용을 가능한 반도체 디바이스 시장의 작은 하위 세트로 제한시킨다.
일부 예들에서, 트랜지스터는 기판을 포함하는 반도체 웨이퍼의 상부 부분에 대해 구축된다. 이 공정에서, 트랜지스터의 게이트를 구성하고, 트랜지스터의 소스 및 드레인 영역들을 형성하고, 트랜지스터의 소스 및 드레인 영역들을 어닐링한다. 게이트를 구성한 이후, 절연체를 트랜지스터 상에 형성하기 이전에, 에칭 스톱 도펀트를 반도체 웨이퍼의 상부 부분에서 주입하여 트랜지스터 아래에 에칭 스톱 영역을 형성한다. 절연체를 트랜지스터 상에 형성한다. 절연체를 형성한 이후, 핸들 웨이퍼의 상부 표면을 반도체 웨이퍼에 본딩한다. 본딩한 이후, 반도체 웨이퍼의 하부 기판 부분을 제거한다. 이 공정에서, 반도체 웨이퍼의 하부 기판 부분을 에칭 스톱 영역까지 에칭한다.
일부 예들에서, 제작된 구조체는 기판을 포함하는 반도체 웨이퍼의 부분 상에 구축된다. 제작된 구조체는 게이트, 소스 영역, 및 드레인 영역을 포함한다. 트랜지스터의 게이트는 반도체 웨이퍼의 부분의 표면 상에 형성되고 트랜지스터의 소스 및 드레인 영역들은 반도체 웨이퍼의 부분 중에 형성된다. 에칭 스톱 도펀트를 트랜지스터의 게이트 및 반도체 웨이퍼의 부분의 표면을 통해 주입하여 트랜지스터 아래의 반도체 웨이퍼의 부분에 에칭 스톱 영역을 형성한다. 이 공정에서, 게이트는 주입을 마스킹하여 트랜지스터의 채널 영역에서보다 트랜지스터의 소스 및 드레인 영역들에 더 깊은 임플란트를 제조한다. 주입 이후, 절연체를 트랜지스터 상에 형성한다. 절연체를 형성한 이후, 핸들 웨이퍼를 제작된 구조체 상에 본딩한다. 본딩한 이후, 반도체 웨이퍼의 하부 기판 부분을 제거한다. 이 공정에서, 반도체 웨이퍼의 하부 기판 부분을 에칭 스톱 영역까지 에칭한다.
일부 예들에서, 반도체 구조체는 평면 표면 및 오목부를 둘러싸는 주변 평면 영역을 갖는 반대 표면을 갖는 반도체 웨이퍼의 부분을 포함하고, 여기서 평면 표면과 반대 표면의 주변 평면 영역 사이의 반도체 웨이퍼의 부분은 평면 표면과 오목부 사이의 반도체 웨이퍼의 부분보다 더 두껍다. 반도체 구조체는 또한 반도체 웨이퍼 부분의 평면 표면 상의 제작된 구조체를 포함한다. 제작된 구조체는 게이트, 소스 영역, 및 드레인 영역을 포함한다. 트랜지스터의 게이트는 평면 표면과 오목부 사이의 반도체 웨이퍼 부분에 트랜지스터의 채널을 생성하기 위해 오목부 반대에서 오목부와 정렬되는 평면 표면 상에 있고, 트랜지스터의 소스 및 드레인 영역들은 평면 표면과 반대 표면의 주변 평면 영역 사이의 반도체 웨이퍼의 부분에 있다. 반도체 구조체는 또한 제작된 구조체의 표면에 본딩된 핸들 웨이퍼를 포함한다.
도 1은 본딩된 반도체 구조체를 제작하는 방법의 일례의 흐름도이다.
도 2a, 도 2b 및 도 2c는 반도체 구조체 제작 공정의 예에서의 상이한 각각의 단계들에서 주입된 에칭 스톱 층들을 갖는 반도체 구조체들의 예들의 개략도이다.
도 3a 및 도 3b는 상이한 반도체 재료 층들에 대한 깊이의 함수로서 시뮬레이션된 주입 이온 밀도의 개략도이다.
도 4는 반도체 구조체의 일례의 다이어그램도이다.
도 5는 반도체 구조체의 일례의 다이어그램도이다.
도 6은 본딩된 반도체 구조체의 일례의 다이어그램도이다.
도 7a, 도 7b 및 도 7c는 상이한 각 공정 단계들 이후의 본딩된 반도체 구조체의 일례의 다이어그램도이다.
도 8은 도 7a 내지 도 7c의 상이한 프로세싱 단계들 이후에 형성된 본딩된 반도체 구조체의 일례의 다이어그램도이다.
도 9는 본딩된 반도체 구조체를 제작하는 방법의 일례의 흐름도이다.
다음의 설명에서, 동일한 참조 번호는 동일한 엘리먼트를 식별하는데 사용된다. 또한, 도면들은 예시적인 실시형태들의 주요 특징들을 도식적으로 도시하기 위한 것이다. 도면들은 실제 실시형태들의 모든 특징이나 묘사된 엘리먼트의 상대 치수들를 나타내기 위한 것이 아니며, 축척대로 도시되지 않는다.
본 명세서에 기재된 예들은 많은 디바이스 제작 응용에서 SOI 웨이퍼들의 필요성을 제거하기 위해 본딩된 반도체 디바이스 구조체 및 디바이스 구조체 제작 공정을 제공한다. 일부 예들에서, 에칭 스톱 층은 벌크 반도체 웨이퍼 상에의 액티브 디바이스 구조체의 제작 중에 제자리에서 형성된다. 에칭 스톱 층은, 액티브 디바이스 구조체가 핸들 웨이퍼에 본딩되는 층 전사 공정에서 벌크 반도체 웨이퍼로부터 활성 디바이스 구조체가 분리되게 한다. 이러한 예들은 SOI 웨이퍼의 고비용을 피하면서 고성능 및 저전력 반도체 디바이스들 (예를 들어, 완전 또는 부분적으로 공핍된 채널, 또는 얇은 채널 트랜지스터들) 의 제조를 가능하게 한다. 일부 예들에서, 게이트는 자기 정렬 공정에서 에칭 스톱 층 임플란트를 마스킹하여 별도의 마스킹 층을 요구하지 않고도 게이트 아래에 완전히 공핍된 채널을 생성하고 소스 및 드레인 영역들에서보다 더 깊은 임플란트들을 생성한다. 일부 예들은 또한 추가 비용 절감을 달성하기 위해 공정 단계들 (예를 들어, 에칭 스톱 임플란트와 소스 및 드레인 임플란트들을 동시에 어닐링) 을 결합한다.
도 1은 본딩된 반도체 구조체를 제작하는 방법의 예를 도시한다. 이 방법에 따르면, 트랜지스터가 기판을 포함하는 반도체 웨이퍼의 상부 부분에 대해 형성된다 (도 1, 블록 10). 이 공정에서, 트랜지스터의 게이트를 구성하고, 트랜지스터의 소스 및 드레인 영역들을 형성하고, 트랜지스터의 소스 및 드레인 영역들을 어닐링한다. 게이트를 구성한 이후, 절연체를 트랜지스터 상에 형성하기 이전에, 에칭 스톱 도펀트를 반도체 웨이퍼의 상부 부분에 주입하여 트랜지스터 아래에 에칭 스톱 영역을 형성한다 (도 1, 블록 14). 절연체를 트랜지스터 상에 형성한다 (도 1, 블록 12). 절연체를 트랜지스터 상에 형성한 이후, 핸들 웨이퍼의 상부 표면을 반도체 웨이퍼에 본딩시킨다 (도 1, 블록 16). 핸들 웨이퍼를 반도체 웨이퍼의 상부 표면에 본딩시킨 이후, 반도체 웨이퍼 기판의 하부 기판 부분을 제거한다 (도 1, 블록 18). 이 공정에서, 반도체 웨이퍼의 하부 기판 부분을 에칭 스톱 영역까지 에칭한다.
도 2a 내지 도 2c를 참조하면, 도 1의 방법에서, 반도체 웨이퍼 (19) (도 1, 블록 10) 상에 트랜지스터 (20) 를 구축하는 공정은 (1) 트랜지스터 (20) 의 게이트 (22) 의 구성 (도 2a), (2) 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 의 형성, 및 (3) 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 의 어닐링 (도 2c) 을 포함한다. 반도체 웨이퍼 (19) 는 벌크 실리콘 웨이퍼와 같은 벌크 반도체 웨이퍼일 수 있다. 이 공정에서, 게이트(22) 는 일반적으로 반도체 웨이퍼 (19) 의 상부 부분 위에 형성되고, 소스 및 드레인 영역들 (24, 26) 은 일반적으로 반도체 웨이퍼의 상부 부분 중에 형성된다.
도 2a를 참조하면, 트랜지스터 (20) 의 게이트 (22) 는 반도체 웨이퍼 (19) 상에 얇은 절연체 층 (28) (게이트 유전체) 을 형성하고 절연체 층 (28) 상에 전기 전도체 (30) (게이트 전극) 를 형성함으로써 구성된다. 도시된 예들에서, 게이트 (22) 는 또한 한 쌍의 유전체 스페이서들 (32, 34) 을 포함한다. 일부 예들에서, 절연체 층 (28) 은 실리콘 이산화물이고, 전기 전도체 (30) 는 폴리실리콘이고, 반도체 웨이퍼 (19) 는 벌크 실리콘 기판이다.
도 2b를 참조하면, 소스 및 드레인 영역들 (24, 26) 은 도펀트를 반도체 웨이퍼 (19) 에 주입함으로써 형성된다. 일부 예들에서, 마스킹 층이 소스 및 드레인 영역들 (24, 26) 을 한정하도록 반도체 웨이퍼 (19) 상에 데포짓된다. 주입 동안, 소스 및 드레인 영역들 (24, 26) 의 주입은 마스킹 층에서의 개구부를 통해 일어나며, 마스킹 층은 이와 다르게 반도체 웨이퍼 (19) 의 게이트 영역 및 다른 영역들에 도펀트의 주입을 차단한다. 이 공정에서, 유전체 스페이서들 (32, 34) 은 주입을 조절하여, 소스 및 드레인 영역들 (24, 26) 에서의 도펀트 프로파일들을 깊이의 함수로서 게이트 영역으로부터 테이퍼 (taper) 되도록 한다.
도 2c는 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 이 어닐링된 이후의 반도체 웨이퍼 (19) 를 도시한다. 일부 예들에서, 소스 및 드레인 영역들 (24, 26) 을 어닐링하여 주입된 도펀트 종들을 활성화시키기 위해 급속 열 처리가 수행된다. 일부 예들에서, 급속 열 처리는 600℃-1100℃ 범위의 피크 온도에서 30 초 어닐링을 포함한다.
도 2a-도 2c에 도시된 각각의 예는 에칭 스톱 영역 (36) 을 포함한다. 다양한 상이한 도펀트들은 에칭 스톱 영역 (36) 을 형성하는데 사용될 수 있다. 일부 예들에서, 에칭 스톱 도펀트는 게르마늄, 탄소, 붕소, 질소, 아르곤, 산소 및 실리콘 중 하나 이상을 포함한다. 에칭 스톱 도펀트는 트랜지스터 (20) 를 구축하는 공정 중 다양한 상이한 단계들에서 주입될 수 있다 (도 1, 블록 14). 일반적으로, 주입 영역 (36) 은 하나 이상의 고온 (예를 들어, 600℃ 이상의 온도) 열 처리 단계들이 완료되고 절연체 층 (예를 들어, 콘택트 유리와 같은 층간 유전체 층) 이 트랜지스터 (20) 상에 형성 (도 1, 블록 12) 되기 이전에 형성되어야 한다. 이러한 방식으로, 에칭 스톱 도펀트의 현저한 확산으로, 실행 가능한 에칭 스톱을 제공하기 위해 타겟 깊이에서 충분한 피크 도펀트 농도를 유지하는 것을 피할 수 있다. 일부 예들에서, 에칭 스톱 임플란트는 집적 회로 (IC) 제작 공정의 FEOL (front end-of-the-line) 부분 (즉, 트랜지스터들, 커패시터들 및 레지스터들과 같은 개별 디바이스들이 반도체에서 패턴화되는 IC 제작 공정의 부분) 의 단부를 향해 수행된다.
도 2a 및 도 2b에 도시된 예들에서, 에칭 스톱 도펀트 (36) 는 게이트 (22) 가 구성된 이후, 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 이 어닐링되기 이전에 주입된다 (도 1, 블록 14). 예를 들어, 도 2a에 도시된 바와 같이, 에칭 스톱 도펀트는 게이트 (22) 가 구성된 이후, 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 이 형성되기 이전에 주입된다 (도 1, 블록 14). 대조적으로, 도 2b에 도시된 예는 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 이 주입되었지만 이들이 어닐링되기 이전에 에칭 스톱 도펀트가 주입되는 것을 도시한다 (도 1, 블록 14). 도 2b의 예에서는, 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 및 주입된 에칭 스톱 영역 (36) 은 전형적으로 동시에 어닐링된다.
도 2c에 도시된 예에서, 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 이 어닐링된 이후, 절연체 (예를 들어, 층간 유전체) 가 형성되기 이전에 (도 1, 블록 14) 에칭 스톱 도펀트가 주입된다 (도 1, 블록 14). 본 발명자들은 에칭 스톱 도펀트가 에칭 스톱 영역 (36) 이 에칭 스톱으로서 잘 작동하도록 전기적으로 활성화 (예를 들어, 어닐링) 될 필요가 없다는 것을 발견했다.
예시된 예들에서, 에칭 스톱 도펀트는 게이트 (22) 가 구성된 이후 절연체가 트랜지스터 상에 형성되기 이전에 주입된다. 이들 예에서, 게이트는 주입을 마스킹하여 트랜지스터 (20) 의 게이트 (22) 아래의 채널 영역에서보다 트랜지스터 (20) 의 소스 및 드레인 영역들에 더 깊은 임플란트를 제조하여, 매우 얇은 채널을 갖는 트랜지스터들이 생성될 수 있게 한다.
다른 예에서, 에칭 스톱 도펀트는 게이트 (22) 가 구성되기 이전, 희생 산화물 층이 형성된 이후에 주입된다. 희생 산화물 층들은 종종 웨이퍼의 분리 공정의 일부로서 사용된다. 결과적으로, 디바이스들 및 이들의 게이트들이 제작되기 이전에 희생 산화물 층들이 형성된다. 희생 산화물 층들은 일반적으로 게이트 산화물들보다 높은 온도들에서 형성되므로, 희생 산화물 단계 이후의 주입 수행은 고온 단계 이후의 주입의 혜택을 여전히 제공한다. 또한, 게이트 산화물이 형성되기 이전에 주입이 수행되면, 게이트 산화물을 통해 이온을 주입할 필요가 없으므로 게이트 산화물에 대한 잠재적 손상을 피할 수 있다.
이러한 유익한 에칭 스톱 영역 토폴로지의 형성은 도 3a 및 도 3b에 도시된 상이한 반도체 재료들에 대한 깊이의 함수로서 시뮬레이션된 주입 이온 밀도의 개략도에 의해 입증된다. 특히, 도 3a는 실리콘 기판의 소스/드레인 영역에 붕소를 주입하기 위한 이온 밀도 깊이 분포를 도시하고, 도 3b는 실리콘 기판 상의 얇은 이산화 실리콘 층으로 이루어진 게이트 영역에 붕소를 주입하기 위한 이온 밀도 깊이 분포를 도시한다. 예시된 예들에서, 도 3a 및 도 3b에 도시된 재료들에 대한 이온 밀도 범위는 각각 404 nm 및 491 nm이다.
도 4는 소스 영역 (40), 게이트 영역 (42) 및 드레인 영역 (44) 으로 이루어진 반도체 구조체 (38) 의 개략도에 매핑된 소스/드레인 및 게이트 영역들에 대한 이온 밀도 범위들을 나타낸다. 도 4에 도시된 바와 같이, 라인 46 (도 2a-2c에 도시된 에칭 스톱 영역 (36) 에 대응함) 에 의해 도시된 반도체 구조체 (38) 에 걸친 이온 밀도 범위는 표면 토폴로지를 트랙하여, 트랜지스터의 소스 및 드레인 영역들 (40, 44) 에서 더 깊은 주입 및 트랜지스터의 게이트 영역 아래의 채널 영역에 더 얕은 주입을 제공한다.
도 5를 참조하면, 트랜지스터 (20) 가 형성된 이후에 (도 1, 블록 10), 절연체 (48) 가 트랜지스터 상에 형성된다 (도 1, 블록 12). 전술한 바와 같이, 절연체는 전형적으로 테트라에틸 오르토실리케이트 (TEOS) 또는 콘택트 유리와 같은 층간 유전체이다. 절연체 (48) 는 전형적으로 기저의 액티브 및 패시브 디바이스들을 금속화 층들 및 다른 온-칩 디바이스들 및 오프-칩 디바이스들에 접속하기 위해 금속 상호접속부가 연장되는 비아들을 포함하는 상호접속 층 (50) 의 일부이다. 추가적인 상호접속 층들 (미도시) 및 금속화 층들 (52, 54) 은 상호접속 층 (50) 상에 형성될 수 있다.
도 6을 참조하면, 액티브 및 패시브 디바이스들 및 구조체들이 반도체 웨이퍼 (19) 상에 형성된 이후, 결과적인 반도체 구조체 (56) 는 핸들 웨이퍼 (60) 에 반도체 구조체 (56) 의 상부 부분을 전사하기 위한 공정의 일부로서 핸들 웨이퍼 (60) 의 상부 표면 (58) 에 본딩될 수 있다 (도 1, 블록 16).
핸들 웨이퍼 (60) 는 전형적으로 추가적인 층들 및 구조들을 포함하거나 포함하지 않을 수 있는 벌크 반도체 웨이퍼 (예를 들어, 실리콘 웨이퍼) 이다. 일부 예들에서, 핸들 웨이퍼 (60) 는 핸들 웨이퍼 (60) 내의 기생 표면 전도를 억제하여 반도체 구조체 (56) 에 형성된 디바이스들의 RF 성능을 향상시키는 하나 이상의 구조체들 (예를 들어, 공동들 및 다른 구조적 피처들) 및 하나 이상의 트랩 리치 층들을 포함한다. 요컨대, 하나 이상의 TRL들은 핸들 웨이퍼 기판의 비선형 기생 커패시턴스 및 기생 표면 전도를 감소시킨다. 다른 한편, 하나 이상의 구조체들은 유전율을 감소시키고 하나 이상의 디바이스들과 핸들 웨이퍼 기판 사이의 저항을 증가시킴으로써 핸들 웨이퍼 기판에서의 비선형 응답의 영향을 더욱 감소시켜, 하나 이상의 디바이스들과 핸들 웨이퍼 기판 사이의 용량성 상호작용들을 감소시킨다. TRL들 및 유전율 감소 및 저항률 증가 구조체들의 구조 및 동작에 관한 부가적인 세부 사항들은 본원에 참고로 인용된 2015년 2월 26일자로 출원된 미국 특허 출원 제 14/633,024 호에 기재되어 있다.
핸들 웨이퍼 (60) 의 상부 표면 (58) 은 전형적으로 웨이퍼 본딩 또는 다른 층 전사 기술들을 사용하여 반도체 구조체 (56) 의 상부 부분에 본딩된다. 일부 예들에서, 핸들 웨이퍼 (60) 는 그 상부 표면 (58) 상에 핸들 웨이퍼 (60) 를 반도체 구조체 (56) 의 상부 표면에 본딩시키는데 사용되는 노출된 본딩 층 (62) 을 포함한다. 본딩 층 (62) 은 하나 이상의 절연체 층들 및 패시베이션 층들의 조합으로 형성될 수 있다. 일부 예들에서, 본딩 층은 화학 기상 증착 (CVD) 또는 열 산화에 의해 형성된 산화물 층이다.
핸들 웨이퍼 (60) 가 반도체 구조체 (56) 의 상부 표면에 본딩된 이후, 반도체 웨이퍼 (19) 의 하부 기판 부분 (64) (예를 들어, 하부 벌크 부분) 은 에칭 스톱 영역 (36) 까지 제거된다. 일부 예들에서, 반도체 웨이퍼 (19) 의 하부 기판 부분 (64) 을 얇게 하기 위해 박형화 공정 (예를 들어, 기계적 그라인딩, 기계적 폴리싱, 급속 습식 에칭, 플라즈마 에칭, 화학적 기계적 폴리싱, 또는 다른 웨이퍼 박형화 공정) 이 사용된다. 다른 예들에서, 박형화 공정은 상기 박형화 공정 중 임의의 것의 조합을 포함할 수 있다. 특히, 하부 기판 부분은 웨이퍼 그라인딩과 플라즈마 또는 습식 에칭의 조합을 이용하여 박형화될 수 있다.
박형화 공정은 도 7b에 도시된 바와 같이 반도체 웨이퍼 (19) 의 나머지 하부 기판 부분 (64) 을 에칭 스톱 영역 (36) 까지 에칭하는 화학적 에칭 공정으로 이어진다. 사용된 에칭 공정의 유형은 반도체 웨이퍼 (19) 의 조성 및 에칭 스톱 영역 (36) 의 조성에 의존할 것이다. 일반적으로, 에칭 공정은 반도체 웨이퍼 (19) 와 에칭 스톱 영역 (36) 사이에서 고도로 선택적이어야 한다. 일부 예들에서, 반도체 웨이퍼는 벌크 실리콘 웨이퍼이고 에칭 스톱 도펀트는 게르마늄, 탄소, 질소, 아르곤, 산소 및 붕소 중 하나 이상을 포함한다. 이들 예의 일부에서, TMAH (테트라메틸암모늄 하이드록사이드) 는 도핑되지 않은 실리콘 기판을 에칭하고 도핑된 실리콘 에칭 스톱 영역 (36) 상에서 효과적으로 정지하도록 도핑된 실리콘에 대한 높은 선택도를 갖기 때문에 벌크 실리콘 웨이퍼의 하부 부분을 에칭하는데 사용된다.
반도체 웨이퍼의 하부 기판 부분이 에칭 스톱 영역 (36) 까지 제거된 이후에, 에칭 스톱 영역 (36) 은 에칭되어 도 7c에 도시된 바와 같이 반도체 웨이퍼 (19) 의 상부 부분의 저면을 노출시킨다. 에칭 스톱 영역 (36) 의 에칭은 전형적으로 벌크 반도체 웨이퍼 (19) 를 에칭하기 위해 사용된 에천트와 다른 화학물질을 갖는 상이한 에천트를 사용하여 수행된다. 반도체 웨이퍼가 벌크 실리콘 웨이퍼이고 에칭 스톱 도펀트가 게르마늄, 탄소, 질소, 아르곤, 산소 및 붕소 중 하나 이상을 포함하는 예들에서 - HNA (불화수소산, 질산, 아세트산) 는 고농도 도핑된 실리콘을 에칭하고 저농도 도핑된 실리콘에 대해 선택적이기 때문에 도핑 스톱 영역 (36) 을 에칭하는데 사용될 수 있는 에천트의 예이다.
도 7c에 도시된 바와 같이, 에칭 스톱 영역 (36) 을 에칭한 이후에, 최종 본딩된 반도체 구조체 (78) 의 상부 부분의 소스 및 드레인 영역들 (24, 26) 은 반도체 웨이퍼 (19) 의 상부 부분의 게이트 영역 (22) 보다 더 두껍다. 이 구조체 (78) 는 전술한 유익한 저전력 및 고성능 디바이스 특성들을 가능하게 한다.
도 8을 참조하면, 에칭 스톱 영역 (36) 이 에칭된 이후에, 패시베이션 층 (70) (예를 들어, 유전체 층) 은 반도체 웨이퍼 (19) 의 상부 부분의 노출된 저면 위에 형성된다. 또한, 트랜지스터 (20) 용 콘택트 (72, 74) 는 반도체 웨이퍼 (19) 의 상부 부분의 노출된 저면 상에 형성된다. 도 8에 도시된 도면에 명확하게 반영되지는 않았지만, 콘택트들 (72, 74) 은 게이트 (22) 아래의 소스 및 드레인 영역들 (24, 26) 사이의 전도성 경로 외부에 있는 평면에서 구조체를 통해 아래로 연장된다. 도시된 바와 같이, 콘택트들 (72, 74) 은 디바이스의 상호접속 층까지 연장되고 그 층 내의 전도성 재료의 최하층에 콘택한다. 일부 예들에서, 전도성 재료의 이러한 최하층은 관련 공정에서 금속화의 제 1 층이라는 사실을 언급하기 위해 "금속 1"이라고 불린다. 선택적으로, 콘택트들 (72, 74) 은 소스 및 드레인 영역들 (24, 26) 에서 종결될 수 있다. 그러한 상황들에서, 콘택트들은 소스 및 드레인 영역들 (24, 26) 사이의 전도성 경로에 의해 점유된 평면과 동일한 평면 내에 있을 수 있거나, 또는 콘택트들이 상호접속 층으로 연장되는 접근법에 관해 전술한 바와 같이 그 평면 외부에 있을 수 있다.
도 9는 도 7c에 도시된 본딩된 반도체 구조체 (78) 를 제작하는 또 다른 방법의 예를 도시한다. 이 방법에 따르면, 제작된 구조체 (56) 는 기판을 포함하는 반도체 웨이퍼 (19) 의 부분 상에 형성된다 (도 9, 블록 80). 제작된 구조체는 게이트 (22), 소스 영역 (24) 및 드레인 영역 (26) 을 갖는 트랜지스터 (20) 를 포함한다. 트랜지스터 (20) 의 게이트 (22) 는 반도체 웨이퍼 (19) 의 부분의 표면 상에 형성되고 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 은 반도체 웨이퍼 (19) 의 부분에 형성된다. 에칭 스톱 도펀트가 트랜지스터 (20) 의 게이트 (22) 및 반도체 웨이퍼 (19) 의 부분의 표면을 통해 주입되어 에칭 스톱 영역 (36) 을 트랜지스터 (20) 아래의 반도체 웨이퍼 (19) 부분에 형성하며, 여기서 게이트 (19) 는 주입을 마스킹하여 트랜지스터 (20) 의 채널 영역 (20) 에서보다 트랜지스터 (20) 의 소스 및 드레인 영역들 (24, 26) 에서 더 깊은 임플란트를 제조한다 (도 9, 블록 82) (예를 들어, 도 2a-2c 참조). 에칭 스톱 도펀트를 주입한 이후에, 절연체 (48) 가 트랜지스터 (20) 상에 형성된다 (도 9, 블록 84) (예를 들어, 도 5 참조). 절연체 (48) 가 형성된 이후에, 핸들 웨이퍼 (60) 는 제작된 구조체 (56) 에 본딩된다 (도 9, 블록 86) (예를 들어, 도 6 참조). 핸들 웨이퍼 (60) 가 제작된 구조체 (56) 에 본딩된 이후, 반도체 웨이퍼 (19) 의 하부 기판 부분이 제거된다 (도 9, 블록 88). 하부 기판 부분을 제거하는 공정은 반도체 웨이퍼 (19) 의 하부 기판 부분을 에칭 스톱 영역 (36) 까지 에칭하는 것을 포함한다 (예를 들어, 도 7a-7c 참조).

Claims (25)

  1. 방법으로서,
    기판을 포함하는 반도체 웨이퍼의 상부 부분에 대해 트랜지스터를 구축하는 단계로서, 상기 트랜지스터의 게이트를 구성하고, 상기 트랜지스터의 소스 및 드레인 영역들을 형성하고, 상기 트랜지스터의 소스 및 드레인 영역들을 어닐링하는 것을 포함하는, 상기 트랜지스터를 구축하는 단계;
    상기 트랜지스터 상에 절연체를 형성하는 단계;
    상기 게이트를 구성한 이후, 상기 절연체를 형성하기 이전에, 상기 트랜지스터 아래에 에칭 스톱 영역을 형성하기 위해 에칭 스톱 도펀트를 상기 반도체 웨이퍼의 상부 부분에서 주입하는 단계;
    상기 절연체를 형성한 이후에, 핸들 웨이퍼의 상부 표면을 상기 반도체 웨이퍼에 본딩하는 단계; 및
    상기 본딩하는 단계 이후에, 상기 반도체 웨이퍼의 하부 기판 부분을 제거하는 단계로서, 상기 반도체 웨이퍼의 하부 기판 부분을 상기 에칭 스톱 영역까지 에칭하는 것을 포함하는, 상기 반도체 웨이퍼의 하부 기판 부분을 제거하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 주입하는 단계는 상기 트랜지스터의 소스 및 드레인 영역들이 어닐링되기 이전에 수행되는, 방법.
  3. 제 2 항에 있어서,
    상기 트랜지스터의 소스 및 드레인 영역들과 주입된 상기 에칭 스톱 도펀트는 동시에 어닐링되는, 방법.
  4. 제 1 항에 있어서,
    상기 주입하는 단계는 상기 트랜지스터의 소스 및 드레인 영역들이 형성되기 이전에 수행되는, 방법.
  5. 제 4 항에 있어서,
    상기 게이트는 상기 주입을 마스킹하여 상기 트랜지스터의 채널 영역에서보다 상기 트랜지스터의 소스 및 드레인 영역들에 더 깊은 임플란트를 제조하고; 그리고
    상기 채널 영역은 상기 트랜지스터의 게이트 아래에 및 상기 반도체 웨이퍼의 상부 부분에 있는, 방법.
  6. 제 5 항에 있어서,
    상기 반도체 웨이퍼의 하부 기판 부분을 상기 에칭 스톱 영역까지 에칭하는 것은 상기 트랜지스터의 채널 영역과 정렬되는 상기 반도체 웨이퍼의 상부 부분의 후면 상에 오목부를 형성하는, 방법.
  7. 제 1 항에 있어서,
    상기 구성하는 것은 게이트 유전체 상에 게이트 전극을 형성하는 것을 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 본딩하는 단계 이전에, 상기 트랜지스터를 상기 반도체 웨이퍼 상에 형성된 하나 이상의 다른 디바이스들과 전기적으로 상호접속하는 단계를 더 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 제거하는 단계 이후에, 상기 반도체 웨이퍼의 상부 부분의 저면을 노출시키기 위해 상기 에칭 스톱 영역을 에칭하는 단계를 더 포함하고,
    상기 제거하는 단계 및 에칭하는 단계는 상이한 화학물질들을 갖는 2가지 에천트들의 일 세트를 사용하여 수행되는, 방법.
  10. 제 9 항에 있어서,
    상기 에칭하는 단계 이후에, 상기 반도체 웨이퍼의 상부 부분의 소스 및 드레인 영역들은 상기 반도체 웨이퍼의 상부 부분의 게이트 영역보다 더 두꺼운, 방법.
  11. 제 9 항에 있어서,
    상기 에칭 스톱 영역을 에칭하는 단계 이후에, 상기 반도체 웨이퍼의 상부 부분의 노출된 저면 상에 패시베이션 층을 형성하는 단계를 더 포함하는, 방법.
  12. 제 9 항에 있어서,
    상기 에칭 스톱 영역을 에칭하는 단계 이후에, 상기 반도체 웨이퍼의 상부 부분의 노출된 저면 상에 상기 트랜지스터용 콘택트들을 형성하는 단계를 더 포함하는, 방법.
  13. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 벌크 실리콘 웨이퍼인, 방법.
  14. 제 13 항에 있어서,
    상기 에칭 스톱 도펀트는 게르마늄, 탄소, 질소, 아르곤, 산소 및 붕소 중 하나 이상을 포함하는, 방법.
  15. 제 1 항에 있어서,
    상기 핸들 웨이퍼는 트랩 리치 층을 포함하는, 방법.
  16. 방법으로서,
    기판을 포함하는 반도체 웨이퍼의 부분 상에, 게이트, 소스 영역, 및 드레인 영역을 포함하는 트랜지스터를 포함하는 제작된 구조체를 구축하는 단계로서, 상기 트랜지스터의 게이트는 상기 반도체 웨이퍼의 부분의 표면 상에 형성되고 상기 트랜지스터의 소스 및 드레인 영역들은 상기 반도체 웨이퍼의 부분에 형성되는, 상기 제작된 구조체를 구축하는 단계;
    상기 트랜지스터 아래의 상기 반도체 웨이퍼의 부분에 에칭 스톱 영역을 형성하기 위해 상기 트랜지스터의 게이트 및 상기 반도체 웨이퍼의 부분의 표면을 통해 에칭 스톱 도펀트를 주입하는 단계로서, 상기 게이트는 주입을 마스킹하여 상기 트랜지스터의 채널 영역에서보다 상기 트랜지스터의 소스 및 드레인 영역들에서 더 깊은 임플란트를 제조하는, 상기 에칭 스톱 영역을 형성하는 단계;
    상기 주입하는 단계 이후에, 상기 트랜지스터 상에 절연체를 형성하는 단계;
    상기 절연체를 형성하는 단계 이후에, 핸들 웨이퍼를 상기 제작된 구조체에 본딩하는 단계; 및
    상기 본딩 이후에, 상기 반도체 웨이퍼의 하부 기판 부분을 제거하는 단계로서, 상기 반도체 웨이퍼의 하부 기판 부분을 상기 에칭 스톱 영역까지 에칭하는 것을 포함하는, 상기 반도체 웨이퍼의 하부 기판 부분을 제거하는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 구축하는 단계는 상기 트랜지스터의 소스 및 드레인 영역들에 대응하는 상기 반도체 웨이퍼의 부분들을 도핑하는 단계를 포함하고, 상기 주입은 상기 도핑 이전에 수행되는, 방법.
  18. 제 17 항에 있어서,
    상기 반도체 웨이퍼의 상기 도핑 부분들과 주입된 상기 에칭 스톱 도펀트를 동시에 어닐링하는 단계를 더 포함하는, 방법.
  19. 제 16 항에 있어서,
    상기 구축하는 단계는 상기 트랜지스터의 소스 및 드레인 영역들에 대응하는 상기 반도체 웨이퍼의 부분들을 도핑하고, 상기 반도체 웨이퍼의 도핑된 부분들을 어닐링하는 단계를 포함하고, 상기 주입은 상기 트랜지스터의 소스 및 드레인 영역들을 어닐링하기 이전에 수행되는, 방법.
  20. 제 16 항에 있어서,
    상기 제거하는 단계 이후에, 오목부 주변에 주변 평면 영역을 갖는 상기 반도체 웨이퍼의 부분의 표면을 노출하기 위해 상기 에칭 스톱 영역을 에칭하는 단계를 더 포함하는, 방법.
  21. 반도체 구조체로서,
    평면 표면 및 오목부를 둘러싸는 주변 평면 영역을 갖는 반대 표면을 포함하는 반도체 웨이퍼의 부분으로서, 상기 평면 표면과 상기 반대 표면의 주변 평면 영역 사이의 상기 반도체 웨이퍼의 부분은 상기 평면 표면과 상기 오목부 사이의 상기 반도체 웨이퍼의 부분보다 더 두꺼운, 상기 반도체 웨이퍼의 부분;
    상기 반도체 웨이퍼의 부분의 평면 표면 상의 제작된 구조체로서, 상기 제작된 구조체는 게이트, 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하고, 상기 트랜지스터의 상기 게이트는 상기 오목부 반대에서 상기 오목부와 정렬되는 상기 평면 표면 상에 있어 상기 평면 표면과 상기 오목부 사이의 상기 반도체 웨이퍼의 부분 중에 상기 트랜지스터의 채널을 생성하고, 그리고 상기 트랜지스터의 소스 및 드레인 영역들은 상기 평면 표면과 상기 반대 표면의 주변 평면 영역 사이의 상기 반도체 웨이퍼의 부분 중에 있는, 상기 제작된 구조체; 및
    상기 제작된 구조체의 표면에 본딩된 핸들 웨이퍼를 포함하는, 반도체 구조체.
  22. 제 21 항에 있어서,
    상기 오목부는 역 사다리꼴 단면 프로파일을 갖는, 반도체 구조체.
  23. 제 21 항에 있어서,
    상기 제작된 구조체는 상기 반도체 웨이퍼의 부분과 상기 핸들 웨이퍼 사이에 개재되는, 반도체 구조체.
  24. 제 21 항에 있어서,
    상기 제작된 구조체는, 상기 제작된 구조체의 하나 이상의 다른 디바이스 구조체들과 상기 트랜지스터 구조체를 전기적으로 상호접속하는 하나 이상의 상호접촉 층들을 포함하는, 반도체 구조체.
  25. 제 21 항에 있어서,
    상기 반도체 웨이퍼의 부분의 상기 반대 표면의 상기 주변 평탄 영역 상에 전기 콘택트 구조체들을 더 포함하는, 반도체 구조체.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466729B1 (en) 2015-05-08 2016-10-11 Qualcomm Incorporated Etch stop region based fabrication of bonded semiconductor structures
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
US9954101B2 (en) 2016-06-15 2018-04-24 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
US10854591B2 (en) 2016-11-04 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device including a repeater/buffer at upper metal routing layers and methods of manufacturing the same
US10319626B1 (en) * 2017-12-07 2019-06-11 Globalfoundries Inc. Interconnects with cuts formed by block patterning
US10777413B2 (en) * 2018-07-12 2020-09-15 Globalfoundries Inc. Interconnects with non-mandrel cuts formed by early block patterning
CN111128695A (zh) * 2019-12-13 2020-05-08 中国科学院微电子研究所 一种片上单晶半导体材料的制备方法
US11398427B2 (en) * 2020-05-12 2022-07-26 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4998150A (en) 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
JPH0377329A (ja) 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置の製造方法
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
US5576230A (en) * 1994-09-02 1996-11-19 Texas Instruments Incorporated Method of fabrication of a semiconductor device having a tapered implanted region
WO1996015550A1 (en) 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
JP2666757B2 (ja) 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US6323108B1 (en) 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
JP2003526210A (ja) * 2000-02-29 2003-09-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置とその製造方法
TW473917B (en) * 2000-03-07 2002-01-21 United Microelectronics Corp Step-like structure of silicon on insulation (SOI)
US6437404B1 (en) * 2000-08-10 2002-08-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator transistor with recessed source and drain
US6335214B1 (en) * 2000-09-20 2002-01-01 International Business Machines Corporation SOI circuit with dual-gate transistors
JP3764401B2 (ja) * 2002-04-18 2006-04-05 株式会社東芝 半導体装置の製造方法
AU2003237399A1 (en) 2002-06-03 2003-12-19 Tien-Hsi Lee Methods for transferring a layer onto a substrate
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
JP4147578B2 (ja) * 2002-07-30 2008-09-10 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP2004055750A (ja) * 2002-07-18 2004-02-19 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP4556158B2 (ja) 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
US7132321B2 (en) 2002-10-24 2006-11-07 The United States Of America As Represented By The Secretary Of The Navy Vertical conducting power semiconductor devices implemented by deep etch
JP3970814B2 (ja) * 2003-08-05 2007-09-05 シャープ株式会社 半導体装置の製造方法
EP1665386A1 (en) * 2003-09-03 2006-06-07 Koninklijke Philips Electronics N.V. Method of fabricating a double gate field effect transistor device, and such a double gate field effect transistor device
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
GB0411621D0 (en) * 2004-05-25 2004-06-30 Koninkl Philips Electronics Nv Dual gate semiconductor device
JP2006005063A (ja) * 2004-06-16 2006-01-05 Sharp Corp 半導体装置、半導体装置の製造方法
US20060022264A1 (en) * 2004-07-30 2006-02-02 Leo Mathew Method of making a double gate semiconductor device with self-aligned gates and structure thereof
DE602005005496T2 (de) * 2004-09-02 2009-04-09 Nxp B.V. Verfahren zur herstellung einer halbleitervorrichtung
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
JP2008526041A (ja) * 2004-12-28 2008-07-17 エヌエックスピー ビー ヴィ 半導体デバイスの製造方法およびこの方法で製造される半導体デバイス
JP4943663B2 (ja) * 2005-04-06 2012-05-30 シャープ株式会社 半導体装置の製造方法及び半導体装置並びに液晶表示装置
KR100619549B1 (ko) 2005-09-13 2006-09-01 (주)한비젼 다층 기판을 이용한 이미지 센서의 포토 다이오드 제조방법및 그 콘택방법 및 그 구조
US7488660B2 (en) 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US7495250B2 (en) 2006-10-26 2009-02-24 Atmel Corporation Integrated circuit structures having a boron- and carbon-doped etch-stop and methods, devices and systems related thereto
US7569913B2 (en) 2006-10-26 2009-08-04 Atmel Corporation Boron etch-stop layer and methods related thereto
US7955909B2 (en) * 2008-03-28 2011-06-07 International Business Machines Corporation Strained ultra-thin SOI transistor formed by replacement gate
WO2009152648A1 (zh) 2008-06-20 2009-12-23 Lee Tienhsi 薄膜制造方法
US7897468B1 (en) * 2009-09-10 2011-03-01 International Business Machines Corporation Device having self-aligned double gate formed by backside engineering, and device having super-steep retrograded island
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8008138B2 (en) * 2009-11-30 2011-08-30 International Business Machines Corporation Extremely thin semiconductor on insulator semiconductor device with suppressed dopant segregation
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8367512B2 (en) 2010-08-30 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned implants to reduce cross-talk of imaging sensors
US9159825B2 (en) * 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
US8466054B2 (en) 2010-12-13 2013-06-18 Io Semiconductor, Inc. Thermal conduction paths for semiconductor structures
US8466036B2 (en) 2010-12-24 2013-06-18 Io Semiconductor, Inc. Trap rich layer for semiconductor devices
US8940569B2 (en) * 2012-10-15 2015-01-27 International Business Machines Corporation Dual-gate bio/chem sensor
US8728844B1 (en) * 2012-12-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Backside CMOS compatible bioFET with no plasma induced damage
US9389199B2 (en) * 2013-03-14 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Backside sensing bioFET with enhanced performance
US9714914B2 (en) * 2015-01-20 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS compatible biofet
US9466729B1 (en) 2015-05-08 2016-10-11 Qualcomm Incorporated Etch stop region based fabrication of bonded semiconductor structures

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