CN102623318B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。

Description

半导体器件及其制造方法
技术领域
本发明涉及在被应用于诸如MOSFET(金属氧化物半导体场效应晶体管)或MISFET(金属绝缘体半导体场效应晶体管)之类的半导体器件(或半导体集成电路器件)及其制造方法中的自对准技术时有效的技术。
背景技术
日本未经审查的专利公开No.2008-108869(专利文献1)公开了一种技术，其中关于基于SiC-半导体的垂直N沟道MOSFET或MISFET的制造方法，通过热处理来按自对准方式增大抗蚀剂掩模的宽度以按自对准方式形成源区和沟道区(P基极区)。该公开还公开了用以在源区和沟道区的热处理之后形成栅极结构的技术。
日本未经审查的专利公开No.2008-147576(专利文献2)或与其对应的美国专利公开No.2010-35420(专利文献3)公开了一种技术，其中关于基于SiC-半导体的垂直N沟道MOSFET或MISFET的制造方法，减小钨硬掩模的宽度以按自对准方式形成源区和沟道区。该公开还公开了用以在源区和沟道区的热处理之后形成栅极结构的技术。
[相关专利文献]
[专利文献]
[专利文献1]
日本未经审查的专利公开No.2008-108869
[专利文献2]
日本未经审查的专利公开No.2008-147576
[专利文献3]
美国专利公开No.2010-35420
发明内容
在基于SiC的MISFET的制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁地使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。
本发明已经被实现用来解决该问题。
本发明的目的是提供允许频繁使用自对准技术的半导体器件及其制造工艺。
本发明的上述及其他目的和新特征根据本说明书中的陈述和附图将变得清楚。
下面是本申请所公开的本发明的代表性实施例的概要的简要描述。
即，根据本发明的一方面，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。
下面是关于根据本申请所公开的本发明的代表性实施例所获得的效果的简要描述。
即，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。这使得对器件的特性的精确控制得以相对容易地执行。
附图说明
图1是在本发明的实施例的半导体器件的制造方法中的目标器件芯片的实例的顶视图；
图2是在图1的有源单元(activecell)中的单位周期性区域T的两个时段的放大顶视图；
图3是对应于图2的X-X’截面的器件截面图；
图4是在本发明的实施例的半导体器件的制造方法中所使用的单晶SiC晶片(外延晶片)的整体顶视图；
图5是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成用于引入沟道区的硬掩模的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图6是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入沟道区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图7是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成侧壁的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图8是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入N+源区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图9是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入P+接触区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图10是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成用于高温热处理的厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图11是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(平坦化用于高温热处理的厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图12是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成用于高温热处理的薄碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图13是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的薄碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图14是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成栅极绝缘膜和栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图15是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(平坦化栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图16是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的整个厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图17是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第一层层间绝缘膜和硅化物膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图18是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第一层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图19是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第二层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图20是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(扩大在用于高温热处理的碳膜中的开口的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图21是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成栅极绝缘膜和栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图22是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(平坦化栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图23是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的整个厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图24是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第一层层间绝缘膜和硅化物膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；
图25是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第一层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图；以及
图26是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第二层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。
具体实施方式
[实施例的概要]
首先，将对关于本申请所公开的本发明的代表性实施例的概要进行描述。
1.一种制造半导体器件的方法，包括以下步骤：(a)制备半导体晶片，半导体晶片在具有第一导电类型的基于碳化硅的半导体基板的第一主表面内具有第一基于碳化硅的半导体层，第一基于碳化硅的半导体层的导电类型与第一导电类型相同且浓度低于半导体基板的浓度；(b)将第二导电类型区域引入第一基于碳化硅的半导体层较接近于第一主表面的表面区域内，第二导电类型区域具有与第一导电类型相反的第二导电类型并用作垂直功率MISFET的沟道区；(c)以与第二导电类型区域成自对准关系的方式引入垂直功率MISFET的源区，源区具有与第一导电类型相同的导电类型以及比第一基于碳化硅的半导体层的浓度高的浓度；以及(d)以与源区成自对准关系的方式形成垂直功率MISFET的栅极结构。
2.在根据项目1的制造半导体器件的方法中，第一基于碳化硅的半导体层是外延层。
3.根据项目1或2的制造半导体器件的方法还包括以下步骤：(e)在步骤(c)之后且在步骤(d)之前，对第二导电类型区域和源区执行激活退火处理。
4.在根据项目1到3中的任一项目的制造半导体器件的方法中，源区与第二导电类型的自对准利用均由基于硅的绝缘膜形成的侧壁来执行。
5.在根据项目1到4中的任一项目的制造半导体器件的方法中，栅极结构与源区的自对准利用碳膜的开口图形来执行。
6.在根据项目1到5中的任一项目的制造半导体器件的方法中，半导体基板是N型的。
7.在根据项目1到6中的任一项目的制造半导体器件的方法中，第一基于碳化硅的半导体层是N型的。
8.在根据项目1到7中的任一项目的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜是热氧化物膜。
9.在根据项目1到7中的任一项目的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜是通过CVD来沉积的绝缘膜。
10.在根据项目9的制造半导体器件的方法中，CVD是ALD。
11.在根据项目9或10的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜具有基于氧化铝的绝缘膜。
12.根据项目9到11中的任一项目的制造半导体器件的方法还包括以下步骤：(f)在步骤(e)之后且在步骤(d)之前，将碳膜的开口图形扩大与栅极绝缘膜的厚度基本上相等的尺寸。
13.在根据项目1到12中的任一项目的制造半导体器件的方法中，半导体基板的多型是4H。
14.在根据项目1到13中的任一项目的制造半导体器件的方法中，半导体基板的第一主表面是(0001)平面或与其等效的(equivalent)平面。
15.一种制造半导体器件的方法包括以下步骤：(a)制备半导体晶片，半导体晶片在具有第一导电类型的基于碳化硅的半导体基板的第一主表面内具有第一基于碳化硅的半导体层，第一基于碳化硅的半导体层的导电类型与第一导电类型相同且浓度低于半导体基板的浓度；(b)将第二导电类型区域引入第一基于碳化硅的半导体层较接近于第一主表面的表面区域内，第二导电类型区域具有与第一导电类型相反的第二导电类型并用作垂直功率MISFET的沟道区；(c)以与第二导电类型区域成自对准关系的方式引入垂直功率MISFET的源区，源区具有与第一导电类型相同的导电类型以及比第一基于碳化硅的半导体层的浓度高的浓度；(d)对第二导电类型区域和源区执行激活退火处理；以及(e)在步骤(d)之后，形成垂直功率MISFET的栅极结构。在制造半导体器件的方法中，源区与第二导电类型的自对准利用均由基于硅的绝缘膜形成的侧壁来执行。
16.在根据项目15的制造半导体器件的方法中，第一基于碳化硅的半导体层是外延层。
17.在根据项目15或16的制造半导体器件的方法中，半导体基板是N型的。
18.在根据项目15到17中的任一项目的制造半导体器件的方法中，第一基于碳化硅的半导体层是N型的。
19.在根据项目15到18中的任一项目的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜是热氧化物膜。
20.在根据项目15到18中的任一项目的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜是通过CVD来沉积的绝缘膜。
21.在根据项目20的制造半导体器件的方法中，CVD是ALD。
22.在根据项目21的制造半导体器件的方法中，形成栅极结构的栅极绝缘膜具有基于氧化铝的绝缘膜。
23.在根据项目15到22中的任一项目的制造半导体器件的方法中，半导体基板的多型是4H。
24.在根据项目15到23中的任一项目的制造半导体器件的方法中，半导体基板的第一主表面是(0001)平面或与其等效的平面。
25.一种半导体器件，包括：具有第一导电类型的基于碳化硅的半导体基板，基于碳化硅的半导体基板具有第一主表面，基于碳化硅的半导体基板包括：第一基于碳化硅的半导体层，具有与第一导电类型相同的导电类型以及比基于碳化硅的半导体基板的浓度低的浓度；沟道区，具有第二导电类型并且形成于第一基于碳化硅的半导体层较接近于第一主表面的表面区域内；源区，具有第一导电类型以及比第一基于碳化硅的半导体层的浓度高的浓度并且以与沟道区成自对准关系的方式形成；以及栅极结构，以与源区成自对准关系的方式形成。
26.在根据项目25的半导体器件中，半导体器件是垂直MISFET。
27.在根据项目25或26的半导体器件中，第一基于碳化硅的半导体层是外延层。
28.在根据项目25到27中的任一项目的半导体器件中，源区与第二导电类型的自对准利用均由基于硅的绝缘膜形成的侧壁来执行。
29.在根据项目25到28中的任一项目的半导体器件中，栅极结构与源区的自对准利用碳膜的开口图形来执行。
[在本申请中关于描述形式、基本术语及其使用的解释]
1.在本申请中，为了方便起见在必要时，实施例的描述可以是这样的：在实施例的描述中将实施例划分成多个部分。但是，除非另有特别明确说明，否则它们决不是彼此独立的或不同的，并且单个实例的个体部分之一是其他部分的一部分或全部的细节、变体等。原则上，关于相似部分的重复描述将被省略。在实施例中的每个构成要素并非是不可缺少的，除非另有特别明确说明，除非该构成要素在理论上被限定于给定的数，或者除非根据上下文显而易见该构成要素是不可缺少的。
此外，在本申请中，当提到“半导体芯片”、“半导体器件”或“半导体集成电路器件”时，它主要指的是各种独立的晶体管(有源元件)以及指的是其中电阻器、电容器、二极管等被集成于此类在半导体芯片等之上的独立晶体管周围的器件(用于半导体芯片的材料的实例包括单晶体SiC基板、单晶硅基板、它们的复合基板等。作为SiC的晶体多型(polymorph)，主要指的是4H-SiC，但是应当意识到也可以指的是另一种晶体多型)。
在本申请中，当提到“电子电路器件”时，它指的是半导体芯片、半导体器件、半导体集成电路器件、电阻器、电容器、二极管等以及它们的互连系统。
在此，能够示出的各种晶体管的代表性实例包括MISFET。通过形成大量并联的MISFET来允许高功率处理，从而获得功率MISFET。功率MISFET包括垂直MISFET和横向MISFET。在本申请中，将主要对垂直MISFET进行具体的描述。此类垂直MISFET包括平面型和沟槽型。在本申请中，将主要对平面型进行具体的描述。
近来，功率型电子电路器件、半导体器件或半导体集成电路器件的源极和栅极金属电极主的每个都通常且主要由作为例如基于铝的(或者基于难熔金属的，例如，基于钨的)布线层M1的一个层或者作为基于铝的(或基于难熔金属的，例如，基于钨的)布线层M1和M2的两个层来形成。注意，作为此类布线层，有时可使用铜基布线层。
2.类似地，即使当诸如“X包括A”之类的语句在实施例等的描述中被用于材料、组成物等时，它并不排除含有与A不同的元素作为其主要构成元素之一的材料、组成物等，除非另有特别明确说明或者除非根据上下文显而易见它排除了此类材料、组成物等。例如，在谈及成分时，该语句意思是“X含有A作为主要成分”等。应当意识到，即使在谈及例如“硅元件”、“SiC(碳化硅)元件”等时，它并不限于纯的硅或SiC，而是也包括包含具有作为主要成分的硅或SiC、另外的添加剂等的多元素半导体的元件。类似地，还应当意识到，即使在谈及“氧化硅膜”、“基于氧化硅的绝缘膜”等时，它不仅包括相对较纯的未掺杂的二氧化硅，而且还包括：FSG(氟硅酸盐玻璃)、基于TEOS的氧化硅、SiOC(碳氧化硅)、碳掺杂氧化硅、OSG(有机硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅玻璃)等的热氧化物膜，CVD氧化物膜，涂层氧化硅(例如，SOG(旋涂玻璃)或NCS(纳米聚类硅石)，通过将空洞(void)引入以上所述的相同元件内而获得的基于二氧化硅的低k值绝缘膜(多孔绝缘膜)，具有含有以上所提到的那些元素中的任意元素作为其主要构成元素的另一基于硅的绝缘膜的复合膜等。
作为与基于氧化硅的绝缘膜一起共同用于半导体领域的基于硅的绝缘膜，存在基于氮化硅的绝缘膜。属于该系的材料包括SiN、SiCN、SiNH、SiCNH等。在此，当谈及“氮化硅”时，它包括SiN和SiNH两者，除非另有特别明确说明。类似地，在谈及“SiCN”时，它包括SiCN和SiCNH两者，除非另有特别明确说明。
3.类似地，还应当意识到，尽管结合图形、位置、属性等来示出了优选的实例，但是该图形、位置、属性等并不严格限定于此，除非另有特别明确说明或者除非根据上下文显而易见该图形、位置、属性等被严格限定于此。
4.此外，在谈及具体数值或数量时，它可以是大于或小于该具体数值的值，除非另有特别明确说明，除非该数值在理论上被限定于给定的数，或者除非根据上下文显而易见该数值被限定于给定的数。
5.在谈及“晶片”时，它通常指的是半导体集成电路器件(与半导体器件或电子器件相同)形成于其上的单晶碳化硅晶片、单晶硅晶片等。但是，应当意识到，“晶片”还包括绝缘基板和半导体层等的复合晶片，例如外延晶片或LCD玻璃基板。
6.在本申请中，在谈及“常温”或“室温”时，它通常指的是例如大约25℃的温度或例如大约15℃到大约35℃的温度范围。
在本申请中，当语句“A以与B成自对准关系的方式形成”被使用时，它表明在不执行用于将B与A对准的特别的对准步骤的情况下，B被形成为基本上与A对准的。此外，当语句“A、B和C为相互自对准的关系”被使用时，它表明A、B和C中的至少两个中的一个与其余一个成自对准关系，而该两个中的另一个与该其余一个或该两个中的所述一个成自对准关系。
在本申请中，“栅极结构”指的是包括栅极绝缘膜、栅电极(实际上起着栅极的作用的部分，例如多晶硅栅电极)等的结构。因此，上层金属栅电极等被排除在外。
[实施例的细节]
以下将更详细地描述实施例。在每个附图中，相同的或相似的部分由相同的或类似的标记或参考数字标明，并且其描述在原则上将不再重复。
在附图中，当影线等导致复杂的图示时或者当在待画影线的部分与空白空间之间的区别明显时，即使在截面中也可以省略影线等。与此相关，若根据描述等已很清楚该孔是二维闭合的，则即使二维的闭合孔也可以省略其背景轮廓，等等。另一方面，即使在截面中没有示出，也可以对不同于未用空间的部分画影线以清楚示出该影线部分不是未用空间。
1.在本发明的实施例的半导体器件的制造方法中关于目标器件等实例的描述(主要参见图1到3)
注意，在此，为给出具体的描述，假定并描述了具有大约800～1000V的源/漏击穿电压的器件。
图1是在本发明的实施例的半导体器件的制造方法中的目标器件芯片的实例的顶视图。图2是在图1的有源单元内的单位周期性区域T的两个时段的放大顶视图。图3是与图2的X-X’截面对应的器件截面图。基于这些附图，将对在本发明的实施例的半导体器件的制造方法中的目标器件的结构的实例进行描述。
首先，图1示出了在本发明的实施例的半导体器件的制造方法中的目标器件芯片2的实例的上表面的整体视图。如图1所示，在半导体芯片2的顶表面1a(第一主表面)的外周附近，设置了栅极金属电极24(包括栅极垫片)，而在其中间部分内设置了有源单元区域22。有源单元区域22包括许多单位周期性区域T等。有源单元区域22的上表面及其外周以源极金属电极18(包括源极垫片)来覆盖。在有源单元区域22周围，设置了环状P+边缘终止区23以便包围有源单元区域22。注意，P+边缘终止区23与例如后面利用图2等来描述的P型沟道区5(P阱区、P基极区或第二导电类型区域)同时形成。
基于图2和3，下面将描述每个单位周期性区域T的详细结构。如图2或3所示，在半导体芯片2的N型基板1s(第一导电类型基板)的背表面1b内，设置N+漏区3以及，在芯片背表面1b之上，经由背表面硅化物膜11来设置背表面的金属电极膜12。在N型基板1s(第一导电类型基板)的顶表面1a内，设置形成漂移区的N-外延层1e(SiC外延层或第一基于碳化硅的半导体层)。在N-外延层1e的表面区域内，设置P型沟道区5(P阱区、P基极区或第二导电类型区域)。在P型沟道区5的表面区域内，设置N+源区4和P+接触区6。在N-外延层1e的顶表面之上，经由栅极绝缘膜7来形成栅电极8(或栅电极多晶硅膜)，并且形成第一层层间绝缘膜9以便覆盖该栅极结构30。在设置于第一层层间绝缘膜9内的接触孔15中，钨塞20经由表面硅化物膜10来设置。在第一层层间绝缘膜9的上表面之上，形成由第一层表面金属膜16形成的源极引出金属导线21和栅极引出金属导线19。此外，在第一层层间绝缘膜9的上表面之上，形成第二层层间绝缘膜14以便覆盖第一层表面金属膜16。在第二层层间绝缘膜14之上，形成由经由通孔耦接至源极引出金属导线21的第二层表面金属膜17形成的源极金属电极18(源极垫片)。
2.关于在本发明的以上实施例的半导体器件的制造方法中的制造工艺的描述(主要参见图4到19)
在下面的工艺中，当离子物质为氮时，在离子注入中的晶片温度为例如大约400℃(相对较高的温度)，但是当离子物质不同于氮时，离子注入在例如常温或室温下执行。注意，以上所提及的温度只是示例性的，以及并不排除与上述那些温度不同的温度(更高的温度或在15℃以下的冷却状态)。
图4是在本发明的实施例的半导体器件的制造方法中所使用的单晶SiC晶片(外延晶片)的整体顶视图。图5是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成用于引入沟道区的硬掩模的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图6是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入沟道区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图7是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成侧壁的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图8是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入N+源区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图9是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(引入P+接触区的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图10是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是与在个体制造步骤(形成用于高温热处理的厚碳膜的步骤)中图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图11是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(平坦化用于高温热处理的厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图12是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成用于高温热处理的薄碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图13是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的薄碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图14是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成栅极绝缘膜和栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图15是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(平坦化栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图16是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的整个厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图17是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第一层层间绝缘膜和硅化物膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图18是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第一层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图19是用于说明本发明的实施例的半导体器件的制造方法的器件截面图，该图是在个体制造步骤(形成第二层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。基于这些附图，将对在本发明的实施例的半导体器件的制造方法中的制造工艺进行描述。
首先，如图4所示，制备具有例如大约700微米(在例如大约500～1000微米的优选范围内)的厚度的N型(第一导电类型)单晶SiC晶片1。SiC晶片1具有例如大约20mΩ·cm的电阻率。SiC晶片1(其多型为例如4H)具有例如76mm的直径，(该直径还可以是100mm、150mm或与以上所示出的那些值不同的值)。作为主表面的晶面，使用例如(0，0，0，1)平面或与其等效的平面。注意，在此使用具有主取向平面31和次取向平面32的SiC晶片1，尽管其使用是任意的。晶体取向是这样的：主取向平面31的方向为例如[1，-1，0，0]方向，以及与次取向平面32的方向相反的方向为例如[1，1，-2，0]方向。
然后，如图5所示，通过以例如离子注入的方式从晶片1的背表面1b引入N型杂质，形成N+重掺杂的漏极层3。能够示出的离子注入条件的优选实例包括：例如氮的离子物质，例如大约5×1014/cm2的剂量，以及例如大约50KeV的注入能量。其后，执行激活退火(例如，在惰性气体气氛中，于1650℃下进行大约3分钟)。
然后，在晶片1的基本上整个顶表面1a内，通过气相外延生长来形成具有与所需的击穿电压一致的例如大约5～10微米的厚度的N-外延层1e(SiC外延层或第一基于碳化硅的半导体层)。能够示出的N型杂质(例如，氮)的浓度范围的实例包括大约1×1016/cm3到大约2×1016/cm3的范围。
然后，在晶片1的基本上整个顶表面1a之上，通过例如使用TEOS(正硅酸乙酯)等的CVD(化学气相沉积)来沉积具有例如大约2000nm的厚度的用于引入沟道区的硬掩模33。随后，用于引入沟道区的抗蚀膜34被涂布到用于引入沟道区的硬掩模33之上并且通过典型的光刻来图形化。随后，将图形化的抗蚀膜34用作掩模，氧化硅膜33受到使用基于氟碳化合物的蚀刻气体等的各向异性的蚀刻处理以被图形化。
然后，如图6所示，将用于引入沟道区的硬掩模33用作用于离子注入的掩模，通过离子注入来将P型沟道区5(P阱区、P基极区或第二导电类型区域)引入N-外延层1e的表面区域之内。也就是说，下列步骤中的每个步骤都被执行。例如，作为离子注入的条件的优选实例，能够示出下列组合(1)到(7)。
(1)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约600KeV的注入能量
(2)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约500KeV的注入能量
(3)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约400KeV的注入能量
(4)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约300KeV的注入能量
(5)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约200KeV的注入能量
(6)例如硼的离子物质，例如大约1×1012/cm2的剂量，以及例如大约100KeV的注入能量
(7)例如硼的离子物质，例如大约1.5×1012/cm2的剂量，以及例如大约50KeV的注入能量。
其后，通过灰化等来去除不再需要的抗蚀膜34。
然后，如图7所示，在晶片1的基本上整个顶表面1a之上，通过例如使用TEOS等的CVD来沉积用于形成各自具有例如大约200nm的厚度的伪侧壁的绝缘膜36。随后，通过各向异性的干法蚀刻，用于形成伪侧壁的绝缘膜36被回蚀刻以形成伪侧壁36。
然后，如图8所示，将包括伪栅极35(用于引入沟道区的硬掩模33)和伪侧壁36的伪栅极结构用作掩模，从而通过离子注入来引入N+源区4。也就是说，执行下列步骤中的每个步骤。例如，作为用于离子注入的条件的优选实例，能够示出下列组合(1)到(3)。
(1)例如氮的离子物质，例如大约2×1014/cm2的剂量，以及例如大约75KeV的注入能量
(2)例如氮的离子物质，例如大约2×1014/cm2的剂量，以及例如大约55KeV的注入能量
(3)例如氮的离子物质，例如大约2×1014/cm2的剂量，以及例如大约25KeV的注入能量。
然后，如图9所示，用于引入P+接触区的抗蚀膜37被涂布到晶片1的基本上整个顶表面1a之上并且通过通常的光刻来图形化。将用于引入P+接触区的图形化的抗蚀膜37用作掩模，从而通过引入离子来注入P+接触区6。也就是说，执行下列步骤中的每个步骤。例如，作为用于离子注入的条件的优选实例，能够示出下列组合(1)到(5)。
(1)例如铝的离子物质，例如大约1×1014/cm2的剂量，以及例如大约250KeV的注入能量
(2)例如铝的离子物质，例如大约1×1014/cm2的剂量，以及例如大约200KeV的注入能量
(3)例如铝的离子物质，例如大约2×1014/cm2的剂量，以及例如大约150KeV的注入能量
(4)例如铝的离子物质，例如大约3×1013/cm2的剂量，以及例如大约100KeV的注入能量
(5)例如铝的离子物质，例如大约1×1013/cm2的剂量，以及例如大约50KeV的注入能量。
其后，通过灰化等来去除不再需要的抗蚀膜37。
然后，如图10所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积具有例如大约300nm的厚度的用于高温热处理的厚碳膜38。能够示出的用于沉积(等离子体CVD)碳膜38的条件的优选实例包括CH4/Ar的气体流量＝大约1000sccm/大约100sccm，例如大约1.3kPa的处理气氛压力，例如大约1kW的高频功率，以及例如大约1kW的低频功率。
然后，如图11所示，通过例如CMP(化学机械抛光)等来执行表面平坦化。其后，使用基于氢氟酸的氧化硅膜蚀刻剂溶液等来去除包括伪栅极35和伪侧壁36的伪栅极结构。
然后，如图12所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积具有例如大约100nm的厚度的用于高温热处理的薄碳膜39。能够示出的用于沉积(等离子体CVD)碳膜39的条件的优选实例包括CH4/Ar的气体流量＝大约1000sccm/大约100sccm，大约1.3kPa的处理气氛压力，大约1kW的高频功率，以及大约1kW的低频功率。随后，在这种状态下，执行激活退火。能够示出的用于激活退火的条件的优选实例包括例如惰性气体气氛的处理气氛，例如大约1800℃的处理温度，以及例如大约1分钟的处理时间。
然后，如图13所示，通过在例如氧气氛等中的等离子体灰化，用于高温热处理的薄碳膜39被回蚀刻以形成用于掩埋的栅极的凹陷部分41(碳膜的开口或开口图形)。
然后，如图14所示，通过例如热氧化等来形成具有例如大约50nm的厚度的氧化硅膜型栅极绝缘膜7。随后，在其上的晶片1的基本上整个顶表面1a之上，通过CVD等来沉积具有例如大约300nm的厚度的栅电极多晶硅膜8(栅电极)。作为栅电极多晶硅膜8，例如，以磷掺杂的多晶硅膜是优选的。
然后，如图15所示，通过例如CMP等来执行表面平坦化。通过平坦化，栅电极多晶硅膜8被图形化成栅电极8。
然后，如图16所示，通过在例如氧气氛等内的等离子体灰化来去除用于高温热处理的厚碳膜38。因而，将栅电极多晶硅膜8图形化成栅极结构30(包括栅电极8、栅极绝缘膜7等的结构)得以完成。
然后，如图17所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积第一层层间绝缘膜9。随后，用于形成接触孔的抗蚀膜被涂布到晶片1的基本上整个顶表面1a之上并且通过通常的光刻来图形化。将用于形成接触孔的图形化的抗蚀膜用作掩模，通过各向异性的干法蚀刻在第一层层间绝缘膜9内形成接触孔15。其后，去除不再需要的用于形成接触孔的抗蚀膜。随后，在晶片1的基本上整个顶表面1a之上，通过例如溅射沉积来沉积具有例如大约50nm的厚度的镍膜。随后，在惰性气体气氛中，硅化退火处理在例如1000℃下执行大约1分钟。随后，通过湿法蚀刻来去除未反应的镍。然后，在晶片1的基本上整个背表面1b之上，通过例如溅射沉积来沉积具有例如大约50nm的厚度的镍膜。随后，在惰性气体气氛中，硅化退火处理在例如1000℃下执行大约1分钟。通过此类处理，表面硅化物膜10被形成于晶片1的顶表面1a之上，而背表面硅化物膜11被形成于晶片1的背表面1b之上。
然后，如图18所示，钨塞20被掩埋于接触孔15内。随后，在第一层层间绝缘膜9之上，形成用作源极引出金属导线21和栅极引出金属导线19的第一层表面金属膜16(各自具有例如大约3000nm的厚度的基于铝的布线膜)。
然后，如图19所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积第二层层间绝缘膜14。按照以上所述的相同方式，通孔被形成于第二层层间绝缘膜14内。随后，与源极引出金属导线21耦接的第二层表面金属膜17(例如，具有大约3000nm的厚度的基于铝的布线膜)被形成于第二层层间绝缘膜14之上并且被图形化以形成源极金属电极18(源极垫片)。其后，在必要时，例如聚酰亚胺膜的最终钝化膜被沉积于晶片1的顶表面1a之上并被图形化。随后，在晶片1的基本上整个背表面1b之上，通过例如溅射来形成背表面的金属电极膜12(包括，例如，按与晶片1的距离增加的顺序示出的钛/镍/金或者类似层)。其后，通过切割等，将晶片1划分成个体芯片2。
3.关于在本发明的实施例的半导体器件的制造方法中的制造工艺的变体的描述(基于图20到26，主要参见图1到3和图5到12)
该实例是在图13到19所示的阶段的第2部分的实例的变体。因此，该实例在图5到12所示的阶段与第2部分的实例完全相同，从而将不重复其描述。
图20是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(扩大在用于高温热处理的碳膜中的开口的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图21是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成栅极绝缘膜和栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图22是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(平坦化栅极多晶硅膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图23是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(去除用于高温热处理的整个厚碳膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图24是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第一层层间绝缘膜和硅化物膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图25是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第一层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。图26是用于说明本发明的实施例的半导体器件(变体)的制造方法的器件截面图，该图是在个体制造步骤(形成第二层表面金属膜的步骤)中与图3的有源单元内的单位周期性区域T对应的部分的器件截面图。基于这些附图，将对在本发明的实施例的半导体器件的制造方法中的制造工艺的变体进行描述。
如图20所示，通过在例如氧气氛等内的等离子体灰化，用于高温热处理的薄碳膜39被回蚀刻以形成用于掩埋的栅极的凹陷部分41(碳膜的开口或开口图形)。此时，不同于图13的情形，不仅对用于高温热处理的薄碳膜39回蚀刻以使N-外延层1e的顶表面露出，而且促使用于高温热处理的厚碳膜38沿横向方向(在横向方向的两侧上)回退与后面将描述的CVD栅极绝缘膜7的厚度对应的距离。
然后，如图21所示，在晶片1的基本上整个顶表面1a之上，通过例如ALD(原子层沉积)等来形成具有例如大约50nm的厚度的矾土(氧化铝)膜型栅极绝缘膜7。随后，在其上的晶片1的基本上整个顶表面1a之上，通过CVD等来沉积具有例如大约300nm的厚度的栅电极多晶硅膜8(栅电极)。作为栅电极多晶硅膜8，例如，以磷掺杂的多晶硅膜是优选的。
然后，如图22所示，通过例如CMP等来执行表面平坦化。通过平坦化，栅电极多晶硅膜8被图形化成栅电极8。
然后，如图23所示，通过在例如氧气氛等内的等离子体灰化来去除用于高温热处理的厚碳膜38。因而，将栅电极多晶硅膜8图形化成栅极结构30(包括栅电极8、栅极绝缘膜7等的结构)得以完成。
然后，如图24所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积第一层层间绝缘膜9。随后，用于形成接触孔的抗蚀膜被涂布到晶片1的基本上整个顶表面1a之上并且通过通常的光刻来图形化。将用于形成接触孔的图形化的抗蚀膜用作掩模，通过各向异性的干法蚀刻在第一层层间绝缘膜9内形成接触孔15。其后，去除不再需要的用于形成接触孔的抗蚀膜。随后，在晶片1的基本上整个顶表面1a之上，通过例如溅射沉积来沉积具有例如大约50nm的厚度的镍膜。随后，在惰性气体气氛中，硅化退火处理在例如1000℃下执行大约1分钟。随后，通过湿法蚀刻来去除未反应的镍。然后，在晶片1的基本上整个背表面1b之上，通过例如溅射沉积来沉积具有例如大约50nm的厚度的镍膜。随后，在惰性气体气氛中，硅化退火处理在例如1000℃下执行大约1分钟。通过此类处理，表面硅化物膜10被形成于晶片1的顶表面1a之上，而背表面硅化物膜11被形成于晶片1的背表面1b之上。
然后，如图25所示，钨塞20被掩埋于接触孔15内。随后，在第一层层间绝缘膜9之上，形成用作源极引出金属导线21和栅极引出金属导线19的第一层表面金属膜16(各自具有例如大约3000nm的厚度的基于铝的布线膜)。
然后，如图26所示，在晶片1的基本上整个顶表面1a之上，通过CVD等来沉积第二层层间绝缘膜14。按照以上所述的相同方式，在第二层层间绝缘膜14内形成通孔。随后，与源极引出金属导线21耦接的第二层表面金属膜17(例如，具有大约3000nm的厚度的基于铝的布线膜)被形成于第二层层间绝缘膜14之上并且被图形化以形成源极金属电极18(源极垫片)。其后，在必要时，例如聚酰亚胺膜的最终钝化膜被沉积于晶片1的顶表面1a之上并被图形化。随后，在晶片1的基本上整个背表面1b之上，通过例如溅射来形成背表面金属电极膜12(包括，例如，按与晶片1的距离增加的顺序示出的钛/镍/金或者类似层)。其后，通过切割等，将晶片1划分成个体芯片2。
4.关于以上实施例的考虑事项及补充描述
(1)关于第2部分(下面给出的描述对于第3部分是共同的，除了特别指出为不同的部分之外)
在第2部分的实例中，在图6中，P型沟道区5(P阱区、P基极区或第二导电类型区域)的边缘通过伪栅极35(用于引入沟道区的硬掩模33)的两边按照自对准方式来界定(第一自对准处理，即，伪栅极对准处理)。
另外，在图8中，N+源区4的边缘被界定于伪侧壁36的两边(第二自对准处理，即，伪侧壁对准处理)。因而，以与P型沟道区5(P阱区、P基极区或第二导电类型区域)成自对准关系的方式来引入N+源区4。换言之，利用伪侧壁(或侧壁)来执行自对准。特别地，通过形成基于硅的绝缘膜(氧化硅膜、氮化硅膜等)的伪侧壁(或侧壁)，可容易地实现高精度的自对准。
而且，通过N+源区4的边缘，栅极结构30的两边得以界定(第三自对准处理，即，碳膜开口图形对准处理)。因而，栅极结构30(更具体而言，栅极绝缘膜7和栅电极8)被形成为与N+源区4成自对准关系。换言之，在激活退火期间利用保护性碳膜的开口图形(保护性碳膜的相反图形)来执行栅电极30的自对准。
此类自对准处理各自具有提高器件特性的高精度控制的效果。
注意，在基于SiC的器件中，激活退火通常在不低于氧化硅膜等的软化温度的温度下执行。因此，用于在激活退火之后形成栅极结构30的方法，即，后栅极方法是有效的。
(2)关于第3部分
关于图6到8，第3部分的实例与第2部分的实例完全相同，除了在图20(对应于第2部分的实例中的图13)中，与栅极绝缘膜的厚度7对应的校正在栅极结构30中进行以便界定栅电极8的两边。这是因为，在第2部分的实例中，栅电极8的两边与栅极绝缘膜7两边一致，而在第3部分的实例中，栅电极8与栅极绝缘膜7的边缘在栅电极8的两侧各自偏移了与栅极绝缘膜7的厚度对应的距离。
在本实例中，通过实施诸如CVD或溅射沉积之类的外加方法来沉积栅极绝缘膜7。结果，与热氧化的硅膜的情形不同，任意膜都能够独立于基底(即，SiC)的特性来沉积。因此，有可能获得稳定的绝缘膜特性以及相对较高的沟道迁移率。也就是说，当考虑到以下事实：在基于碳化硅的器件中，提高热氧化物膜的特性由于碳原子的存在而变成了待处理的课题时，就考虑该课题而言，使用外加的绝缘膜比热氧化的栅极绝缘膜更有优势。
5.总结
虽然由本发明人实现的本发明已经在上文基于其实施例进行了具体的描述，但是本发明并不限于此。应当意识到，在不脱离本发明的主旨的范围内能够进行各种变动和修改。
例如，在上述实施例中，虽然主要对N沟道功率MISFET进行了具体的描述，但是本发明并不限于此。应当意识到，本发明也可应用于P沟道功率MISFET。并且，在上述实施例中，虽然主要对使用基于碳化硅的SiC等半导体基板(该基板的多型并不限于4H，而是还可以为其他的)的有源器件(例如FET、IGBT或二极管)进行了具体描述，但是本发明并不限于此。应当意识到，本发明也可应用于基于GaN的有源器件。并且，在上述实施例中，虽然主要对平面型进行了具体的描述，但是本发明并不限于此。应当意识到，本发明同样可类似地应用于沟槽型。
此外，在上述实施例中，虽然对将双层基于铝的布线用作导线和到垫片等的引出导线的实例进行了具体的描述，但是本发明并不限于此。应当意识到，单层布线，包括三层或更多层的多层布线，非基于铝的单层布线或多层布线也能够适当地使用。
相关申请的交叉引用
在此通过引用并入于2011年1月31日提交的日本专利申请No.2011-17595的包括说明书、附图和摘要在内的全部公开内容。

Claims (11)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体晶片，所述半导体晶片在具有第一导电类型的基于碳化硅的半导体基板的第一主表面内具有第一基于碳化硅的半导体层，所述第一基于碳化硅的半导体层的导电类型与所述第一导电类型相同且浓度低于所述半导体基板的浓度；
(b)将第二导电类型区域引入所述第一基于碳化硅的半导体层接近于所述第一主表面的表面区域内，所述第二导电类型区域具有与所述第一导电类型相反的第二导电类型并用作垂直功率MISFET的沟道区；
(c)以与所述第二导电类型区域成自对准关系的方式引入所述垂直功率MISFET的源区，所述源区具有与所述第一导电类型相同的导电类型以及比所述第一基于碳化硅的半导体层的浓度高的浓度；以及
(d)在步骤(c)之后，对所述第二导电类型区域和所述源区执行激活退火处理，其中所述激活退火处理在不低于氧化硅膜的软化温度的温度下执行；
(e)在步骤(d)之后，以与所述源区成自对准关系的方式形成所述垂直功率MISFET的栅极绝缘膜和栅电极。
2.根据权利要求1所述的制造半导体器件的方法，
其中所述栅极绝缘膜是热氧化物膜。
3.根据权利要求1所述的制造半导体器件的方法，
其中所述栅极绝缘膜是通过化学气相沉积来沉积的绝缘膜。
4.根据权利要求3所述的制造半导体器件的方法，
其中所述化学气相沉积是原子层沉积。
5.根据权利要求4所述的制造半导体器件的方法，
其中所述栅极绝缘膜具有基于氧化铝的绝缘膜。
6.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(f)在所述步骤(d)之后且在所述步骤(e)之前，将碳膜的开口图形扩大与所述栅极绝缘膜的厚度基本上相等的尺寸。
7.根据权利要求1所述的制造半导体器件的方法，
其中所述半导体基板的所述第一主表面是(0001)平面或与之等效的平面。
8.一种制造半导体器件的方法，包括以下步骤：
(a)制备半导体晶片，所述半导体晶片在具有第一导电类型的基于碳化硅的半导体基板的第一主表面内具有第一基于碳化硅的半导体层，所述第一基于碳化硅的半导体层的导电类型与所述第一导电类型相同且浓度低于所述半导体基板的浓度；
(b)将第二导电类型区域引入所述第一基于碳化硅的半导体层接近于所述第一主表面的表面区域内，所述第二导电类型区域具有与所述第一导电类型相反的第二导电类型并用作垂直功率MISFET的沟道区；
(c)以与所述第二导电类型区域成自对准关系的方式引入所述垂直功率MISFET的源区，所述源区具有与所述第一导电类型相同的导电类型以及比所述第一基于碳化硅的半导体层的浓度高的浓度；
(d)对所述第二导电类型区域和所述源区执行激活退火处理，其中所述激活退火处理在不低于氧化硅膜的软化温度的温度下执行；以及
(e)在所述步骤(d)之后，形成所述垂直功率MISFET的栅极绝缘膜和栅电极，
其中所述源区与所述第二导电类型区域的自对准利用均由基于硅的绝缘膜形成的侧壁来执行。
9.根据权利要求8所述的制造半导体器件的方法，
其中所述第一基于碳化硅的半导体层是外延层。
10.根据权利要求8所述的制造半导体器件的方法，
其中所述栅极绝缘膜是热氧化物膜。
11.根据权利要求8所述的制造半导体器件的方法，
其中所述栅极绝缘膜是通过化学气相沉积来沉积的绝缘膜。
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