KR20120088601A - 반도체 장치 및 그 제조 방법 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

SiC 베이스의 MISFET 및 그 제조 프로세스에 있어서는, 불순물 도입 후에 매우 고온의 활성화 어닐링이 필요해지므로, 실리콘 베이스의 MISFET 제조 프로세스와 같은 자기 정합 프로세스의 다용이 곤란한 결과, 디바이스의 특성을 제어하기 위해 고정밀도의 맞춤 기술이 불가결하다고 하는 문제가 있다. 본원 발명은, 실리콘 카바이드계 반도체 기판을 이용한 SiC 베이스의 종형 파워 MISFET 등의 반도체 장치 및 그 제조 방법에 있어서, 채널 영역, 소스 영역, 및 게이트 구조를 서로 자기 정합적으로 형성하는 것이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체 장치(또는 반도체 집적 회로 장치) 및 그 제조 방법에 있어서의 자기 정합 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2008-108869호 공보(특허 문헌 1)에는, SiC계 반도체 베이스의 종형 N 채널 MOSFET 또는 MISFET의 제조 방법에 관해서, 레지스트 마스크의 폭을 열 처리에 의해 자기 정합적으로 확대하여, 소스 영역과 채널 영역(P 베이스 영역)을 자기 정합으로 형성하는 기술이 개시되어 있다. 또한, 여기에는, 소스 영역과 채널 영역에 대한 열 처리 후에, 게이트 구조를 형성하는 기술이 개시되어 있다.
일본 특허 공개 제2008-147576호 공보(특허 문헌 2) 또는, 이것에 대응하는 미국 특허 공개 제2010-35420호 공보(특허 문헌 3)에는, SiC계 반도체 베이스의 종형 N 채널 MOSFET 또는 MISFET의 제조 방법에 관해서, 텅스텐 하드 마스크의 폭을 수축함으로써, 소스 영역과 채널 영역을 자기 정합으로 형성하는 기술이 개시되어 있다. 또한, 여기에는, 소스 영역과 채널 영역에 대한 열 처리 후에, 게이트 구조를 형성하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2008-108869호 공보 [특허 문헌 2] 일본 특허 공개 제2008-147576호 공보 [특허 문헌 3] 미국 특허 공개 제2010-35420호 공보
SiC 베이스의 MISFET 제조 프로세스에 있어서는, 불순물 도입 후에 매우 고온의 활성화 어닐링이 필요해지므로, 실리콘 베이스의 MISFET 제조 프로세스와 같은 자기 정합 프로세스의 다용이 곤란한 결과, 디바이스의 특성을 제어하기 위해 고정밀도의 맞춤 기술이 불가결하다고 하는 문제가 있다.
본원 발명은, 이들의 과제를 해결하기 위해 이루어진 것이다.
본 발명의 목적은, 자기 정합 기술을 다용할 수 있는 반도체 장치 및 그 제조 프로세스를 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 본원의 하나의 발명은, 실리콘 카바이드계 반도체 기판을 이용한 SiC 베이스의 종형 파워 MISFET 등의 반도체 장치 및 그 제조 방법에 있어서, 채널 영역, 소스 영역, 및 게이트 구조를 서로 자기 정합적으로 형성하는 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 실리콘 카바이드계 반도체 기판을 이용한 SiC 베이스의 종형 파워 MISFET 등의 반도체 장치 및 그 제조 방법에 있어서, 채널 영역, 소스 영역, 및 게이트 구조를 서로 자기 정합적으로 형성하므로, 비교적 용이하게 디바이스의 특성을 정밀하게 제어할 수 있다.
도 1은 본원의 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 대상 디바이스 칩의 일례의 상면도.
도 2는 도 1의 액티브 셀의 단위 주기 영역(T)의 2주기분의 확대 상면도.
도 3은 도 2의 X-X’단면에 대응하는 디바이스 단면도.
도 4는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 사용되는 SiC 단결정 웨이퍼(에피택셜 웨이퍼)의 전체 상면도.
도 5는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(채널 영역 도입용 하드 마스크 형성 공정)에서의 디바이스 단면도.
도 6은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(채널 영역 도입 공정)에서의 디바이스 단면도.
도 7은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(사이드 월 형성 공정)에서의 디바이스 단면도.
도 8은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(N+ 소스 영역 도입 공정)에서의 디바이스 단면도.
도 9는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(P+ 컨택트 영역 도입 공정)에서의 디바이스 단면도.
도 10은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 형성 공정)에서의 디바이스 단면도.
도 11은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 평탄화 공정)에서의 디바이스 단면도.
도 12는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 박막 카본막 형성 공정)에서의 디바이스 단면도.
도 13은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 박막 카본막 제거 공정)에서의 디바이스 단면도.
도 14는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 절연막＆게이트 폴리실리콘막 형성 공정)에서의 디바이스 단면도.
도 15는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 폴리실리콘막 평탄화 공정)에서의 디바이스 단면도.
도 16은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 전체면 제거 공정)에서의 디바이스 단면도.
도 17은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 층간 절연막＆실리사이드막 형성 공정)에서의 디바이스 단면도.
도 18은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 표면 메탈막 형성 공정)에서의 디바이스 단면도.
도 19는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제2층 표면 메탈막 형성 공정)에서의 디바이스 단면도.
도 20은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 카본막 개구 확대 공정)에서의 디바이스 단면도.
도 21은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 절연막＆게이트 폴리실리콘막 형성 공정)에서의 디바이스 단면도.
도 22는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 폴리실리콘막 평탄화 공정)에서의 디바이스 단면도.
도 23은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 전체면 제거 공정)에서의 디바이스 단면도.
도 24는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 층간 절연막＆실리사이드막 형성 공정)에서의 디바이스 단면도.
도 25는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 표면 메탈막 형성 공정)에서의 디바이스 단면도.
도 26은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제2층 표면 메탈막 형성 공정)에서의 디바이스 단면도.
〔실시 형태의 개요〕
우선, 본원에 있어서 개시되는 발명의 대표적인 실시 형태에 대해서 개요를 설명한다.
1. 이하의 공정을 포함하는 반도체 장치의 제조 방법.
(a) 제1 도전형의 실리콘 카바이드계 반도체 기판의 제1 주면측에, 상기 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층을 갖는 반도체 웨이퍼를 준비하는 공정,
(b) 상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에, 종형 파워 MISFET의 채널 영역으로 되어야 할 영역으로서, 상기 제1 도전형과 반대 도전형의 제2 도전형 영역을 도입하는 공정,
(c) 상기 제2 도전형 영역에 관해서 자기 정합적으로, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 상기 제1 도전형과 동일 도전형의 상기 종형 파워 MISFET의 소스 영역을 도입하는 공정,
(d) 상기 소스 영역에 관해서 자기 정합적으로, 상기 종형 파워 MISFET의 게이트 구조를 형성하는 공정.
2. 상기 1항의 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층이다.
3. 상기 1 또는 2항의 반도체 장치의 제조 방법에 있어서, 이하의 공정을 더 포함한다.
(e) 상기 공정 (c) 후로서 상기 공정 (d) 전에, 상기 제2 도전형 영역 및 상기 소스 영역에 대한 활성화 어닐링 처리를 실행하는 공정.
4. 상기 1 내지 3항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월을 이용하여 실행된다.
5. 상기 1 내지 4항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 소스 영역에 관한 상기 게이트 구조의 자기 정합은, 카본막의 개구 패턴을 이용하여 실행된다.
6. 상기 1 내지 5항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판은, N형이다.
7. 상기 1 내지 6항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘 카바이드계 반도체층은, N형이다.
8. 상기 1 내지 7항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, 열 산화막이다.
9. 상기 1 내지 7항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, CVD에 의한 절연막이다.
10. 상기 9항의 반도체 장치의 제조 방법에 있어서, 상기 CVD는, ALD이다.
11. 상기 9 또는 10항의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, 알루미나계 절연막을 갖는다.
12. 상기 9 내지 11항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 이하의 공정을 더 포함한다.
(f) 상기 공정 (e) 후로서 상기 공정 (d) 전에, 거의 상기 게이트 절연막의 두께만큼, 상기 카본막의 상기 개구 패턴을 확대하는 공정.
13. 상기 1 내지 12항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 폴리 타입은 4H이다.
14. 상기 1 내지 13항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 상기 제1 주면은, (0001)면 또는 그것에 등가한 면이다.
15. 이하의 공정을 포함하는 반도체 장치의 제조 방법.
(a) 제1 도전형의 실리콘 카바이드계 반도체 기판의 제1 주면측에, 상기 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층을 갖는 반도체 웨이퍼를 준비하는 공정,
(b) 상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에, 종형 파워 MISFET의 채널 영역으로 되어야 할 영역으로서, 상기 제1 도전형과 반대 도전형의 제2 도전형 영역을 도입하는 공정,
(c) 상기 제2 도전형 영역에 관해서 자기 정합적으로, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 상기 제1 도전형과 동일 도전형의 상기 종형 파워 MISFET의 소스 영역을 도입하는 공정,
(d) 상기 제2 도전형 영역 및 상기 소스 영역에 대한 활성화 어닐링 처리를 실행하는 공정,
(e) 상기 공정 (d) 후에, 상기 종형 파워 MISFET의 게이트 구조를 형성하는 공정, 여기서, 상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월을 이용하여 실행된다.
16. 상기 15항의 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층이다.
17. 상기 15 또는 16항의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판은, N형이다.
18. 상기 15 내지 17항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘 카바이드계 반도체층은, N형이다.
19. 상기 15 내지 18항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, 열 산화막이다.
20. 상기 15 내지 18항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, CVD에 의한 절연막이다.
21. 상기 20항의 반도체 장치의 제조 방법에 있어서, 상기 CVD는, ALD이다.
22. 상기 21항의 반도체 장치의 제조 방법에 있어서, 상기 게이트 구조를 구성하는 게이트 절연막은, 알루미나계 절연막을 갖는다.
23. 상기 15 내지 22항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 폴리 타입은 4H이다.
24. 상기 15 내지 23항 중 어느 하나의 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 상기 제1 주면은, (0001)면 또는 그것에 등가한 면이다.
25. 이하의 구성을 갖는 실리콘 카바이드계 반도체 기판을 구비한 반도체 장치:
상기 실리콘 카바이드계 반도체 기판의 제1 주면측은 제1 도전형이며, 상기 실리콘 카바이드계 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층과,
상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에 형성된, 제2 도전형의 채널 영역과,
상기 채널 영역에 관해서 자기 정합적으로 형성된, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 제1 도전형의 소스 영역과,
상기 소스 영역에 관해서 자기 정합적으로 형성된, 게이트 구조를 구비한다.
26. 상기 25항의 반도체 장치에 있어서,
상기 반도체 장치는 종형 MISFET인 것을 특징으로 한다.
27. 상기 25 또는 26항의 반도체 장치에 있어서,
상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층인 것을 특징으로 한다.
28. 상기 25 내지 27항 중 어느 하나의 반도체 장치에 있어서,
상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월이 이용되는 것을 특징으로 한다.
29. 상기 25 내지 28항 중 어느 하나의 반도체 장치에 있어서,
상기 소스 영역에 관한 상기 게이트 구조의 자기 정합은, 카본막의 개구 패턴이 이용되는 것을 특징으로 한다.
〔본원에 있어서의 기재 형식, 기본적 용어, 용법의 설명〕
1. 본원에 있어서, 실시 양태의 기재는, 필요에 따라서, 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특히 그렇지 않은 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니라, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복을 생략한다. 또한, 실시 양태에 있어서의 각 구성 요소는, 특히 그렇지 않은 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 되지 않는 경우를 제외하고, 필수적인 것은 아니다.
또한, 본원에 있어서, 「반도체 칩」, 「반도체 장치」 또는 「반도체 집적 회로 장치」라고 할 때에는, 주로, 각종 트랜지스터(능동 소자) 단체(單體), 및, 그들을 중심으로, 저항, 컨덴서, 다이오드 등을 반도체 칩 등(반도체 칩 재료로서는, 예를 들면 단결정 SiC 기판, 단결정 실리콘 기판, 이들의 복합 기판 등. SiC의 결정 다형으로서는, 주로 4H-SiC를 대상으로 하지만, 그 밖의 결정 다형이어도 되는 것은, 물론임) 상에 집적한 것을 말한다.
또한, 본원에 있어서, 「전자 회로 장치」라고 할 때에는, 반도체 칩, 반도체 장치, 반도체 집적 회로 장치, 저항, 컨덴서, 다이오드 등, 및, 이들의 상호 접속계를 나타낸다.
여기서, 각종 트랜지스터의 대표적인 것으로서는, MISFET를 예시할 수 있다. 다수의 MISFET를 병렬로 형성하여, 큰 전력을 취급할 수 있도록 한 것이, 파워 MISFET이다. 파워 MISFET에는, 종형 MISFET와 횡형 MISFET가 있고, 본원에서는, 주로 종형 MISFET에 대해서 구체적으로 설명한다. 또한, 이 종형 MISFET에는, 플래너형(Planar)과 트렌치형(Trench)이 있지만, 본원에서는, 주로 플래너형을 구체적으로 설명한다.
오늘의 파워계의 전자 회로 장치, 반도체 장치, 또는 반도체 집적 회로 장치의 소스 및 게이트의 메탈 전극은, 통상적으로, 예를 들면, 알루미늄계(또는 텅스텐계 등의 고융점 금속계)의 M1 배선층의 1층이나, 또는, 알루미늄계(또는 텅스텐계 등의 고융점 금속계)의 M1 배선층 및 M2 배선층으로 이루어지는 2층으로 구성되는 경우가 많다. 또한, 이들의 배선층으로서, 구리계 배선층이 이용되는 경우가 있다.
2. 마찬가지로 실시 양태 등의 기재에 있어서, 재료, 조성 등에 대해서, 「A로 이루어지는 X」 등이라고 해도, 특히 그렇지 않은 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성 요소의 하나로 하는 것을 배제하는 것은 아니다. 예를 들면, 성분에 대해서 말하면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들면, 「실리콘 부재」 또는 「SiC(탄화 규소) 부재」 등이라고 해도, 순수한 실리콘이나 SiC에 한정되는 것은 아니며, 그 밖의 실리콘 또는 SiC를 주요한 성분으로 하는 다원 반도체, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것인 것은 물론이다. 마찬가지로, 「산화 실리콘막」, 「산화 실리콘계 절연막」 등이라고 해도, 비교적 순수한 도핑되지 않은 산화 실리콘(Undoped Silicon Dioxide)뿐만 아니라, FSG(Fluorosilicate Glass), TEOS 베이스 산화 실리콘(TEOS-based silicon oxide), SiOC(Silicon Oxicarbide) 또는 카본 도핑된 산화 실리콘(Carbon-doped Silicon oxide) 또는 OSG(Organosilicate glass), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 열 산화막, CVD 산화막, SOG(Spin ON Glass), 나노 클러스터링 실리카(Nano-Clustering Silica:NCS) 등의 도포계 산화 실리콘, 이들과 마찬가지의 부재에 보이드를 도입한 실리카계 Low-k 절연막(포러스계 절연막), 및 이들을 주요한 구성 요소로 하는 다른 실리콘계 절연막과의 복합막 등을 포함하는 것은 물론이다.
또한, 산화 실리콘계 절연막과 나란히, 반도체 분야에서 상용되고 있는 실리콘계 절연막으로서는, 질화 실리콘계 절연막이 있다. 이 계통이 속하는 재료로서는, SiN, SiCN, SiNH, SiCNH 등이 있다. 여기서, 「질화 실리콘」이라고 할 때에는, 특히 그렇지 않은 취지를 명시한 때를 제외하고, SiN 및 SiNH의 양방을 포함한다. 마찬가지로, 「SiCN」이라고 할 때에는, 특히 그렇지 않은 취지를 명시한 때를 제외하고, SiCN 및 SiCNH의 양방을 포함한다.
3. 마찬가지로, 도형, 위치, 속성 등에 관해서, 적절한 예시를 하지만, 특히 그렇지 않은 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 엄밀하게 그에 한정되는 것은 아닌 것은 물론이다.
4. 또한, 특정한 수치, 수량에 언급하였을 때도, 특히 그렇지 않은 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
5. 「웨이퍼」라고 할 때에는, 통상은 반도체 집적 회로 장치(반도체 장치, 전자 장치도 동일함)를 그 위에 형성하는 탄화 규소 단결정 웨이퍼, 단결정 실리콘 웨이퍼 등을 가리키지만, 에피택셜 웨이퍼, LCD 글래스 기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 물론이다.
6. 본원에 있어서, 「상온」 또는 「실온」이라고 할 때에는, 평균적으로는, 예를 들면, 섭씨 25도 정도의 온도를 가리킨다. 또한, 범위로서는, 예를 들면 섭씨 15도 정도로부터 섭씨 35도 정도의 범위이다.
본원에 있어서, 「A에 관해서 B를 자기 정합적으로」라고 할 때에는, B를 A에 맞추기 위한 특별한 맞춤 공정을 실시하지 않고, B를 A에 실질적으로 위치 맞춤하여 형성하는 것을 말한다. 또한, 「A, B 및 C를 서로 자기 정합적으로」라고 할 때에는, A, B 및 C 내의 적어도 2개의 한쪽이 남은 하나와, 다른 쪽의 하나가 상기 나머지의 하나와 또는 상기 한쪽과 「자기 정합적으로」인 것을 말한다.
본원에 있어서, 「게이트 구조」란, 게이트 절연막, 게이트 전극(폴리실리콘 게이트 전극 등의 실제로 게이트로서 작용하는 부분) 등으로 이루어지는 구조체를 말한다. 따라서, 상층의 메탈 게이트 전극 등은 제외된다.
〔실시 형태의 상세〕
실시 형태에 대해서 더욱 상술한다. 각 도면 중에서, 동일 또는 마찬가지의 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡하게 되는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명백한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아닌 것을 명시하기 위해, 해칭을 붙이는 경우가 있다.
1. 본원의 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 대상 디바이스의 구조의 일례 등의 설명(주로 도 1 내지 도 3)
또한, 여기서는, 설명을 구체적으로 하기 위해, 소스 드레인 내압이, 800 내지 1000볼트 정도의 디바이스를 상정하여 설명한다.
도 1은 본원의 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 대상 디바이스 칩의 일례의 상면도이다. 도 2는 도 1의 액티브 셀의 단위 주기 영역(T)의 2주기분의 확대 상면도이다. 도 3은 도 2의 X-X’단면에 대응하는 디바이스 단면도이다. 이들에 기초하여, 본원의 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 대상 디바이스의 구조의 일례 등을 설명한다.
우선, 도 1에 본원의 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 대상 디바이스 칩(2)의 일례의 상면 전체도를 도시한다. 도 1에 도시하는 바와 같이, 반도체 칩(2)의 표면(1a)(제1 주면)의 외주 근방에는, 게이트 메탈 전극(24)(게이트 패드를 포함함)이 설치되어 있고, 한편, 중앙부에는, 액티브 셀 영역(22)이 설치되어 있다. 액티브 셀 영역(22)은, 다수의 단위 주기 영역(T) 등으로 구성되어 있고, 액티브 셀 영역(22) 상 및 그 주변은 소스 메탈 전극(18)(소스 패드를 포함함)에 의해 덮여져 있다. 또한, 액티브 셀 영역(22)의 주변에는, 그것을 둘러싸도록, 링 형상의 P+ 엣지 터미네이션 영역(23)이 설치되어 있다. 또한, P+ 엣지 터미네이션 영역(23)은, 예를 들면, 도 2 등으로 후술하는 P형 채널 영역(5)(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)과 동시에 만들어진다.
도 2 및 도 3에 기초하여, 단위 주기 영역(T)의 상세 구조를 설명한다. 도 2 또는 도 3에 도시하는 바와 같이, 반도체 칩(2)의 N형 기판(1s)(제1 도전형 기판)의 이면(1b)측에는, N+ 드레인 영역(3)이 설치되어 있고, 칩 이면(1b)에는, 이면 실리사이드막(11)을 개재하여, 이면 메탈 전극막(12)이 형성되어 있다. N형 기판(1s)(제1 도전형 기판)의 표면(1a)측에는, 드리프트 영역을 구성하는 N-에피텍셜층(1e)(SiC 에피텍셜층 또는 제1 실리콘 카바이드계 반도체층)이 형성되어 있고, N-에피텍셜층(1e)의 표면 영역에는, P형 채널 영역(5)(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)이 설치되어 있다. P형 채널 영역(5)의 표면 영역에는, N+ 소스 영역(4) 및 P+ 컨택트 영역(6)이 설치되어 있다. N-에피텍셜층(1e)의 표면 상에는, 게이트 절연막(7)을 개재하여 게이트 전극(8)(또는 게이트 전극용 폴리실리콘막)이 형성되어 있고, 이들의 게이트 구조(30)를 덮도록, 제1층 층간 절연막(9)이 형성되어 있다. 제1층 층간 절연막(9)에 형성된 컨택트 홀(15) 내에는, 표면 실리사이드막(10)을 개재하여, 텅스텐 플러그(20)가 설치되어 있다. 제1층 층간 절연막(9)의 상면에는, 제1층 표면 메탈막(16)으로 구성된 소스 인출 메탈 배선(21) 및 게이트 인출 메탈 배선(19)이 형성되어 있고, 또한 제1층 층간 절연막(9)의 상면에는, 이들의 제1층 표면 메탈막(16)을 덮도록, 제2층 층간 절연막(14)이 형성되어 있다. 제2층 층간 절연막(14) 상에는, 관통 구멍을 개재하여, 소스 인출 메탈 배선(21)에 접속된 제2층 표면 메탈막(17)으로 이루어지는 소스 메탈 전극(18)(소스 패드)이 형성되어 있다.
2. 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 제조 프로세스의 설명(주로 도 4 내지 도 19)
이하의 프로세스에 있어서, 이온 주입에서의 웨이퍼 온도는, 이온종이, 질소일 때에는, 예를 들면, 섭씨 400도 정도(비교적 고온)이지만, 그 이외의 이온종에서는, 예를 들면 상온 또는 실온으로 행해진다. 또한, 이것은 일례이며, 이들 이외의 온도(또한 고온 또는, 섭씨 15도 미만의 냉각 상태 등)를 배제하는 것은 아니다.
도 4는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 사용되는 SiC 단결정 웨이퍼(에피택셜 웨이퍼)의 전체 상면도이다. 도 5는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(채널 영역 도입용 하드 마스크 형성 공정)에서의 디바이스 단면도이다. 도 6은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(채널 영역 도입 공정)에서의 디바이스 단면도이다. 도 7은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(사이드 월 형성 공정)에서의 디바이스 단면도이다. 도 8은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(N+ 소스 영역 도입 공정)에서의 디바이스 단면도이다. 도 9는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(P+ 컨택트 영역 도입 공정)에서의 디바이스 단면도이다. 도 10은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 형성 공정)에서의 디바이스 단면도이다. 도 11은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 평탄화 공정)에서의 디바이스 단면도이다. 도 12는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 박막 카본막 형성 공정)에서의 디바이스 단면도이다. 도 13은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 박막 카본막 제거 공정)에서의 디바이스 단면도이다. 도 14는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 절연막＆게이트 폴리실리콘막 형성 공정)에서의 디바이스 단면도이다. 도 15는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 폴리실리콘막 평탄화 공정)에서의 디바이스 단면도이다. 도 16은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 전체면 제거 공정)에서의 디바이스 단면도이다. 도 17은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 층간 절연막＆실리사이드막 형성 공정)에서의 디바이스 단면도이다. 도 18은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 표면 메탈막 형성 공정)에서의 디바이스 단면도이다. 도 19는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제2층 표면 메탈막 형성 공정)에서의 디바이스 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 제조 프로세스를 설명한다.
우선, 도 4에 도시하는 바와 같이, 예를 들면, 700마이크로미터 정도(적절한 범위로서는, 예를 들면 500 내지 1000마이크로미터 정도)의 두께의 N형(제1 도전형) SiC 단결정 웨이퍼(1)를 준비한다. 저항율은, 예를 들면, 20mΩㆍ㎝ 정도이다. 이 SiC 웨이퍼(1)(폴리 타입은, 예를 들면 4H)는, 예를 들면, 76φ(또한, 웨이퍼의 직경은, 100파이라도, 150파이라도, 그 이외의 것이어도 됨)로 하고, 주면의 결정면은, 예를 들면 (0, 0, 0, 1)면 또는, 이것과 등가한 면으로 한다. 또한, 임의이지만, 여기서는, 주요 오리엔테이션 플랫(31)과 서브 오리엔테이션 플랫(32)을 갖는 것을 사용하였다. 결정 방위는, 예를 들면 주요 오리엔테이션 플랫(31)의 방향이, [1, -1, 0, 0] 방향이며, 서브 오리엔테이션 플랫(16)과 반대의 방향이, 예를 들면 [1, 1, -2, 0] 방향이다.
다음으로, 도 5에 도시하는 바와 같이, 웨이퍼(1)의 이면(1b)으로부터 N형 불순물을 예를 들면 이온 주입에 의해 도입함으로써, N+ 고농도 드레인층(3)을 형성한다. 이온 주입 조건으로서는, 이온종:예를 들면 질소, 도즈량:예를 들면 5×1014/㎠ 정도, 주입 에너지:예를 들면 50KeV 정도를 적절한 것으로서 예시할 수 있다. 이 후, 활성화 어닐링을 실시한다(예를 들면, 불활성 가스 분위기 하에, 섭씨 1650도로 3분 정도).
다음으로, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 기상 에피택셜 성장에 의해, 필요한 내압에 대응하여, 예를 들면 5 내지 10마이크로미터 정도의 두께의 N-에피텍셜층(1e)(SiC 에피텍셜층 또는 제1 실리콘 카바이드계 반도체층)을 형성한다. N형 불순물(예를 들면, 질소)의 농도는, 예를 들면, 1×1016/㎤ 정도로부터 2×1016/㎤ 정도를 적절한 범위로서 예시할 수 있다.
다음으로, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 예를 들면 TEOS(Tetraethoxysilane)를 이용한 CVD(Chemical Vapor Deposition) 등에 의해, 예를 들면 2000㎚ 정도의 두께의 채널 영역 도입용 하드 마스크막(33)을 성막한다. 계속해서, 이 채널 영역 도입용 하드 마스크막(33) 상에, 채널 영역 도입용 레지스트막(34)을 도포하고, 통상적인 리소그래피에 의해, 레지스트막(34)을 패터닝한다. 계속해서, 패터닝된 레지스트막(34)을 마스크로 하여, 산화 실리콘막(33)을, 예를 들면, 플루오로 카본계 에칭 가스 등을 이용하여, 이방성 드라이 에칭 처리를 실행함으로써, 패터닝한다.
다음으로, 도 6에 도시하는 바와 같이, 채널 영역 도입용 하드 마스크막(33) 등을 이온 주입의 마스크로 하여, N-에피텍셜층(1e)의 표면 영역에, 이온 주입에 의해, P형 채널 영역(5)(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)을 도입한다. 즉, 이하의 각 스텝을 실행한다. 예를 들면,
(1) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 600KeV 정도,
(2) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 500KeV 정도,
(3) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 400KeV 정도,
(4) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 300KeV 정도,
(5) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 200KeV 정도,
(6) 이온종:예를 들면 붕소, 도즈량:예를 들면 1×1012/㎠ 정도, 주입 에너지:예를 들면 100KeV 정도,
(7) 이온종:예를 들면 붕소, 도즈량:예를 들면 1.5×1012/㎠ 정도, 주입 에너지:예를 들면 50KeV 정도를 적절한 것으로서 예시할 수 있다. 그 후, 불필요해진 레지스트막(34)을 애싱 등에 의해 제거한다.
다음으로, 도 7에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 예를 들면 TEOS를 이용한 CVD 등에 의해, 예를 들면 200㎚ 정도의 두께의 더미 사이드 월 형성용 절연막(36)을 성막한다. 계속해서, 이방성 드라이 에칭에 의해, 더미 사이드 월 형성용 절연막(36)을 에치백함으로써, 더미 사이드 월(36)을 형성한다.
다음으로, 도 8에 도시하는 바와 같이, 더미 게이트(35)(채널 영역 도입용 하드 마스크막(33)) 및 더미 사이드 월(36)로 이루어지는 더미 게이트 구조를 마스크로 하여, 이온 주입에 의해, N+ 소스 영역(4)을 도입한다. 즉, 이하의 각 스텝을 실행한다. 예를 들면,
(1) 이온종:예를 들면 질소, 도즈량:예를 들면 2×1014/㎠ 정도, 주입 에너지:예를 들면 75KeV 정도,
(2) 이온종:예를 들면 질소, 도즈량:예를 들면 2×1014/㎠ 정도, 주입 에너지:예를 들면 55KeV 정도,
(3) 이온종:예를 들면 질소, 도즈량:예를 들면 2×1014/㎠ 정도, 주입 에너지:예를 들면 25KeV 정도를 적절한 것으로서 예시할 수 있다.
다음으로, 도 9에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, P+ 컨택트 영역 도입용 레지스트막(37)을 도포하고, 통상적인 리소그래피에 의해, 패터닝한다. 이 패터닝된 P+ 컨택트 영역 도입용 레지스트막(37)을 마스크로 하여, 이온 주입에 의해, P+ 컨택트 영역(6)을 도입한다. 즉, 이하의 각 스텝을 실행한다. 예를 들면,
(1) 이온종:예를 들면 알루미늄, 도즈량:예를 들면 1×1014/㎠ 정도, 주입 에너지:예를 들면 250KeV 정도,
(2) 이온종:예를 들면 알루미늄, 도즈량:예를 들면 1×1014/㎠ 정도, 주입 에너지:예를 들면 200KeV 정도,
(3) 이온종:예를 들면 알루미늄, 도즈량:예를 들면 2×1014/㎠ 정도, 주입 에너지:예를 들면 150KeV 정도,
(4) 이온종:예를 들면 알루미늄, 도즈량:예를 들면 3×1013/㎠ 정도, 주입 에너지:예를 들면 100KeV 정도,
(5) 이온종:예를 들면 알루미늄, 도즈량:예를 들면 1×1013/㎠ 정도, 주입 에너지:예를 들면 50KeV 정도를 적절한 것으로서 예시할 수 있다. 그 후, 불필요해진 레지스트막(37)을 애싱 등에 의해 제거한다.
다음으로, 도 10에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 예를 들면 300㎚ 정도의 두께의 고온 열 처리용 후막 카본막(38)을 성막한다. 카본막(38)의 성막 조건(플라즈마 CVD)으로서는, 예를 들면, 가스 유량:CH4/Ar=1000sccm 정도/100sccm 정도, 처리 기압:1.3킬로파스칼 정도, 고주파 파워:1킬로와트 정도, 저주파 파워:1킬로와트 정도를 적절한 것으로서 예시할 수 있다.
다음으로, 도 11에 도시하는 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing) 등에 의해, 표면의 평탄화를 실행한다. 그 후, 불산계 산화 실리콘막에칭액 등에 의해, 더미 게이트(35) 및 더미 사이드 월(36)로 이루어지는 더미 게이트 구조를 제거한다.
다음으로, 도 12에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 예를 들면 100㎚ 정도의 두께의 고온 열 처리용 박막 카본막(39)을 성막한다. 카본막(38)의 성막 조건(플라즈마 CVD)으로서는, 예를 들면, 가스 유량:CH4/Ar=1000sccm 정도/100sccm 정도, 처리 기압:1.3킬로파스칼 정도, 고주파 파워:1킬로와트 정도, 저주파 파워:1킬로와트 정도를 적절한 것으로서 예시할 수 있다. 계속해서, 이 상태에서, 활성화 어닐링을 실행한다. 이 조건으로서는, 처리 분위기:예를 들면 불활성 가스 분위기, 처리 온도:예를 들면 섭씨 1800도 정도, 처리 시간:예를 들면 1분 정도를 적절한 것으로서 예시할 수 있다.
다음으로, 도 13에 도시하는 바와 같이, 예를 들면 산소 분위기 속에서의 플라즈마 애싱 등에 의해, 고온 열 처리용 박막 카본막(39)을 에치백함으로써, 게이트 매립용 리세스부(41)(카본막의 개구 또는 개구 패턴)를 형성한다.
다음으로, 도 14에 도시하는 바와 같이, 예를 들면 열 산화 등에 의해, 예를 들면 50㎚ 정도의 두께의 산화 실리콘막계의 게이트 절연막(7)을 형성한다. 계속해서, 그 위에 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 예를 들면 300㎚ 정도의 두께의 게이트 전극용 폴리실리콘막(8)(게이트 전극)을 성막한다. 이 게이트 전극용 폴리실리콘막(8)으로서는, 예를 들면, 인(燐)을 도핑한 폴리실리콘막이 적절하다.
다음으로, 도 15에 도시하는 바와 같이, 예를 들면 CMP 등에 의해, 표면의 평탄화를 실행한다. 이 평탄화에 의해, 게이트 전극(8)이 패터닝된다.
다음으로, 도 16에 도시하는 바와 같이, 예를 들면 산소 분위기 속에서의 플라즈마 애싱 등에 의해, 고온 열 처리용 후막 카본막(38)을 제거한다. 이에 의해, 게이트 구조(30)(게이트 전극(8), 게이트 절연막(7) 등으로 이루어지는 구조체)의 패터닝이 완료된다.
다음으로, 도 17에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 제1층 층간 절연막(9)을 성막한다. 계속해서, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 컨택트 홀 형성용 레지스트막을 도포하고, 통상적인 리소그래피에 의해, 패터닝한다. 이 패터닝된 컨택트 홀 형성용 레지스트막을 마스크로 하여, 이방성 드라이 에칭에 의해, 제1층 층간 절연막(9)에 컨택트 홀(15)을 형성한다. 그 후, 불필요해진 컨택트 홀 형성용 레지스트막을 제거한다. 계속해서, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 예를 들면 50㎚ 정도의 두께의 니켈막을 예를 들면 스퍼터링 성막에 의해 성막한다. 계속해서, 불활성 가스 분위기에서, 예를 들면, 섭씨 1000도, 1분 정도, 실리사이드화 어닐링 처리를 실시한다. 계속해서, 웨트 에칭에 의해, 미반응의 니켈을 제거한다. 다음으로, 웨이퍼(1)의 이면(1b)측의 거의 전체면에, 예를 들면 50㎚ 정도의 두께의 니켈막을 예를 들면 스퍼터링 성막에 의해 성막한다. 계속해서, 불활성 가스 분위기에서, 예를 들면, 섭씨 1000도, 1분 정도, 실리사이드화 어닐링 처리를 실시한다. 이들의 처리에 의해, 웨이퍼(1)의 표면(1a)측에 표면 실리사이드막(10)을, 웨이퍼(1)의 이면(1b)측에 이면 실리사이드막(11)을 각각 형성한다.
다음으로, 도 18에 도시하는 바와 같이, 컨택트 홀(15) 내에 텅스텐 플러그(20)를 매립한다. 계속해서, 제1층 층간 절연막(9) 상에, 소스 인출 메탈 배선(21) 및 게이트 인출 메탈 배선(19)으로 되는 제1층 표면 메탈막(16)(예를 들면, 두께 3000㎚ 정도의 알루미늄계 배선막)을 형성한다.
다음으로, 도 19에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 제2층 층간 절연막(14)을 성막한다. 앞서 마찬가지로, 제2층 층간 절연막(14)에 관통 구멍을 형성한다. 계속해서, 제2층 층간 절연막(14) 상에, 소스 인출 메탈 배선(21)과 접속된 제2층 표면 메탈막(17)(예를 들면, 두께 3000㎚ 정도의 알루미늄계 배선막)을 형성 및 패터닝함으로써, 소스 메탈 전극(18)(소스 패드)을 형성한다. 그 후, 필요에 따라서, 웨이퍼(1)의 표면(1a)측에, 예를 들면 폴리이미드막 등의 파이널 패시베이션막을 성막 및 패터닝한다. 계속해서, 웨이퍼(1)의 이면(1b)측의 거의 전체면에, 이면 메탈 전극막(12)(웨이퍼(1)에 가까운 측으로부터, 예를 들면, 티타늄/니켈/금 등)을 예를 들면 스퍼터링에 의해 형성한다. 그 후, 다이싱 등에 의해, 웨이퍼(1)를 여기의 칩(2)으로 분할한다.
3. 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 제조 프로세스의 변형예의 설명(주로 도 20 내지 도 26을 베이스로 하여, 도 1 내지 도 3 및 도 5 내지 도 12를 참조).
이 예는, 섹션 2의 예의 도 13 내지 도 19에 대한 변형예이다. 따라서, 도 5 내지 도 12까지는, 완전하게 동일하므로, 설명은 반복하지 않는다.
도 20은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 카본막 개구 확대 공정)에서의 디바이스 단면도이다. 도 21은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 절연막＆게이트 폴리실리콘막 형성 공정)에서의 디바이스 단면도이다. 도 22는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(게이트 폴리실리콘막 평탄화 공정)에서의 디바이스 단면도이다. 도 23은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(고온 열 처리용 후막 카본막 전체면 제거 공정)에서의 디바이스 단면도이다. 도 24는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 층간 절연막＆실리사이드막 형성 공정)에서의 디바이스 단면도이다. 도 25는 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제1층 표면 메탈막 형성 공정)에서의 디바이스 단면도이다. 도 26은 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법(변형예)을 설명하기 위한 디바이스 단면도로서, 도 3의 액티브 셀의 단위 주기 영역(T)에 대응하는 부분의 각 제조 공정(제2층 표면 메탈막 형성 공정)에서의 디바이스 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 장치의 제조 방법에 있어서의 제조 프로세스의 변형예를 설명한다.
다음으로, 도 20에 도시하는 바와 같이, 예를 들면 산소 분위기 속에서의 플라즈마 애싱 등에 의해, 고온 열 처리용 박막 카본막(39) 등을 에치백함으로써, 게이트 매립용 리세스부(41)(카본막의 개구 또는 개구 패턴)를 형성한다. 이때, 도 13의 경우와 상위하여, 고온 열 처리용 박막 카본막(39)을 에치백하여, N-에피텍셜층(1e)의 표면을 노출시킬 뿐만 아니라, 또한, 고온 열 처리용 후막 카본막(38)을 가로 방향(양측에 각각)으로, 후의 CVD 게이트 절연막(7)의 두께분만큼 후퇴시킨다.
다음으로, 도 21에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 예를 들면 ALD(Atomic Layer Deposition) 등에 의해, 예를 들면 50㎚ 정도의 두께의 알루미나(산화 알루미늄)막계의 게이트 절연막(7)을 형성한다. 계속해서, 그 위에 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 예를 들면 300㎚ 정도의 두께의 게이트 전극용 폴리실리콘막(8)(게이트 전극)을 성막한다. 이 게이트 전극용 폴리실리콘막(8)으로서는, 예를 들면, 인을 도핑한 폴리실리콘막이 적절하다.
다음으로, 도 22에 도시하는 바와 같이, 예를 들면 CMP 등에 의해, 표면의 평탄화를 실행한다. 이 평탄화에 의해, 게이트 전극(8)이 패터닝된다.
다음으로, 도 23에 도시하는 바와 같이, 예를 들면 산소 분위기 속에서의 플라즈마 애싱 등에 의해, 고온 열 처리용 후막 카본막(38)을 제거한다. 이에 의해, 게이트 구조(30)(게이트 전극(8), 게이트 절연막(7) 등으로 이루어지는 구조체)의 패터닝이 완료된다.
다음으로, 도 24에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 제1층 층간 절연막(9)을 성막한다. 계속해서, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 컨택트 홀 형성용 레지스트막을 도포하고, 통상적인 리소그래피에 의해, 패터닝한다. 이 패터닝된 컨택트 홀 형성용 레지스트막을 마스크로 하여, 이방성 드라이 에칭에 의해, 제1층 층간 절연막(9)에 컨택트 홀(15)을 형성한다. 그 후, 불필요해진 컨택트 홀 형성용 레지스트막을 제거한다. 계속해서, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, 예를 들면 50㎚ 정도의 두께의 니켈막을 예를 들면 스퍼터링 성막에 의해 성막한다. 계속해서, 불활성 가스 분위기에서, 예를 들면, 섭씨 1000도, 1분 정도, 실리사이드화 어닐링 처리를 실시한다. 계속해서, 웨트 에칭에 의해, 미반응의 니켈을 제거한다. 다음으로, 웨이퍼(1)의 이면(1b)측의 거의 전체면에, 예를 들면 50㎚ 정도의 두께의 니켈막을 예를 들면 스퍼터링 성막에 의해 성막한다. 계속해서, 불활성 가스 분위기에서, 예를 들면, 섭씨 1000도, 1분 정도, 실리사이드화 어닐링 처리를 실시한다. 이들의 처리에 의해, 웨이퍼(1)의 표면(1a)측에 표면 실리사이드막(10)을, 웨이퍼(1)의 이면(1b)측에 이면 실리사이드막(11)을 각각 형성한다.
다음으로, 도 25에 도시하는 바와 같이, 컨택트 홀(15) 내에 텅스텐 플러그(20)를 매립한다. 계속해서, 제1층 층간 절연막(9) 상에, 소스 인출 메탈 배선(21) 및 게이트 인출 메탈 배선(19)으로 되는 제1층 표면 메탈막(16)(예를 들면, 두께 3000㎚ 정도의 알루미늄계 배선막)을 형성한다.
다음으로, 도 26에 도시하는 바와 같이, 웨이퍼(1)의 표면(1a)측의 거의 전체면에, CVD 등에 의해, 제2층 층간 절연막(14)을 성막한다. 앞서 마찬가지로, 제2층 층간 절연막(14)에 관통 구멍을 형성한다. 계속해서, 제2층 층간 절연막(14) 상에, 소스 인출 메탈 배선(21)과 접속된 제2층 표면 메탈막(17)(예를 들면, 두께 3000㎚ 정도의 알루미늄계 배선막)을 형성 및 패터닝함으로써, 소스 메탈 전극(18)(소스 패드)을 형성한다. 그 후, 필요에 따라서, 웨이퍼(1)의 표면(1a)측에, 예를 들면 폴리이미드막 등의 파이널 패시베이션막을 성막 및 패터닝한다. 계속해서, 웨이퍼(1)의 이면(1b)측의 거의 전체면에, 이면 메탈 전극막(12)(웨이퍼(1)에 가까운 측으로부터, 예를 들면, 티타늄/니켈/금 등)을 예를 들면 스퍼터링에 의해 형성한다. 그 후, 다이싱 등에 의해, 웨이퍼(1)를 여기의 칩(2)으로 분할한다.
4. 고찰 및 상기 각 실시 형태에 대한 보충적 설명
(1) 섹션 2에 대해서(이하에 다른 취지, 특히 명기한 부분 이외, 섹션 3에도 공통되어 있음)
섹션 2의 예에서는, 도 6에 있어서, 더미 게이트(35)(채널 영역 도입용 하드 마스크막(33))의 양쪽 엣지에 의해 자기 정합적으로, P형 채널 영역(5)(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)의 엣지가 규정되어 있다(제1차 자기 정합 처리, 즉 더미 게이트 정합 처리임).
또한, 도 8에 있어서, 더미 사이드 월(36)의 양쪽 엣지에 있어서, N+ 소스 영역(4)의 엣지가 규정되어 있다(제2차 자기 정합 처리, 즉 더미 사이드 월 정합 처리임). 이에 의해, P형 채널 영역(5)(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)에 관해서 자기 정합적으로, N+ 소스 영역(4)이 도입된다. 바꿔 말하면, 이 자기 정합은, 더미 사이드 월(또는 사이드 월)을 이용하여 실행된다. 특히, 이 더미 사이드 월(또는 사이드 월)을 실리콘계 절연막(산화 실리콘막, 질화 실리콘막 등)으로 함으로써, 고정밀도의 자기 정합을 달성하는 것이 용이해진다.
또한, N+ 소스 영역(4)의 엣지에 의해, 게이트 구조(30)의 양쪽 엣지가 규정되어 있다(제3차 자기 정합 처리, 즉 카본막 개구 패턴 정합 처리임). 이에 의해, N+ 소스 영역(4)에 관해서 자기 정합적으로, 게이트 구조(30)(보다 구체적으로는, 게이트 절연막(7) 및 게이트 전극(8))가 형성된다. 바꿔 말하면, 게이트 구조(30)의 자기 정합은, 활성화 어닐링시의 보호용 카본막의 개구 패턴(보호용 카본막의 반전 패턴)을 이용하여 행해진다.
이와 같은 각 자기 정합 처리는, 각각 디바이스 특성의 고정밀도 제어를 용이하게 하는 효과가 있다.
또한, SiC계의 디바이스에서는, 일반적으로, 활성화 어닐링이 산화 실리콘막 등의 연화 온도 이상으로 행해지므로, 게이트 구조(30)의 형성을 활성화 어닐링 후에 실시하는 방식, 즉, 게이트 라스트 방식이 유효하다.
(2) 섹션 3에 대해서
섹션 3의 예에서는, 도 6 및 도 8에 대해서는 매우 동일하지만, 도 20(섹션 2의 예에 있어서의 도 13에 대응)에 있어서, N+ 소스 영역(4)의 엣지가, 게이트 구조(30) 중, 게이트 전극(8)의 양쪽 엣지를 규정하도록, 게이트 절연막(7)의 두께만큼의 수정을 실시하고 있다. 이것은, 섹션 2의 예에서는, 게이트 전극(8)의 양쪽 엣지와 게이트 절연막(7)이 일치하고 있었지만, 섹션 3의 예에서는, 그들이 게이트 전극(8)의 양측에 있어서 게이트 절연막(7)의 두께분만큼 시프트하고 있기 때문이다.
이 예에서는, 게이트 절연막(7)을 CVD, 스퍼터링 성막 등의 외래적 방법을 실행하고 있으므로, 열 산화 실리콘막의 경우와 달리, 기초, 즉 SiC와 특성과 독립적으로 임의의 막을 성막할 수 있으므로, 안정된 절연막 특성 및 비교적 높은 채널 이동도를 달성할 수 있다. 즉, 실리콘 카바이드계 디바이스에 있어서는, 카본 원자의 존재에 기인하여 열 산화막의 특성의 향상이 과제로 되어 있는 점을 고려하면, 이들의 과제에 관한 한, 외래 절연막의 사용은, 열 산화 게이트 절연막과 비교하여, 유리하다.
5. 요약
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에 있어서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 주로 N 채널형 파워 MISFET에 대해서 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것은 아니며, P 채널형 파워 MISFET에 대해서도 적용할 수 있는 것은 물론이다. 또한, 상기 실시 형태에서는, 주로 SiC 등의 실리콘 카바이드계의 반도체 기판(폴리 타입은 4H에 한정되지 않고, 다른 것이어도 됨)을 사용한 능동 디바이스(FET, IGBT, 다이오드 등)에 대해서 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것은 아니며, GaN계의 능동 디바이스에 대해서도 적용할 수 있는 것은 물론이다. 또한, 상기 실시 형태에서는, 주로 플래너형을 구체적으로 설명하지만, 본원의 발명은 그에 한정되는 것은 아니며, 트렌치형에도 마찬가지로 적용할 수 있는 것은 물론이다.
또한, 상기 실시 형태에서는, 패드 등의 배선 및 인출 배선으로서, 2층의 알루미늄계 배선을 예로 들어 구체적으로 설명하였지만, 본 발명은 그에 한정되는 것은 아니며, 1층 배선이나 3층 이상의 다층 배선 및 알루미늄계 이외의 1층 배선 또는 다층 배선을 적용할 수 있는 것은 물론이다.
1 : 웨이퍼(SiC 웨이퍼)
1a : 웨이퍼 또는 칩의 표면(제1 주면)
1b : 웨이퍼 또는 칩의 이면
1e : N-에피텍셜층(SiC 에피텍셜층 또는 제1 실리콘 카바이드계 반도체층)
1s : N형 기판(제1 도전형 기판)
2 : 반도체 칩 또는 칩 영역
3 : N+ 드레인 영역
4 : N+ 소스 영역
5 : P형 채널 영역(P 웰 영역, P 베이스 영역 또는 제2 도전형 영역)
6 : P+ 컨택트 영역
7 : 게이트 절연막
8 : 게이트 전극(또는 게이트 전극용 폴리실리콘막)
9 : 제1층 층간 절연막
10 : 표면 실리사이드막
11 : 이면 실리사이드막
12 : 이면 메탈 전극막
14 : 제2층 층간 절연막
15 : 컨택트 홀
16 : 제1층 표면 메탈막
17 : 제2층 표면 메탈막
18 : 소스 메탈 전극(소스 패드)
19 : 게이트 인출 메탈 배선
20 : 텅스텐 플러그
21 : 소스 인출 메탈 배선
22 : 액티브 셀 영역
23 : P+ 엣지 터미네이션 영역
24 : 게이트 메탈 전극
30 : 게이트 구조
31 : 주요 오리엔테이션 플랫
32 : 서브 오리엔테이션 플랫
33 : 채널 영역 도입용 하드 마스크막
34 : 채널 영역 도입용 레지스트막
35 : 더미 게이트
36 : 더미 사이드 월(더미 사이드 월 형성용 절연막)
37 : P+ 컨택트 영역 도입용 레지스트막
38 : 고온 열 처리용 후막 카본막
39 : 고온 열 처리용 박막 카본막
41 : 게이트 매립용 리세스부(카본막의 개구 또는 개구 패턴)
T : 액티브 셀의 단위 주기 영역

Claims (20)

  1. (a) 제1 도전형의 실리콘 카바이드계 반도체 기판의 제1 주면측에, 상기 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층을 갖는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에, 종형 파워 MISFET의 채널 영역으로 되어야 할 영역으로서, 상기 제1 도전형과 반대 도전형의 제2 도전형 영역을 도입하는 공정,
    (c) 상기 제2 도전형 영역에 관해서 자기 정합적으로, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 상기 제1 도전형과 동일 도전형의 상기 종형 파워 MISFET의 소스 영역을 도입하는 공정, 및
    (d) 상기 소스 영역에 관해서 자기 정합적으로, 상기 종형 파워 MISFET의 게이트 구조를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층인 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    (e) 상기 공정 (c) 후로서 상기 공정 (d) 전에, 상기 제2 도전형 영역 및 상기 소스 영역에 대한 활성화 어닐링 처리를 실행하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월을 이용하여 실행되는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 소스 영역에 관한 상기 게이트 구조의 자기 정합은, 카본막의 개구 패턴을 이용하여 실행되는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트 구조를 구성하는 게이트 절연막은, 열 산화막인 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 게이트 구조를 구성하는 게이트 절연막은, CVD에 의한 절연막인 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 CVD는, ALD인 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 구조를 구성하는 게이트 절연막은, 알루미나계 절연막을 갖는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    (f) 상기 공정 (e) 후로서 상기 공정 (d) 전에, 거의 상기 게이트 절연막의 두께만큼, 상기 카본막의 상기 개구 패턴을 확대하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 주면은, (0001)면 또는 그것에 등가한 면인 반도체 장치의 제조 방법.
  12. (a) 제1 도전형의 실리콘 카바이드계 반도체 기판의 제1 주면측에, 상기 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층을 갖는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에, 종형 파워 MISFET의 채널 영역으로 되어야 할 영역으로서, 상기 제1 도전형과 반대 도전형의 제2 도전형 영역을 도입하는 공정,
    (c) 상기 제2 도전형 영역에 관해서 자기 정합적으로, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 상기 제1 도전형과 동일 도전형의 상기 종형 파워 MISFET의 소스 영역을 도입하는 공정,
    (d) 상기 제2 도전형 영역 및 상기 소스 영역에 대한 활성화 어닐링 처리를 실행하는 공정, 및
    (e) 상기 공정 (d) 후에, 상기 종형 파워 MISFET의 게이트 구조를 형성하는 공정
    을 포함하고,
    여기서, 상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월을 이용하여 실행되는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층인 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 게이트 구조를 구성하는 게이트 절연막은, 열 산화막인 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 게이트 구조를 구성하는 게이트 절연막은, CVD에 의한 절연막인 반도체 장치의 제조 방법.
  16. 실리콘 카바이드계 반도체 기판을 구비한 반도체 장치로서,
    상기 실리콘 카바이드계 반도체 기판의 제1 주면측은 제1 도전형이며, 상기 실리콘 카바이드계 반도체 기판보다도 저농도로서 상기 제1 도전형과 동일 도전형의 제1 실리콘 카바이드계 반도체층과,
    상기 제1 실리콘 카바이드계 반도체층의 상기 제1 주면측의 표면 영역에 형성된, 제2 도전형의 채널 영역과,
    상기 채널 영역에 관해서 자기 정합적으로 형성된, 상기 제1 실리콘 카바이드계 반도체층보다도 고농도로서 제1 도전형의 소스 영역과,
    상기 소스 영역에 관해서 자기 정합적으로 형성된, 게이트 구조를 구비한 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 장치는 종형 MISFET인 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 실리콘 카바이드계 반도체층은, 에피택셜층인 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 제2 도전형 영역에 관한 상기 소스 영역의 자기 정합은, 실리콘계 절연막에 의한 사이드 월이 이용되는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    상기 소스 영역에 관한 상기 게이트 구조의 자기 정합은, 카본막의 개구 패턴이 이용되는 것을 특징으로 하는 반도체 장치.
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