CN115274442A - SiC MOSFET及其制备方法和半导体器件 - Google Patents
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Abstract
本申请提供SiC MOSFET及其制备方法和半导体器件，该方法包括：提供外延层，利用第一掩膜形成阱区；利用第一掩膜和第二掩膜形成源极区；利用第三掩膜形成接触区；去除所述第三掩膜，并形成阻挡层；去除第一掩膜和第二掩膜；去除部分阻挡层；在未被阻挡层覆盖的外延层上依次形成栅氧化层和栅极；去除阻挡层。该方法中，可以有效避免栅极对准偏差导致的器件不良现象，提高了产品良率。
Description
技术领域
本申请涉及半导体技术领域，具体的，涉及SiC MOSFET及其制备方法和半导体器件。
背景技术
随着科技和社会发展，现代工业的进步越来越需要高温、高频、高功率器件的支撑，第三代半导体材料SiC具有宽禁带、高临界击穿电场、高饱和漂移速率等特性，能够在这类极端场景下良好地工作，进而能为各种应用和系统带来显著的性能提升。在SIC功率器件中，SiC MOSFET(SiC金属-氧化物半导体场效应晶体管，SiC Metal-Oxide-SemiconductorField-Effect Transistor)具有输入阻抗高、开关速度稳定性高、导通电阻低等优点，是最受关注的SiC开关器件。在SiC MOSFET中，VDMOSFET(Vertical Conduction DoubleScattering Metal Oxide Semiconductor Field-Effect Transistor)(结构示意图参照图1)更是当前发展较快的功率器件。但目前的VDMOSFET经常出现开启电压漂移，甚至器件无法开启现象。
因而，SiC MOSFET相关技术仍有待改进。
申请内容
本申请旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本申请的目的在于提出SiC MOSFET及其制备方法和半导体器件。
在本申请的一个方面，本申请提供一种制备SiC MOSFET的方法。根据本申请的实施例，该方法包括：提供外延层，所述外延层包括多个元胞区，每个所述元胞区具有第一区域和第二区域，所述第二区域围绕所述第一区域设置或者位于所述第一区域相对的两侧；在所述第一区域的表面上形成第一掩膜，并对形成有所述第一掩膜的所述外延层进行第一离子注入，以形成阱区；在所述第二区域靠近所述第一区域的部分表面上形成第二掩膜，并对形成有所述第一掩膜和所述第二掩膜的所述外延层进行第二离子注入，以形成源极区，被所述第二掩膜覆盖的部分所述外延层构成第三区域，未被所述第一掩膜和所述第二掩膜覆盖的所述外延层构成第四区域；在所述第四区域靠近所述第三区域的部分表面上形成第三掩膜，并对形成有所述第一掩膜、所述第二掩膜和所述第三掩膜的所述外延层进行第三离子注入，以形成接触区；去除所述第三掩膜，并在所述第四区域的表面上形成阻挡层；去除所述第一掩膜和所述第二掩膜；去除部分所述阻挡层，以暴露出所述第四区域靠近所述第三区域的部分表面；在未被所述阻挡层覆盖的所述第一表面上依次形成栅氧化层和栅极；去除所述阻挡层。该方法中，在完成阱区和源极区离子注入的同时定义出器件的沟道区，且在完成全部离子注入后，在外延层表面形成阻挡层以在掩膜刻蚀后仍能准确保留栅极制造区，从而在形成栅氧化层及栅极时，可以有效保证栅极区域完整覆盖沟道区，从而避免了栅极对准偏差(如一侧无沟道区)导致的器件不良现象，提高了产品良率。
在本申请的另一方面，本申请提供了一种SiC MOSFET。根据本申请的实施例，该SiC MOSFET是通过前面所述的方法制备得到的。该SiC MOSFET出现栅极对准偏差的概率较低，器件基本不会出现开启电压漂移，甚至器件无法开启现象，产品良率较高。
在本申请的又一方面，本申请提供了一种半导体器件。根据本申请的实施例，该申请包括前面所述的SiC MOSFET。该半导体器件具有前面所述的SiC MOSFET的全部特征和优点，在此不再一一赘述。
附图说明
图1是相关技术中SiC MOSFET的结构示意图。
图2是相关技术中栅极发生对准偏差的SiC MOSFET的结构示意图。
图3至图17是本申请一个实施例的制备SiC MOSFET的方法流程示意图。
图18是本申请实施例1制备得到的SiC MOSFET的SEM照片。
具体实施方式
下面详细描述本申请的实施例。下面描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。
本申请是发明人基于以下认识和发现而完成的：
VDMOSFET具有独特的高输入阻抗，低驱动功率，高开关速度，优越的频率特性，低噪声以及很好的热稳定性，抗辐射能力及制造工艺简单等特点；广泛的应用于交流传动，变频电源，开关稳压电源等各种领域，并取得了很好的效果，但VDMOSFET在使用过程中容易出现开启电压漂移，甚至器件无法开启现象，针对上述问题，发明人进行了深入研究，发现出现上述问题的主要原因在于：为了提高器件对电流的控制能力，通常沟道长度设计较短(约0.5微米左右)，而目前制备VDMOSFET的工艺中，在所有离子注入完成后进行栅氧化层及栅极的淀积，在对栅极及栅氧化层刻蚀时产生的对准偏差，会导致两侧沟道长度不同(结构示意图参照图2)而产生开启电压漂移，甚至器件无法开启现象。针对上述问题，发明人提出一种提高栅极对准精度的SiC MOSFET制造方法，能够避免器件制造过程中产生的栅极对准偏差问题。
有鉴于此，在本申请的一个方面，本申请提供一种制备SiC MOSFET的方法。根据本申请的实施例，参照图3至图17，该方法包括以下步骤：
S10:提供外延层1，所述外延层1包括多个元胞区，每个所述元胞区(剖面结构示意图参照图3，对应图4中A-A线或者图5中B-B线的剖面结构示意图)具有第一区域A1和第二区域A2，所述第二区域A2围绕所述第一区域A1设置(平面结构示意图参照图4)或者第二区域A2位于所述第一区域A1相对的两侧(平面结构示意图参照图5)。
可以理解，SiC MOSFET可以采用母版同步制备多个SiC MOSFET器件，然后再进行切割，获得多个单独的SiC MOSFET器件，相应的，外延层可以包括多个元胞区，每个元胞区对应一个单独的SiC MOSFET器件。根据不同的使用需要，SiC MOSFET中沟道区、阱区、源极区和接触区的形状可以为环形(具体的环形的轮廓线可以为圆形、正方形、矩形、六边形等)，或者为长条形，相应的，一些具体实施例中，参照图4，外延层的第二区域A2可以在第一区域A1的相对的两侧；另一些具体实施例中，参照图5，外延层的第二区域A2可以围绕第一区域A1设置。
根据本申请的实施例，外延层可以为掺杂的碳化硅外延层，具体的导电类型和掺杂浓度可以根据需要进行调整。一些具体实施例中，外延层为N型导电外延层，掺杂浓度为1×1015cm-3～1×1016cm-3(具体如1×1015cm-3、2×1015cm-3、5×1015cm-3、8×1015cm-3、1×1016cm-3等)，厚度可以为6μm～12μm(具体如6μm、7μm、8μm、9μm、10μm、11μm、12μm等)。该厚度范围可以使器件具有较高的耐压能力，如具体承受的耐压可以为600V-1200V。
S20:在所述第一区域A1的表面上形成第一掩膜101，并对形成有所述第一掩膜101的所述外延层1进行第一离子注入，以形成阱区2，剖面结构示意图参照图6。
如上所述，第一掩膜仅在第一区域A1的表面上形成，第二区域A2的表面上未形成第一掩膜，因此第一掩膜是具有一定形状的、图案化的结构，具体的，可以直接在第一区域的表面上形成第一掩膜，如采用掩膜版将第二区域遮挡，然后在第一区域的表面上形成第一掩膜；也可以先形成整层膜层(如覆盖整个外延层的表面的膜层，或者覆盖外延层的部分表面(包括第一区域的表面)的整层膜层)，然后再通过刻蚀等方法将第一区域的表面上之外的膜层去除，仅保留第一区域表面上的膜层，得到第一掩膜。根据本申请的实施例，该步骤中可以通过以下步骤形成第一掩膜：采用化学气相沉积方法或物理气相沉积方法(具体如溅射镀膜等)形成整层预制掩膜；对所述整层预制掩膜进行刻蚀。由此，可以方便的制备得到具有目标图案的第一掩膜。
一些实施例中，第一掩膜的厚度可以为2微米～8微米(具体如2微米、3微米、4微米、5微米、6微米、7微米、8微米等)。在该厚度范围内，既不会浪费材料，且能够有效阻挡注入离子进入第一掩膜覆盖区域。
根据本申请的实施例，第一掩膜的材料没有特别限制，只要可以起到阻挡离子注入的作用即可，例如包括但不限于光刻胶、金属、金属氧化物、无机材料等。一些具体实施例中，第一掩膜的材料可以为氧化铝、金属铝和金属铜中的至少一种。由此，阻挡效果较好，且利于后续步骤进行。
可以理解，化学气相沉积和物理气相沉积的具体步骤和参数，刻蚀的具体步骤和参数，以及第一离子注入的具体步骤和参数没有特别限制要求，可以根据实际需要参照常规技术进行，在此不再一一赘述。
根据本申请的实施例，第一离子注入的杂质离子种类可以根据实际需要进行选择。一些具体实施例中，外延层为N型导电(电子导电)，第一离子注入的杂质离子可以为铝或者硼。
S30:在所述第二区域A2靠近所述第一区域A1的部分表面上形成第二掩膜201，并对形成有所述第一掩膜101和所述第二掩膜201的所述外延层进行第二离子注入，以形成源极区3，被所述第二掩膜覆盖的部分所述外延层构成第三区域A3，未被所述第一掩膜和所述第二掩膜覆盖的所述外延层构成第四区域A4。
可以理解，第二掩膜的形成方法可以与第一掩膜的形成方法相同。具体的，根据本申请的实施例，参照图7和图8，第二掩膜201可以通过以下步骤形成：采用化学气相沉积方法或者物理气相沉积方法(如溅射镀膜等)形成整层预制掩膜200；对所述整层预制掩膜200进行刻蚀，得到第二掩膜201。
一些实施例中，第二掩膜的厚度可以为2微米～8微米(具体如2微米、3微米、4微米、5微米、6微米、7微米、8微米等)。在该厚度范围内，既不会浪费材料，且能够有效阻挡注入离子进入第二掩膜覆盖区域。
根据本申请的实施例，第二掩膜的材料没有特别限制，只要可以起到阻挡离子注入的作用即可，例如包括但不限于光刻胶、金属、金属氧化物、无机材料等。一些具体实施例中，第二掩膜的材料可以为氧化铝、金属铝和金属铜中的至少一种。由此，阻挡效果较好，且利于后续步骤进行。
可以理解，化学气相沉积和物理气相沉积的具体步骤和参数，刻蚀的具体步骤和参数，以及第二离子注入的具体步骤和参数没有特别限制要求，可以根据实际需要参照常规技术进行，在此不再一一赘述。
根据本申请的实施例，第二离子注入的杂质离子种类可以根据实际需要进行选择。一些具体实施例中，外延层为N型导电，阱区为P型导电(空穴导电)，第二离子注入的杂质离子可以为氮或磷。源极区的掺杂浓度可以为1×1018cm-3～2×1019cm-3，具体如1×1018cm-3、2×1018cm-3、5×1018cm-3、8×1018cm-3、1×1019cm-3、2×1019cm-3等。
如前所述，SiC MOSFET中沟道区、阱区、源极区和接触区的形状可以为环形，或者为长条形，相应的，一些具体实施例中，参照图9，外延层的第三区域A3位于第一区域A1的相对的两侧，第四区域A4位于第三区域A3的相对的两侧，或者说从中间向两边，第一区域、第二区域和第三区域依次排布；另一些具体实施例中，参照图10，外延层的第三区域A3围绕第一区域A1设置，第四区域A4围绕第三区域A3设置。
S40:在所述第四区域A4靠近所述第三区域A3的部分表面上形成第三掩膜301，并对形成有所述第一掩膜101、所述第二掩膜201和所述第三掩膜301的所述外延层进行第三离子注入，以形成接触区4，结构示意图参照图11和图12。
根据本申请的实施例，第三掩膜的设置方式没有特别限制要求，一些具体实施例中，参照图11，第三掩膜301可以覆盖第一掩膜101和第二掩膜201,；另一些具体实施例中，第三掩膜301可以仅在第四区域A4的表面上形成。实际操作中可以根据实际情况灵活选择。
根据本申请的实施例，第三掩膜的材料没有特别限制，只要可以起到阻挡离子注入的作用即可，例如包括但不限于光刻胶、金属、金属氧化物、无机材料等。一些具体实施例中，第三掩膜的材料为光刻胶，可以通过光刻工艺形成第三掩膜，具体步骤可以包括：涂胶，曝光，显影，去胶等。由此，工艺成熟，便于操作。一些具体实施例中，第一掩膜和第二掩膜的材料可以为氧化铝，第三掩膜的材料为光刻胶。由此，去除第三掩膜时不会对第一掩膜和第二掩膜产生影响，更加便于操作和控制。
根据本申请的实施例，第三离子注入的杂质离子种类可以根据实际需要进行选择。一些具体实施例中，外延层为N型导电，阱区为P型导电，源极区为N型导电，接触区为P型导电，第三离子注入的杂质离子可以为铝或硼。接触区的掺杂浓度可以为2×1018cm-3～4×1019cm-3，具体如2×1018cm-3、5×1018cm-3、8×1018cm-3、1×1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3等。
S50:去除所述第三掩膜301，并在所述第四区域的表面上形成阻挡层401，剖面结构示意图参照图13。
根据本申请的实施例，去除第三掩膜的具体方式没有特别限制，只要可以有效去除第三掩膜，同时保留第一掩膜和第二掩膜即可。一些具体实施例中，第三掩膜为光刻胶，此时可以通过灰化等工艺去除第三掩膜。
根据本申请的实施例，可以采用化学气相沉积法(CVD)淀积阻挡层，阻挡层的厚度可以为2μm～10μm(具体如2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm等)。一些具体实施例中，可以预先沉积厚度为9μm～10μm的整层阻挡层，然后对整层阻挡层进行蚀刻，使表面平坦化，得到最终的阻挡层，蚀刻后得到的阻挡层的厚度可以为2μm～3μm。
S60:去除所述第一掩膜101和所述第二掩膜201，剖面结构示意图参照图14。
可以理解，该步骤中去除第一掩膜和第二掩膜的具体方式可以根据第一掩膜和第二掩膜的材料进行选择，如第一掩膜和第二掩膜的材料为光刻胶，则可以通过灰化等工艺去除，如果第一掩膜和第二掩膜的材料为金属、金属氧化物或无机材料，则可以通过蚀刻工艺去除。
根据本申请的实施例，在去除所述第一掩膜和所述第二掩膜之后，且在去除部分所述阻挡层之前，还包括高温退火处理，以激活离子注入的杂质离子。一些具体实施例中，可以在1600℃～1700℃温度下进行高温退火，对注入杂质离子进行激活。可以理解，为了避免高温退火过程对阻挡层产生影响，阻挡层的材料的熔点高于高温退火的温度。一些具体实施例中，阻挡层的材料可以为氮化硅、氮化铝、氧化锌和氧化镁中的至少一种。由此，在第一掩膜和第二掩膜刻蚀后仍能准确保留栅极制造区，在后续形成栅氧化层及栅极时，可以有效保证栅极制造区完整覆盖沟道区，从而避免了栅极对准偏差导致的器件不良现象，可以有效提高产品良率。
S70:去除部分所述阻挡层401，以暴露出所述第四区域A4靠近所述第三区域A3的部分表面(结构示意图参照图14)。
根据本申请的实施例，该步骤中，可以去除阻挡层表面(即阻挡层暴露的所有表面，包括远离外延层的上表面，以及侧面)0.5μm～0.8μm(具体如0.5μm、0.6μm、0.7μm、0.8μm等)的厚度，暴露出第四区域A4靠近第三区域A3的部分表面以暴露出部分源极区3。具体可以采用湿法腐蚀工艺去除部分阻挡层。由此，操作简单方便，工艺成熟。
可以理解，未被阻挡层覆盖的外延层的表面构成栅极制造区，由于第一掩膜和第二掩膜在阻挡层形成之后去除，并去除了部分阻挡层以暴露源极区，因此后续在栅极制造区形成栅极时，可以保证栅极完整覆盖沟道区，基本不会因为栅极对准偏差而导致开启电压漂移或者无法开启的现象，制备良率大大提高。
S80:在所述第一区域的表面上和未被所述阻挡层覆盖的所述第二区域的表面上依次形成栅氧化层和栅极，结构示意图参照图15。
根据本申请的实施例，栅氧化层的材料可以为二氧化硅，可以通过PECVD(等离子体增强化学气相沉积)或热氧氧化方法形成，具体的操作步骤和参数可以根据需要参照常规技术进行，在此不再过多赘述。
根据本申请的实施例，栅极的材料可以为多晶硅，具体可以通过物理气相沉积或化学气相沉积方法形成。可以理解，栅极仅在栅极制造区形成，也为图案化的结构，其形成方法可以与第一掩膜的形成方法类似。一些具体实施例中，可以先通过物理气相沉积或化学气相沉积方法形成整层导电层，然后对所述整层导电层进行刻蚀，得到栅极。具体的物理气相沉积、化学气相沉积和刻蚀操作步骤和参数可以根据需要参照常规技术进行，在此不再过多赘述。
S90:去除所述阻挡层401，结构示意图参照图15。
可以理解，该步骤中可以通过湿法腐蚀工艺去除阻挡层，具体的操作步骤和参数可以参照常规技术进行，在此不再一一详述。
该方法中，在完成阱区和源极区离子注入的同时定义出器件的沟道区，且在完成全部离子注入后，在外延层表面形成阻挡层以在掩膜刻蚀后仍能准确保留栅极制造区，从而在进行栅氧化层及栅极形成时，可以有效保证栅极区域完整覆盖沟道区，从而避免了栅极对准偏差(如一侧无沟道区)导致的器件不良现象，提高了产品良率。
在本申请的另一方面，本申请提供了一种SiC MOSFET。根据本申请的实施例，该SiC MOSFET是通过前面所述的方法制备得到的。该SiC MOSFET出现栅极对准偏差(如一侧无沟道区)的概率较低，器件基本不会出现开启电压漂移，甚至器件无法开启现象，产品良率较高。
根据本申请的实施例，外延层可以为掺杂的碳化硅外延层，具体的，外延层的厚度可以为6μm～12μm(具体如6μm、7μm、8μm、9μm、10μm、11μm、12μm等)，掺杂浓度可以为1×1015cm-3～1×1016cm-3(具体如1×1015cm-3、2×1015cm-3、5×1015cm-3、8×1015cm-3、1×1016cm-3等)。具体的掺杂杂质离子种类可以根据外延层的导电类型进行选择，一些具体实施例中，外延层的导电类型为N型导电，掺杂的杂质离子种类可以为氮或磷。
根据本申请的实施例，阱区的掺杂浓度可以为2×1017cm-3～3×1018cm-3，具体如2×1017cm-3、5×1017cm-3、8×1017cm-3、1×1018cm-3、2×1018cm-3、3×1018cm-3等，具体的掺杂杂质离子种类可以根据阱区的导电类型进行选择，一些具体实施例中，阱区的导电类型为P型导电，阱区掺杂杂质可以为铝或硼。
根据本申请的实施例，源极区的掺杂浓度可以为1×1018cm-3～2×1019cm-3，具体如1×1018cm-3、2×1018cm-3、3×1018cm-3、5×1018cm-3、8×1018cm-3、1×1019cm-3、2×1019cm-3等，具体的掺杂杂质离子种类可以根据源极区的导电类型进行选择，一些具体实施例中，源极区的导电类型为N型导电，源极区掺杂杂质可以为氮或磷。
根据本申请的实施例，接触区的掺杂浓度可以为2×1018cm-3～4×1019cm-3，具体如2×1018cm-3、5×1018cm-3、8×1018cm-3、1×1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3等，具体的掺杂杂质离子种类可以根据接触区的导电类型进行选择，一些具体实施例中，接触区的导电类型为P型导电，接触区掺杂杂质可以为铝或硼。
根据本申请的实施例，栅氧化层的材料可以为二氧化硅，厚度可以为0.05μm～0.08μm(具体如0.05μm、0.06μm、0.07μm、0.08μm等)。具体的，碳化硅器件的开启电压的大小与栅氧化层厚度有直接关系，栅氧化层越厚，器件的开启电压越大，而栅氧化层厚度在上述这个范围内，可控制开启电压在2V～4V，满足多数器件要求，适用范围更广泛。
根据本申请的实施例，栅极的材料可以为多晶硅。由此，导电性较佳，使用效果较好。具体的，栅极的厚度可以为
具体如
在本申请的又一方面，本申请提供了一种半导体器件。根据本申请的实施例，该申请包括前面所述的SiC MOSFET。该半导体器件具有前面所述的SiC MOSFET的全部特征和优点，在此不再一一赘述。
具体的，该半导体器件的具体种类没有特别限制，可以为任何可以含有SiCMOSFET的半导体器件，可以理解，除了前面描述的SiC MOSFET，该半导体器件还可以具有常规半导体器件必要的结构和部件，具体可以参照常规技术进行，在此不再一一详述。
下面详细描述本申请的实施例。
实施例1
按照以下步骤制造SiC MOSFET：
步骤1：提供n型碳化硅外延层，掺杂浓度为1×1015cm-3，厚度为6μm；
步骤2：在外延层上采用CVD方法形成整层氧化铝层，厚度为5μm，然后进行刻蚀，得到第一掩膜，接着进行第一离子注入，形成阱区，注入浓度为2×1017cm-3，注入杂质为铝；
步骤3：采用CVD方法形成整层氧化铝层，厚度为2μm，然后对整层氧化铝层进行刻蚀，刻蚀厚度为2μm，得到第二掩膜，然后对形成有第一掩膜和第二掩膜的外延层进行第二离子注入，形成源极区，注入浓度为1×1018cm-3；注入杂质为氮；
步骤4：采用光刻工艺：涂胶，曝光，显影，去胶等，得到第三掩膜，然后对形成有第一掩膜、第二掩膜和第三掩膜的外延层进行第三离子注入，形成接触区，注入浓度为2×1018cm-3；注入杂质为铝；
步骤5：去除第三掩膜，并采用CVD法形成整层氮化硅层，厚度为9μm；然后对氮化硅层进行刻蚀，使表面平坦化，刻蚀后得到厚度为2μm的阻挡层；
步骤6：刻蚀工艺去除第一掩膜和第二掩膜；
步骤7：1600℃～1700℃进行高温退火，对注入杂质离子进行激活；
步骤8：采用湿法腐蚀工艺去除阻挡层表面(包括远离外延层的上表面，以及侧面)0.5μm；以保证栅氧化层及多晶硅栅极完全覆盖沟道区域；
步骤9：通过PECVD或热氧氧化形成SiO2层，并回刻，得到栅氧化层，厚度为0.05μm；
步骤10：淀积多晶硅层并回刻，去除多余多晶硅，使表面平坦化，得到栅极；
步骤11：刻蚀去除氮化硅阻挡层，得到SiC MOSFET。
对上述制备得到的SiC MOSFET的结构进行解剖分析，采用SEM进行观察，照片见图18。图18的结果表明，上述制备得到的SiC MOSFET中栅氧化层及多晶硅栅极完整覆盖沟道区域无对准偏差。
按照上述方法制备3000个SiC MOSFET，良率为97％。
对比例1
按照以下步骤制造SiC MOSFET(结构示意图参照图1)：
1、在碳化硅外延层10上通过光刻及离子注入形成P-阱区20；
2、通过光刻及离子注入形成N+源极区30，具体包括涂胶、曝光、显影、刻蚀、离子注入以及剥离光刻胶；
3、通过光刻及离子注入形成P+接触区40，具体步骤同上述步骤2；
4、上述所有离子注入完成后，进行1600℃退火以实现载流子激活；
5、生长整层二氧化硅层，可由热氧化、PECVD等方式形成；
6、物理气相沉积或化学气相沉积方法形成整层多晶硅层；
7、光刻并刻蚀整层二氧化硅层和多晶硅层，得到栅氧化层50和栅极60。
按照上述方法制备3000个SiC MOSFET，良率为82％。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (10)
1.一种制备SiC MOSFET的方法，其特征在于，包括：
提供外延层，所述外延层包括多个元胞区，每个所述元胞区具有第一区域和第二区域，所述第二区域围绕所述第一区域设置或者位于所述第一区域相对的两侧；
在所述第一区域的表面上形成第一掩膜，并对形成有所述第一掩膜的所述外延层进行第一离子注入，以形成阱区；
在所述第二区域靠近所述第一区域的部分表面上形成第二掩膜，并对形成有所述第一掩膜和所述第二掩膜的所述外延层进行第二离子注入，以形成源极区，被所述第二掩膜覆盖的部分所述外延层构成第三区域，未被所述第一掩膜和所述第二掩膜覆盖的所述外延层构成第四区域；
在所述第四区域靠近所述第三区域的部分表面上形成第三掩膜，并对形成有所述第一掩膜、所述第二掩膜和所述第三掩膜的所述外延层进行第三离子注入，以形成接触区；
去除所述第三掩膜，并在所述第四区域的表面上形成阻挡层；
去除所述第一掩膜和所述第二掩膜；
去除部分所述阻挡层，以暴露出所述第四区域靠近所述第三区域的部分表面；
在所述第一区域的表面上和未被所述阻挡层覆盖的所述第二区域的表面上依次形成栅氧化层和栅极；
去除所述阻挡层。
2.根据权利要求1所述的方法，其特征在于，在去除所述第一掩膜和所述第二掩膜之后，且在去除部分所述阻挡层之前，还包括高温退火处理。
3.根据权利要求1所述的方法，其特征在于，所述第一掩膜和所述第二掩膜中的每一个独立的通过以下步骤形成：
采用化学气相沉积方法或物理气相沉积方法形成整层预制掩膜；
对所述整层预制掩膜进行刻蚀。
4.根据权利要求1所述的方法，其特征在于，所述第一掩膜和所述第二掩膜中的每一个独立的满足以下条件的至少之一：
厚度为2微米～8微米；
材料为氧化铝、金属铝和金属铜中的至少一种。
5.根据权利要求1所述的方法，其特征在于，所述第三掩膜采用光刻工艺形成。
6.根据权利要求2所述的方法，其特征在于，满足以下条件的至少之一：
所述阻挡层的材料的熔点大于所述高温退火处理的温度；
所述阻挡层的材料为氮化硅、氮化铝、氧化锌和氧化镁中的至少一种；
所述阻挡层的厚度为2μm～10μm；
去除所述阻挡层是通过湿法腐蚀工艺进行的。
7.根据权利要求1所述的方法，其特征在于，满足以下条件的至少之一：
所述栅氧化层是通过等离子体增强化学气相沉积或热氧氧化方法形成的；
所述栅极是通过物理气相沉积或化学气相沉积方法形成的。
8.一种SiC MOSFET，其特征在于，是通过权利要求1～7中任一项所述的方法制备得到的。
9.根据权利要求8所述的SiC MOSFET，其特征在于，满足以下条件的至少之一：
外延层的厚度为6μm～12μm，掺杂浓度为1×1015cm-3～1×1016cm-3；
阱区的掺杂浓度为2×1017cm-3～3×1018cm-3，所述阱区的掺杂杂质为铝或硼；
源极区的掺杂浓度为1×1018cm-3～2×1019cm-3，所述源极区的掺杂杂质为氮或磷；
接触区的掺杂浓度为2×1018cm-3～4×1019cm-3，所述接触区的掺杂杂质为铝或硼；
栅氧化层的厚度为0.05μm～0.08μm；
栅极的厚度为
10.一种半导体器件，其特征在于，包括权利要求8或9所述的SiC MOSFET。
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2021
- 2021-04-29 CN CN202110474595.4A patent/CN115274442A/zh active Pending
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