CN104425616A - 半导体器件及制造其的方法 - Google Patents
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Abstract
根据一个实施例，半导体器件包括第一半导体区、第二半导体区、第三半导体区、第一电极、第一绝缘部和第二绝缘部。该第一半导体区包括碳化硅，它是第一导电类型，并且包括第一部分和第二部分。该第二半导体区包括碳化硅，它是第二导电类型，并设于所述第二部分上。所述第三半导体区包括碳化硅，它是第一导电类型，并被设置在所述第二半导体区上。所述第一电极设置在所述第一部分和所述第三半导体区上。所述第一绝缘部设置在第三半导体区上，并与所述第一电极并列。该第二绝缘部设置在所述第一电极与所述第一部分之间以及所述第一电极和所述第一绝缘部之间。
Description
相关申请的交叉引用
本申请基于并要求2013年9月3日提交的日本专利申请No.2013-182599的优先权；其全部内容在此引入作为参考。
技术领域
本文描述的实施例大体上涉及一种半导体器件及制造其的方法。
背景技术
相比于硅(Si)，碳化硅(SiC)具有优越的材料性能，如具有更宽三倍的带隙，约更大十倍的击穿电场强度，和约更高三倍的热导率。SiC的这种特性可被用于实现具有低损耗和在高温操作方面优越的半导体器件。制造基于SiC的半导体器件的工艺需要比基于Si更高的用于激活杂质的退火处理温度。
附图说明
图1是示意图，示出了根据第一实施例的半导体器件的结构；
图2A和2B是示意性剖面图，放大了半导体器件的一部分；
图3A和3B是示意性剖面图，其示出了用于制造半导体器件的方法(I)；
图4A和4B是示意性剖面图，其示出了用于制造半导体器件的方法(I)；
图5A和5B是示意性剖面图，其示出了用于制造半导体器件的方法(I)；
图6A和6B是示意性剖面图，其示出了用于制造半导体器件的方法(II)；
图7A和7B是示意性剖面图，其示出了用于制造半导体器件的方法(II)；
图8A和8B是示意性剖面图，其示出了用于制造半导体器件的方法(II)；
图9A和9B的示意性剖面图，其示出了用于制造半导体器件的方法(III)；
图10A和10B是示意性剖面图，其示出了用于制造半导体器件的方法(III)；
图11A和11B是示意性剖面图，其示出了用于制造半导体器件的方法(III)；
图12A和12B为示意性剖面图，其示出了用于制造半导体器件的方法(III)；
图13A和13B是示意性剖面图，其示出了根据第二实施例的半导体器件；以及
图14A和14B是示意性剖面图，其示出了根据第三实施例的半导体器件。
具体实施方式
根据一个实施例，半导体器件包括第一半导体区、第二半导体区、第三半导体区、第一电极、第一绝缘部和第二绝缘部。第一半导体区包括碳化硅。所述第一半导体区是第一导电类型且包括第一部分和第二部分。第二半导体区包括碳化硅。该第二半导体区是第二导电类型，并被设置于所述第二部分上。连接所述第一部分和所述第二部分的方向与连接所述第二部分和所述第二半导体区的堆叠方向交叉。该第三半导体区包括碳化硅。该第三半导体区是第一导电类型并且被设置在所述第二半导体区上。该第一电极被设置在第一部分上和在第三半导体区上。第一电极的端部位于所述第三半导体区上。该第一绝缘部设置在所述第三半导体区上，并在与堆叠方向交叉的方向上与第一电极并列。该第二绝缘部设置在所述第一电极与所述第一部分之间以及所述第一电极和所述第一绝缘部之间。
根据一个实施例，半导体器件包括第一半导体区、第二半导体区、第三半导体区、第一电极、第一绝缘部和第二绝缘部。第一半导体区包括碳化硅。所述第一半导体区是第一导电类型且包括第一部分和第二部分。第二半导体区包括碳化硅。该第二半导体区是第二导电类型，并设于所述第二部分上。连接所述第一部分和所述第二部分的方向与连接所述第二部分和所述第二半导体区的堆叠方向交叉。该第三半导体区包括碳化硅。该第三半导体区是第一导电类型并且被设置在第二半导体区的一部分上。该第一电极被设置在第一部分上、在第二半导体区的另一部分上，以及在所述第三半导体区上。第一电极的端部位于所述第三半导体区上。该第一绝缘部设置在所述第三半导体区上，并在与堆叠方向交叉的方向上与第一电极并列，并与所述第一电极接触。该第二绝缘部被设置在所述第一电极和所述第一部分之间，在所述第二半导体区的另一部分和第一电极之间，并且在所述第三半导体区和所述第一电极之间。所述第二半导体区的另一部分和第一电极之间的第二绝缘部的第一膜厚度小于所述第三半导体区和所述第一电极之间的第二绝缘部的第二膜厚度。
根据一个实施例，公开了一种用于制造半导体器件的方法。该方法可包括在第一导电类型的包括碳化硅的第一半导体区的一部分上形成第一掩模，然后通过将第一离子穿过第一掩模注入到第一半导体区中以形成第二导电类型的第二半导体区。该方法可包括在第二半导体区的一部分上和所述第一掩模附近形成第二掩膜，然后通过将第二离子穿过第一掩模和第二掩模注入到第二半导体区中以形成第一导电类型的第三半导体区。该方法可包括通过热处理激活第一离子和第二离子，形成邻近第二掩模的第一绝缘部，以及去除第一掩模和第二掩模。此外，该方法可包括在通过去除第一掩模和第二掩模暴露的第一半导体区的暴露表面上、第二半导体区的暴露表面上、和第三半导体区的暴露表面上形成第二绝缘部，并在第二绝缘部上形成第一电极。
将参考附图在下文进行描述各个实施例。在下面的描述中，相同的元件被标以相同的附图标记，而且曾经描述过的元件的描述被适当地省略。在下面的描述中，符号n+、n、n-、和p+、p、p-表示每种导电类型的杂质浓度的相对幅值。符号n+表示比n相对较高的n型杂质浓度，n-表示比n相对较低的n型杂质浓度。符号p+表示比p相对较高的p型杂质浓度，p-表示比p相对较低的p型杂质浓度。在以下的说明中，作为示例，第一导电类型是n型，第二导电类型为p型。
(第一实施例)
图1是示意图，示出了根据第一实施例的半导体器件的结构。
如图1所示，根据第一实施例的半导体器件110包括结构主体100、第一电极91、第一绝缘部61和第二绝缘部62。该半导体器件110是包括SiC的MOSFET(金属氧化物半导体场效应晶体管)。
该结构主体100具有第一表面100a和沿第一表面100a的第一部分101。该结构主体100的第二表面100b在第一表面100a的相对侧。在实施例中，垂直于所述第一表面100a的方向被称为Z方向。垂直于Z方向的其中一个方向被称为X方向。垂直于Z方向和X方向的方向被称为Y方向。从第二表面100b朝向第一表面100a的方向被称为“上”(上侧)，而相反方向被称为“下”(下侧)。
该结构主体100包括第一半导体区10、第二半导体区20以及第三半导体区30。该第一半导体区10包括第一导电类型(n型)的SiC。该第一半导体区10包括设置在第二表面100b侧上的n+型区，以及设置在n+型区和第一表面100a之间的n-型区。n+型区是例如SiC衬底。n-型区是例如通过在SiC衬底上外延生长形成的区。在本实施例中，为了方便说明而不加以区别，这些都被称为第一半导体区10。
第一半导体区10包括第一区11和第二区12。该第一区11被设置于第二区12的一部分上。所述第一区11是MOSFET的JFET(结型场效应晶体管)区。该第二区12是MOSFET的漂移区。该第一半导体区10包括第一部分p1和第二部分p2。连接所述第一部分p1和第二部分p2的方向与X方向交叉。该第一区11和第二区12中与第一区11堆叠的一部分被包括在所述第一部分p1中。第二区12中不与第一区11重叠的部分对应于第二部分p2。
该第二半导体区20包括第二导电类型(p型)的SiC。该第二半导体区20被提供在第一半导体区10上。该第二半导体区20设置在第二部分p2上。该第二半导体区20是通过在第一表面100a侧上的第一半导体区10的表面部分中进行离子注入而形成的区。该第二半导体区20是MOSFET的基极区。连接第二部分p2和第二半导体区20的方向对应于堆叠方向(Z方向)。连接所述第一部分p1和第二部分p2的方向与堆叠方向(Z方向)交叉。
该第三半导体区30包括第一导电类型(n+型)的SiC。该第三半导体区30被设置在第二半导体区20上。所述第三半导体区30是通过在第一表面100a侧上的第二半导体区20的表面部分中进行离子注入而形成的区。
第一部分101是第一表面100a侧上的结构主体100的表面部分的一部分。在第一部分101中，第一半导体区10的一部分、第二半导体区20的一部分和第三半导体区30的一部分被以该顺序沿着第一表面100a布置。
该第一电极91设置在第一部分101上。该第一电极91是MOSFET的栅电极。该第一电极91被布置在第一表面100a以及在第一半导体区10、第二半导体区20、以及第三半导体区30上。
第一绝缘部61设置在所述第三半导体区30上。该第一绝缘部61是沿着第一表面100a与第一电极91并列的。所述第一绝缘部61是MOSFET中的层间绝缘膜。
该第二绝缘部62设置在第一电极91和第一部分101之间，以及在第一电极91和第一绝缘部61之间。设置在第一电极91和第二半导体区20之间的该第二绝缘部62是MOSFET中的栅绝缘膜。
该第二半导体区20是MOSFET的p型阱。在第一部分101中，第二半导体区20构成了其中形成沟道的部分(沟道部分)。该沟道部分设置在第二半导体区20与第一部分101中的第一表面100a的边界附近。在第一部分101中，第三半导体区30构成MOSFET中的源极区。
该半导体器件110进一步包括第二电极92和第三电极93。该第二电极92与第三半导体区30是电气连接的。该第二电极92与第三半导体区30在第一表面100a处接触。该第二电极92是MOSFET中的源电极。该第一绝缘部61设置在第一电极91和第二电极92之间。
该第三电极93与第一半导体区10是电气连接的。所述第三电极93与第一半导体区10在第二表面100b处接触。该第三电极93是MOSFET中的漏电极。该第三电极93设在第二表面100b的全部或一部分上。
在半导体器件110中，第一电极91和第一区11在例如Y方向延伸。在半导体器件110中，第二半导体区20和第三半导体区30各自设置在第一区11的两侧上。对于穿过第一电极91中心的YZ平面，一侧上的第二半导体区20被设置为与另一侧上的第二半导体区20平面对称。对于穿过第一电极91中心的YZ平面，一侧上的第三半导体区30被设置为与另一侧上的第三半导体区30平面对称。
在半导体器件110中，第一绝缘部61的上表面与第一电极91的上表面平齐。在后述的制造方法中通过例如CMP(化学机械抛光)的处理来使该第一绝缘部61的上表面和第一电极91的上表面平坦化。
接下来，描述半导体器件110的操作。
第三电极93被施加了相对于所述第二电极92的正电压。在这种状态下，第一电极91施加有高于或等于阈值的电压。然后，反型层(沟道)形成在第二半导体区20与第二绝缘部62的界面附近(沟道部分)。这导通了半导体器件110，并允许电流从所述第三电极93流动到第二电极92。
另一方面，当施加到第一电极91的电压低于阈值，则沟道消失。这导致该半导体器件110关断，并阻止电流从第三电极93流动到第二电极92。
图2A和2B是示意性剖面图，其放大了半导体器件的一部分。
图2A是图1中所示的部分A的放大图。图2B示出了可供选择的示例。
如图2A所示，半导体器件110的第一电极91具有侧表面91a、底表面91b、和曲表面91c。该侧表面91a是第一电极91相对于第一绝缘部61的外周面。该第一绝缘部61的侧表面61a相对于第一电极91的侧表面91a。该底面91b是第一电极91相对于第一部分101的外周面。该曲表面91c是设置在侧表面91a和底表面91b之间的第一电极91的外周面。
该第二绝缘部62与第一电极91接触的表面沿着第一电极91的侧表面91a、底表面91b和曲表面91c。该第二绝缘部62与第一绝缘部61和第一部分101接触的表面不包括任何曲率半径大于或等于曲表面91c的曲率半径R的曲表面。
第一电极91和第二半导体区20之间的第二绝缘部62的膜厚度(Z方向的厚度)由Tox表示。该半导体110优选满足R>Tox×(31/2-1)。
在半导体器件110中，在垂直于曲表面91c的方向上的第二绝缘部62的厚度T30大于在垂直于底面91b的方向上的第二绝缘部62的厚度Tox。在半导体器件110中，在垂直于曲表面91c的方向上的第二绝缘部62的厚度T30大于在垂直于侧表面91a的方向上的第二绝缘部62的厚度T61。
相反，如图2B所示，在根据替代实施例的半导体器件190中，在垂直于第一电极91的底表面91b的方向上的第二绝缘部62的厚度Tox几乎是恒定的。
在半导体器件110中，位于曲表面91c的位置处的第二绝缘部62的Z方向上的膜厚度h1大于半导体器件190的第二绝缘部62的Z方向上的膜厚度h2。因此，栅极-源极电容被减小。该半导体器件110实现比半导体器件190更快速的切换特性。
接下来，描述一种用于制造半导体器件110的方法。
图3A到图5B是示意性剖面图，其示出了用于制造半导体器件的方法(I)。
首先，如图3A所示，准备包括SiC的第一半导体区10。然后，在第一半导体区10的一部分上形成第一掩模M1。第一掩模M1的材料是选自由以下构成的组中的至少一种：例如碳化钽(TaC、Ta2C)、钨(W)、二氧化锰(MnO2)、氧化镁(MgO)、氧化铝(Al2O3)和碳(C)。第一掩模M1的材料熔点高于多晶硅的熔点。第一掩模M1的材料是所谓的高熔点材料。通过例如光刻和蚀刻，以规定尺寸和位置形成第一掩模M1。
接着，第一离子通过第一掩模M1被注入到第一半导体区10中。所述第一离子是第二导电类型的杂质离子。所述第一离子是以下中的至少一种杂质离子，例如铝(Al)、硼(B)和镓(Ga)。通过注入第一离子，在以Z方向上观察时第一半导体区10中不与第一掩模M1重叠的表面部分中形成第二半导体区20。
接着，如图3B所示，形成第二掩模M2。该第二掩模M2设置在位于邻近第一掩模M1的位置处的第二半导体区20的一部分上。例如，第二掩模M2形成有在第一掩模M1的侧壁上的预定厚度。第二掩模M2的材料为选自由以下构成的组中至少一种：例如TaC、Ta2C、W、MnO2、MgO、Al2O3和C。第二掩模M2的材料熔点高于多晶硅的熔点。第二掩模M2的材料是所谓的高熔点材料。
通过例如光刻和蚀刻，以预定的尺寸和位置形成第二掩模M2。第二掩模M2的在与第二半导体区20接触的位置的厚度(X方向厚度)是基于沟道部分的长度(沟道长度)确定的。
接下来，将第二离子通过第二掩模M2注入到第二半导体区20中。该第二离子为第一导电类型的杂质离子。该第二离子是以下中的至少一种离子：例如磷(P)、氮(N)和砷(As)。通过注入第二离子，第三半导体区30形成在以Z方向观察时第二半导体区20中不与第一掩模M1和第二掩模M2重叠的表面部分中。
接着，如图4A所示，形成保护膜50。该保护膜50形成在第一掩模M1、第二掩模M2、和第三半导体区30上。该保护膜50由例如C制成。
在形成保护膜50之后进行退火。注入到所述第二半导体区20中的第一离子与注入所述第三半导体区30的第二离子是通过退火激活的。该退火温度在例如1600℃或更多，以及1900℃或更小。退火之后，去除保护膜50。
接着，如图4B所示，形成第一绝缘部61。所述第一绝缘部61形成为邻近于所述第二掩模M2。所述第一绝缘部61由例如氧化硅(SiO2)制成。通过例如CVD(化学气相沉积)形成所述第一绝缘部61。
接着，如图5A所示，第一掩膜M1和第二掩膜M2被除去。所述第一掩膜M1和第二掩膜M2通过例如干蚀刻和湿蚀刻中的至少一种而被除去。在一定条件下实施蚀刻，以使得第一掩膜M1和第二掩膜M2的蚀刻速率高于所述第一绝缘部61的材料的蚀刻速率。
通过除去第一掩膜M1和第二掩膜M2，形成凹部61h。这里，当第一掩膜M1和第二掩膜M2被蚀刻时，第一绝缘部61被稍微去除。该第一绝缘部61的侧面61a从所述第三半导体区30的端部回缩了规定量。因此，第一半导体区10、第二半导体区20和第三半导体区30被暴露在凹部61h的底部。
接着，如图5B所示，形成第二绝缘部62和第一电极91。该第二绝缘部62形成在凹部61h的内部。该第二绝缘部62是由以下至少一种制成，例如包括氨(NH3)和氧氮化硅(SiON)的原硅酸四乙酯(TEOS)。在第二绝缘部62由SiON制成的情况下，优选以高浓度添加氮(N)。
该第二绝缘部62通过例如CVD形成。该第二绝缘部62形成在从凹部61h暴露的第一半导体区10的暴露表面上、第二半导体区20的暴露表面上、和第三半导体区30的暴露表面上。该第二绝缘部62也形成在从凹部61h暴露的第一绝缘部61的侧面61a上。
在形成第二绝缘部62之后，第一电极91形成在所述第二绝缘部62上。该第一电极91由例如多晶硅制成。该第一电极91通过所述第二绝缘部62被嵌入到凹部61h中。通过例如CVD将第一电极91的材料形成在凹部61h中以及在第一绝缘部61上。然后，通过例如CMP来平坦化第一电极91的材料表面。进行该平坦化直至暴露出第一绝缘部61。因此，形成第一电极91。
在形成第一电极91之后，第二电极92和第三电极93被形成。半导体器件110被完成。
通过这种制造方法，由通过第一掩模M1的自对准形成第二半导体区20。由通过第二掩模M2的自对准形成第三半导体区30。通过去除第一掩膜M1和第二掩膜M2形成的凹部61h来该第二绝缘部62和第一电极91形成在准确的位置。
凹部61h对应于第一掩膜M1和第二掩膜M2的位置。因此，第二绝缘部62和第一电极91基本上是由通过第一掩膜M1和第二掩膜M2的自对准形成的。
在由该制造方法形成的半导体器件110中，在Z方向上观察的第一电极91和所述第三半导体区30的重叠被精确地形成。甚至在沟道长度被微型化的情况下，每个部分被形成在准确的位置上。因此，半导体器件110实现了微型化和稳定特性之间的兼容性。
图6A至8B是示意性剖面图，其示出了用于制造半导体器件的方法(II)。
首先，如图6A所示，准备包括SiC的第一半导体区10。然后，保护膜50形成在第一半导体区10上。该保护膜50由例如C制成。然后，第一掩模M1形成在保护膜50的一部分上。
接着，第一离子通过第一掩模M1注入到在该保护膜50下面的第一半导体区10中。所述第一离子是第二导电类型的杂质离子。所述第一离子是以下中的至少一种离子，例如Al、B和Ga。通过注入第一离子，第二半导体区20形成在以Z方向观察时第一半导体区10中的不与第一掩模M1重叠的表面部分中。
接着，如图6B所示，形成第二掩模M2。该第二掩模M2设置在位于在Z方向上观察时邻近第一掩模M1的位置处的第二半导体区20的一部分上。例如，第二掩模M2形成有在第一掩模M1的侧壁上的预定厚度。第二掩模M2在与保护膜50接触的位置处的厚度(X方向厚度)是基于沟道部分的长度(沟道长度)确定的。
接着，将第二离子通过第二掩模M2注入到在该保护膜50下面的第二半导体区20中。所述第二离子是第一导电类型的杂质离子。所述第二离子是例如P、N和As的离子。通过注入第二离子，第三半导体区30形成在以Z方向观察时第二半导体区20中不与第一掩模M1和第二掩模M2重叠的表面部分中。
接着，如图7A所示，执行退火。注入到所述第二半导体区20中的第一离子与注入所述第三半导体区30的第二离子是通过退火激活的。该退火温度在例如1600℃或更多，以及1900℃或更小。退火之后，去除除了在Z方向上观察时在第一掩膜M1和第二掩膜M2下面的部分之外的保护膜50。
接着，如图7B所示，形成第一绝缘部61。所述第一绝缘部61形成为邻近于所述第二掩模M2。所述第一绝缘部61由例如SiO2制成。该第一绝缘部61通过例如CVD形成。
接着，如图8A所示，第一掩模M1、第二掩模M2和保护膜50被去除。该第一掩模M1、第二掩模M2和保护膜50是通过例如干蚀刻和湿蚀刻中的至少一种而去除的。在一定条件下实施蚀刻，使得第一掩模M1、第二掩模M2和保护膜50的蚀刻速率高于所述第一绝缘部61的材料的蚀刻速率。
凹部61h是通过去除第一掩模M1、第二掩模M2和保护膜50而形成的。这里，当第一掩模M1、第二掩模M2和保护膜50被蚀刻时，第一绝缘部61被稍微去除。该第一绝缘部61的侧面61a从所述第三半导体区30的末端部分回缩了规定量。因此，第一半导体区10、第二半导体区20、和第三半导体区30被暴露在凹部61h的底部。
接着，如图8B所示，形成第二绝缘部62和第一电极91。该第二绝缘部62形成在凹部61h的内部。该第二绝缘部62是由例如包括NH3和SiON的TEOS中的至少一个制成的。在第二绝缘部62由SiON制成的情况下，优选以高浓度添加氮N。
该第二绝缘部62通过例如CVD形成。该第二绝缘部62形成在从凹部61h暴露的第一半导体区10的暴露表面上、第二半导体区20的暴露表面上、和第三半导体区30的暴露表面上。该第二绝缘部62也形成于从凹部61h暴露的第一绝缘部61的侧面61a上。
在形成第二绝缘部62之后，第一电极91形成在所述第二绝缘部62上。该第一电极91由例如多晶硅制成。该第一电极91通过所述第二绝缘部62被嵌入到凹部61h中。第一电极91的材料通过例如CVD被形成在凹部61h中以及在第一绝缘部61上。然后，第一电极91的材料的表面是通过例如CMP而平坦化的。进行该平坦化直至暴露出第一绝缘部61。因此，第一电极91形成。
在形成第一电极91之后，第二电极92和第三电极93被形成。因此，完成半导体器件110。
通过这种制造方法，第二半导体区20由通过第一掩模M1的自对准形成。第三半导体区30是由通过第二掩模M2的自对准形成。通过去除第一掩膜M1和第二掩膜M2形成的凹部61h来将该第二绝缘部62和第一电极91形成在准确的位置。
凹部61h对应于第一掩膜M1和第二掩膜M2的位置。因此，第二绝缘部62和第一电极91基本上是由通过第一掩膜M1和第二掩膜M2的自对准形成的。
在由该制造方法形成的半导体器件110中，精确地形成在Z方向上观察时第一电极91和所述第三半导体区30的重叠。甚至在沟道长度被微型化的情况下，每个部分被形成在准确的位置上。因此，半导体器件110实现了微型化和稳定特性之间的兼容性。此外，保护膜50形成在该第一半导体区10的平坦表面上。因此，形成稳定的保护膜50。
图9A至图12B为示意性剖面图，其示出了用于制造半导体器件的方法(III)。
首先，如图9A所示，准备包括SiC的第一半导体区10。然后，将第一掩模M1形成在所述第一半导体区10的一部分上。第一掩模M1由包括C的材料制成。通过例如光刻和蚀刻，以规定尺寸和位置形成第一掩模M1。
接着，将第一离子通过第一掩模M1注入到第一半导体区10中。所述第一离子是第二导电类型的杂质离子。所述第一离子是例如以下的离子，Al、B和Ga。通过注入第一离子，第二半导体区20形成在以Z方向观察时第一半导体区10中不与第一掩模M1重叠的表面部分中。
接着，如图9B所示，形成第二掩模M2。该第二掩模M2设置在位于邻近第一掩模M1的位置处的第二半导体区20的一部分上。例如，第二掩模M2形成有在第一掩模M1的侧壁上的预定厚度。第二掩模M2是由包括C的材料制成。第二掩模M2的材料优选地等同于第一掩模M1的材料。通过例如光刻和蚀刻，第二掩模M2形成有规定尺寸和位置。第二掩模M2在与第二半导体区20接触的位置的厚度(X方向厚度)是基于沟道部分的长度(沟道长度)确定的。
接着，将第二离子通过第二掩模M2注入到第二半导体区20中。所述第二离子是第一导电类型的杂质离子。所述第二离子是例如P、N和As的离子。通过注入第二离子，第三半导体区30形成在以Z方向观察时第二半导体区20中不与第一掩模M1和第二掩模M2重叠的表面部分中。
接着，如图10A所示，形成保护膜50。该保护膜50形成在第一掩模M1、第二掩模M2、和第三半导体区30上。该保护膜50由包括C的材料制成。保护膜50的材料优选地等同于第一掩模M1的材料和第二掩模M2的材料。
在形成保护膜50之后进行退火。注入到所述第二半导体区20中的第一离子与注入所述第三半导体区30的第二离子是通过退火激活的。该退火温度在例如1600℃或更多，以及1900℃或更小。
退火之后，去除保护膜50。保护膜50的去除可以是保护膜50的一部分的去除。去除保护膜50至少直至暴露出第三半导体区30。
保护膜50的一部分可以留下，相邻于第二掩模M2。该保护膜50的一部分被留在第三半导体区30上。在留下保护膜50的一部分的情况下，剩余部分的厚度(X-方向厚度)对应于第一电极91与第三半导体区30重叠的长度。
接着，如图11A所示，形成第一绝缘部61。所述第一绝缘部61形成为邻近于所述第二掩模M2。在保护膜50的一部分留下的情况下，第一绝缘部61形成为邻近于保护膜50。所述第一绝缘部61由例如SiO2制成。该第一绝缘部61通过例如CVD形成。
接着，如图11B所示，去除第一掩膜M1和第二掩膜M2。在保护膜50的一部分留下的情况下，保护膜50也被去除掉。该第一掩模M1、第二掩模M2和保护膜50通过例如干蚀刻和湿蚀刻中的至少一种而被去除。在一定条件下实施该蚀刻，使得第一掩模M1、第二掩模M2和所述保护膜50的蚀刻速率高于所述第一绝缘部61的材料的蚀刻速率。在第一掩模M1的材料、第二掩模M2的材料和保护膜50的材料是相同的情况下有助于该蚀刻条件的设定。
通过除去第一掩膜M1、第二掩膜M2和保护膜50，形成凹部61h。在该蚀刻中，第一绝缘部61可被稍微去除。在这种情况下，该第一绝缘部61的侧面61a从所述第三半导体区30的末端部分回缩了规定量。因此，第一半导体区10、第二半导体区20和第三半导体区30被暴露在凹部61h的底部。
接着，如图12A所示，形成第二绝缘部62和第一电极91。该第二绝缘部62形成在凹部61h的内部。该第二绝缘部62是由以下至少一种制成，例如包括NH3和SiON的TEOS。在第二绝缘部62由SiON制成的情况下，优选N以高浓度添加。
该第二绝缘部62通过例如CVD形成。该第二绝缘部62形成在从凹部61h暴露的第一半导体区10的暴露表面上、第二半导体区20的暴露表面上、和第三半导体区30的暴露表面上。该第二绝缘部62也形成在从凹部61h暴露的第一绝缘部61的侧面61a上。
在形成第二绝缘部62之后，第一电极91形成在所述第二绝缘部62上。该第一电极91由例如多晶硅制成。该第一电极91通过所述第二绝缘部62被嵌入到凹部61h中。第一电极91的材料被形成在凹部61h中，并通过例如CVD形成在第一绝缘部61上。然后，第一电极91的材料的表面是通过例如CMP来平坦化的。进行该平坦化直至暴露出第一绝缘部61。因此，第一电极91形成。
在形成第一电极91之后，形成第二电极92和第三电极93。因此，完成半导体器件110。
通过这种制造方法，第二半导体区20由通过第一掩模M1的自对准形成。第三半导体区30是由通过第二掩模M2的自对准形成。该第二绝缘部62和第一电极91通过去除第一掩膜M1和第二掩膜M2形成的凹部61h而形成在准确的位置。
凹部61h对应于第一掩膜M1和第二掩膜M2的位置。因此，第二绝缘部62和第一电极91基本上是由通过第一掩膜M1和第二掩膜M2的自对准形成的。
在由该制造方法形成的半导体器件110中，在Z方向上观察时第一电极91和所述第三半导体区30的重叠被精确地形成。甚至在沟道长度被微型化的情况下，每个部分也被形成在准确的位置上。因此，半导体器件110实现了微型化和稳定特性之间的兼容性。此外，如果第一掩模M1的材料与第二掩模M2的材料和保护膜50的材料是相同的，则有助于将它们去除的蚀刻。
(第二实施例)
图13A和13B是示意性剖面图，其示出了根据第二实施例的半导体器件。
图13A示出了根据第二实施例的半导体器件120的示意性剖面图。图13B示出了放大了图13A所示的部分B的示意性剖视图。
如图13A所示，在根据第二实施例的半导体器件120中，第一电极91与第一绝缘部61相接触。
如图13B所示，在半导体器件120中，第二绝缘部62具有第一膜厚度T1和第二膜厚度T2。所述第一膜厚度T1是第二半导体区20和第一电极91之间的第二绝缘部62的膜厚度(Z方向的厚度)。该第二膜厚度T2是第三半导体区和所述第一电极91之间的第二绝缘部62的膜厚度(Z方向的厚度)。所述第二膜厚度T2厚于所述第一膜厚度T1。
半导体器件120包括第一半导体区10、第二半导体区20、第三半导体区30、第一电极91、第一绝缘部61和第二绝缘部62。所述第一半导体区10包括碳化硅，并且是第一导电类型。该第一半导体区10包括第一部分p1和第二部分p2。该第二半导体区20包括碳化硅，其设于所述第二部分p2上，并且具有第二导电类型。连接所述第一部分p1和第二部分p2的方向与连接第二部分p2和第二半导体区20的堆叠方向(Z方向)交叉。所述第三半导体区30设置在第二半导体区20的一部分上，包括碳化硅，并具有第一导电类型。该第一电极91设置在第一部分p1上，在第二半导体区20的另一部分上，并且在所述第三半导体区30上。第一电极91的端部位于所述第三半导体区30上。所述第一绝缘部61设置在所述第三半导体区30上。所述第一绝缘部61在与堆叠方向交叉的方向上与第一电极91是并列的，并且与第一电极91相接触。该第二绝缘部62被设置在第一电极91和第一部分p1之间，在前述的第二半导体区20的另一部分和第一电极91之间，以及在第三半导体区30和第一电极91之间。前述的第二半导体区20的另一部分与第一电极91之间的第二绝缘部62的膜厚度被称为第一膜厚度T1。第三半导体区30和第一电极91之间的第二绝缘部62的膜厚度被称为第二膜厚度T2。所述第一膜厚度T1比第二膜厚度T2薄。
所述第二膜厚度T2厚于所述第一膜厚度T1。因此，栅极-源极电容被减小。这提高了半导体器件120的开关特性。
在此，第二膜厚度T2和第一膜厚度T1之间的差被表示为D(D＝T2-T1)。然后，半导体器件120优选满足D>T1/2。
在半导体器件120的制造中，第二绝缘部62通过例如热氧化形成。在半导体器件120的制造中，首先，通过与在图3A到5A中所示的制造半导体器件110的方法的一部分类似的处理来形成凹部61h。接着，进行热氧化。通过热氧化，由热氧化膜制成的第二绝缘部62形成在暴露在凹部61h底面处的第一半导体区10、第二半导体区20和第三半导体区30的暴露表面上。
在形成所述第二绝缘部62之后，第一电极91形成在所述第二绝缘部62上。然后，形成第二电极92和第三电极93。因此，完成半导体器件120。
(第三实施例)
图14A和14B是示意性剖面图，其示出了根据第三实施例的半导体器件。
图14A示出了根据第三实施例的半导体器件130的示意性剖视图。图14B示出了放大了图14A所示的部分C的示意性剖面图。
如图14A所示，在根据第三实施例的半导体器件130中，第一电极91与第一绝缘部61相接触。
如图14B所示，第二绝缘部62的膜厚度(Z方向的厚度)几乎是恒定的。
在半导体器件130的制造中，首先，通过与在图3A到5A中所示的半导体器件110的制造方法的一部分类似的处理来形成凹部61h。接下来，在凹部61h的底面上形成第二绝缘部62。该第二绝缘部62通过具有高方向性的容积法(例如，溅射方法)形成。因此，第二绝缘部62以几乎恒定的厚度形成在暴露在凹部61h底面处的第一半导体区10、第二半导体区20和第三半导体区30的暴露表面上。
在形成第二绝缘部62之后，第一电极91形成在所述第二绝缘部62上。然后，形成第二电极92和第三电极93。因此，半导体器件130完成。
如上所述，本发明的实施例可以提供一种半导体器件和用于制造它的方法，其中基于SiC的半导体器件可以被制造为具有改进的开关特性和其它特性并具有高精度。
虽然上面描述了实施例及其变型，本发明并不限于这些示例。例如，由本领域技术人员关于上述实施例或其变型的实施例适当做出的部件的添加、删除、或设计修正或特征的适当组合都在本发明的范围内，到包括本发明的主旨的程度。
例如，在上述的实施例和变型的描述中，第一导电类型是n型，第二导电类型为p型。然而，当第一导电类型是p型，以及第二导电类型是n型，本发明也是可行的。此外，在上述的实施例和变型的描述中，将MOSFET作为半导体器件的示例。然而，本发明不限于此。该半导体器件也可应用到具有MOS结构的器件中，例如IGBT(绝缘栅双极晶体管)。
虽然已经介绍了一些实施例，这些实施例只是作为示例来呈现的，而不是用来限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其它形式实施；此外，可以作出以此所述的实施例的形式的各种省略、替换和改变，而不脱离本发明的精神。所附的权利要求及其等同物旨在覆盖如将落入本发明的范围和精神内的如此形式或变型。
Claims (17)
1.一种半导体器件，包括：
包括碳化硅的第一半导体区，所述第一半导体区是第一导电类型的并包括第一部分和第二部分；
包括碳化硅的第二半导体区，所述第二半导体区是第二导电类型的并且被设置在第二部分上，连接所述第一部分和所述第二部分的方向与连接所述第二部分和所述第二半导体区的堆叠方向交叉；
包括碳化硅的第三半导体区，所述第三半导体区是第一导电类型的，并被设置在所述第二半导体区上；
设置在所述第一部分和所述第三半导体区上的第一电极，所述第一电极的一端位于所述第三半导体区上；
第一绝缘部，其被设置在第三半导体区上，并在与所述堆叠方向交叉的方向上与所述第一电极并列；以及
第二绝缘部，其被设置在所述第一电极和所述第一部分之间以及所述第一电极和所述第一绝缘部之间。
2.根据权利要求1所述的器件，其中所述第一电极具有
与所述第一绝缘部相对的侧表面；
与所述第一部分相对的底表面；以及
曲表面，其被设置在所述第一电极的外周表面中的在所述侧表面和所述底表面之间。
3.根据权利要求2所述的器件，其中满足R＞Tox×(31/2-1)，其中R是所述曲表面的曲率半径，并且Tox是所述第一电极与所述第二半导体区之间的所述第二绝缘部的膜厚度。
4.根据权利要求2所述的器件，其中所述第二绝缘部在垂直于所述曲表面的方向上的厚度大于所述第二绝缘部在垂直于所述底表面的方向上的厚度。
5.根据权利要求1所述的器件，其中所述第一绝缘部的上表面与所述第一电极的上表面平齐。
6.一种半导体器件，包括：
包括碳化硅的第一半导体区，所述第一半导体区是第一导电类型的并且包括第一部分和第二部分；
包括碳化硅的第二半导体区，所述第二半导体区是第二导电类型的并且被设置在所述第二部分上，连接所述第一部分和所述第二部分的方向与连接所述第二部分和所述第二半导体区的堆叠方向交叉；
包括碳化硅的第三半导体区，所述第三半导体区是第一导电类型的并被设置在所述第二半导体区的一部分上；
设置在所述第一部分上、所述第二半导体区的另一部分上和所述第三半导体区上的第一电极，所述第一电极的一端位于所述第三半导体区上；
第一绝缘部，其被设置在所述第三半导体区上，并在与所述堆叠方向交叉的方向上与所述第一电极并列，并且与所述第一电极接触；以及
第二绝缘部，其被设置在所述第一电极和所述第一部分之间、在所述第二半导体区的另一部分和所述第一电极之间、以及所述第三半导体区和所述第一电极之间，所述第二半导体区的另一部分和所述第一电极之间的第二绝缘部的第一膜厚度小于在所述第三半导体区和所述第一电极之间的所述第二绝缘部的第二膜厚度。
7.根据权利要求6所述的器件，其中满足D＞T1/2，其中T2是所述第二膜厚度，T1是所述第一膜厚度，D是所述第二膜厚度和所述第一膜厚度之差(D＝T2-T1)。
8.一种用于制造半导体器件的方法，包括：
在第一导电类型的包括碳化硅的第一半导体区的一部分上形成第一掩模，然后通过将第一离子穿过所述第一掩模注入到所述第一半导体区中来形成第二导电类型的第二半导体区；
在所述第二半导体区的一部分上并且邻近所述第一掩模形成第二掩膜，然后通过将第二离子穿过所述第一掩模和所述第二掩模注入到所述第二半导体区中来形成所述第一导电类型的第三半导体区；
通过热处理激活所述第一离子和所述第二离子；
形成邻近所述第二掩模的第一绝缘部；
去除所述第一掩模和所述第二掩模；
在通过去除所述第一掩模和所述第二掩模而暴露的所述第一半导体区的暴露表面上、所述第二半导体区的暴露表面上、和所述第三半导体区的暴露表面上形成第二绝缘部；以及
在所述第二绝缘部上形成第一电极。
9.根据权利要求8所述的方法，其中形成所述第二绝缘部包括在通过去除所述第一掩模和所述第二掩模而暴露的所述第一绝缘部的暴露表面上形成所述第二绝缘部。
10.根据权利要求8所述的方法，其中形成所述第二绝缘部包括通过化学气相沉积来形成所述第二绝缘部。
11.根据权利要求8所述的方法，其中形成所述第二绝缘部包括通过热氧化形成所述第二绝缘部。
12.根据权利要求8所述的方法，进一步包括：
在形成所述第三半导体区之后并且在激活所述第一离子和所述第二离子之前，在所述第一半导体区、所述第二半导体区和所述第三半导体区上形成保护膜。
13.根据权利要求8所述的方法，其中
所述第一掩模的材料是选自由TaC、Ta2C、W、MnO2、MgO、Al2O3和C构成的组中的至少一种，并且
所述第二掩模的材料是选自由TaC、Ta2C、W、MnO2、MgO、Al2O3和C构成的组中的至少一种。
14.根据权利要求8所述的方法，其中
所述第一掩模的材料的熔点高于多晶硅的熔点，并且
所述第二掩模的材料的熔点高于所述多晶硅的熔点。
15.根据权利要求8所述的方法，其中所述第一掩模的材料等同于所述第二掩模的材料。
16.根据权利要求8所述的方法，其中所述第一掩模的材料不同于所述第二掩模的材料。
17.根据权利要求12所述的方法，其中所述第一掩模的材料、所述第二掩模的材料以及所述保护膜的材料是包括C的材料。
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