CN112368809A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

碳化硅衬底(10)包括：第一杂质区(17)；阱区(13)，其接触第一杂质区(17)；以及第二杂质区(14)，其通过阱区(13)与第一杂质区(17)分离。第一主表面(10a)包括接触沟道区(CH)的第一区(10d)，和不同于第一区(10d)的第二区(10f)。含硅材料(22a)被形成在第二区(10f)上。第一二氧化硅区(15b)被形成在第一区(10d)上。氧化含硅材料(22a)以形成第二二氧化硅区(15c)。形成栅极道(2)，栅极道(2)被电气地连接到栅电极(27)并且在面对第二二氧化硅区(15c)的位置。通过该构造，能够提供能够实现改进的在栅极道和衬底之间的绝缘性能，同时抑制衬底的表面粗糙的碳化硅半导体器件和其制造方法。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件及其制造方法，并且更加特别地，涉及一种能够实现改进的栅极道(gate runner)击穿电压特性的碳化硅半导体器件及其制造方法。
背景技术
近年来，碳化硅已经作为用于诸如MOSFET(金属氧化硅半导体场效应晶体管)的半导体器件的材料被越来越多地采用，以便于允许半导体器件的更高的击穿电压、更低的损耗和在高温环境中的使用等等。碳化硅是具有比已经被传统地和广泛地用作用于半导体器件的材料的硅的带隙更宽的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，能够实现半导体器件的更高的击穿电压、更低的导通电阻等等。当在比由硅制成的半导体器件高的温度环境下使用时，由碳化硅制成的半导体器件也具有呈现更少的性能退化的优点。
在MOSFET中，具有比栅电极的电阻率低的电阻率的材料制成的栅极道可以被形成在外围上，用于将栅极信号有效地传输到栅电极。根据在例如日本专利特开No.11-266014(PTD 1)中描述的MOSFET，栅电极(栅极道)被布置在碳化硅衬底上的外围区中。根据在WO2010/098294(PTD 2)中描述的MOSFET，栅电极被布置在p型半导体层上方，并且用于栅电极(栅极道)的焊盘部被布置为与栅电极接触。
根据在前述文献中描述的MOSFET，氧化物膜被形成在用于栅电极(栅极道)的焊盘部和碳化硅衬底之间，以便于确保在用于栅电极的焊盘部和碳化硅衬底之间的绝缘性能。
引用列表
专利文献
PTD 1：日本专利特开No.11-266014
PTD 2：WO 2010/098294
发明内容
技术问题
例如，通过等离子体CVD形成上述氧化物膜。然而，当碳化硅衬底被放置在等离子体内时，碳化硅衬底的表面粗糙可能出现。替代地，通过热氧化碳化硅衬底的表面可以形成热氧化物膜。为了形成具有能够确保绝缘体击穿电压的厚度的热氧化物膜，要求高热氧化温度。然而，高热氧化温度可能引起碳化硅衬底的表面粗糙的发生。
已经提出本发明以解决这样的问题，并且本发明的目的是为了提供能够实现改进的在栅极道和碳化硅衬底之间的绝缘性能，同时抑制碳化硅衬底的表面粗糙的碳化硅半导体器件，和制造碳化硅半导体器件的方法。
问题的解决方案
本发明人基于下述发现进行详细的研究并且得出本发明。通过在面对要形成栅极道的区域的位置形成含硅材料，并且氧化含硅材料，厚的二氧化硅膜能够被容易地形成。因为通过含硅材料的氧化形成的二氧化硅膜具有比通过碳化硅的氧化形成的二氧化硅膜低的碳浓度并且因此具有优异的绝缘性能，在栅极道和衬底之间的绝缘性能能够被改进。此外，等离子体没有被使用，并且氧化温度不需要被增加。因此，在栅极道和碳化硅衬底之间的绝缘性能能够被改进，同时衬底的表面粗糙被抑制。
本发明的碳化硅半导体器件包括以下步骤。制备碳化硅衬底，该碳化硅衬底包括彼此面对的第一主表面和第二主表面。碳化硅衬底包括：第一杂质区，该第一杂质区具有第一导电类型；阱区域，该阱区与第一杂质区接触并且具有不同于第一导电类型的第二导电类型；以及第二杂质区，该第二杂质区通过阱区与第一杂质区被分离并且具有第一导电类型。第一主表面包括第一区，该第一区与沟道区接触，该沟道区被夹在第一杂质区和第二杂质区之间；和第二区，该第二区不同于第一区。在第二区上形成含硅材料。在第一区上形成第一二氧化硅区。通过氧化含硅材料来形成第二二氧化硅区。栅电极被形成为与第一二氧化硅区和第二二氧化硅区接触。形成栅极道，该栅极道被电气地连接到栅电极并且被布置在面对第二二氧化硅区的位置。第二二氧化硅区的厚度比第一二氧化硅区的厚度大。
根据制造本发明的碳化硅半导体器件的方法，在含硅材料被形成在第二区上之后，通过氧化此含硅材料来形成第二二氧化硅区。栅极道被形成在面对第二二氧化硅区的位置。因此，在二氧化硅衬底和栅极道之间的绝缘性能能够被改进，同时碳化硅衬底的表面粗糙被抑制。
优选地，在碳化硅半导体器件中，通过同时氧化第一区和含硅材料执行形成第一二氧化硅区的步骤和形成第二二氧化硅区的步骤。因此，第一二氧化硅区和第二二氧化硅区被有效地形成。
优选地，在制造碳化硅半导体器件的方法中，第二二氧化硅区的厚度是第一二氧化硅区的厚度的1.5倍或更大且5倍或更小。当第一厚度是第二厚度的1.5倍或更大时，能够有效地使在第一二氧化硅区中的碳浓度高于第二二氧化硅区中的碳浓度。另一方面，当第一厚度是第二厚度的5倍或更小时，在被形成在第二二氧化硅区上的栅电极和被形成在第一二氧化硅区上的栅电极之间的高度差没有变得太大，从而允许在没有被隔离的情况下形成栅电极。
优选地，制造碳化硅半导体器件的方法进一步包括形成源极线的步骤，该源极线被布置成当二维地看时被栅极道包围。因此，电压能够从芯片的整个外围区被有效地施加到栅电极。
优选地，在制造碳化硅半导体器件的方法中，栅极道被形成在相对于第二杂质区的外侧。因此，栅极道被形成在相对于源极线的外侧。
优选地，在制造碳化硅半导体器件的方法中，碳化硅衬底进一步包括与阱区接触的JTE区。栅极道被形成在相对于JTE区的内侧。因此，在碳化硅半导体器件的击穿电压的劣化能够被抑制。
优选地，在制造碳化硅半导体器件的方法中，第二二氧化硅区被形成为与第一主表面的端部接触。因此，在栅极道和碳化硅衬底之间的击穿电压能够被进一步改进。
优选地，制造碳化硅半导体器件的方法进一步包括形成源极线的步骤，该源极线被布置成当二维地看时栅极道被夹在该源极线之间。因此，电压能够从芯片的中心附近的区域被施加到栅电极。
优选地，在制造碳化硅半导体器件的方法中，形成栅极道的步骤包括形成用于将电压施加到栅极道的栅极焊盘的步骤。栅极道被形成以分支方式从栅极焊盘延伸。因此，栅极道能够被布置为靠近栅电极从而将电压有效地施加到栅电极。
优选地，制造碳化硅半导体器件的方法进一步包括步骤：形成与第一杂质区接触的第二含硅材料，和通过氧化第二含硅材料形成第三二氧化硅区。因此，厚的二氧化硅区被形成在第一杂质区上。结果，在栅极绝缘膜的附近中的电容被减小，从而改进碳化硅半导体器件的开关特性。
优选地，在制造碳化硅半导体器件的方法中，形成第二二氧化硅区的步骤和形成第三二氧化硅区的步骤被同时执行。因此，第二二氧化硅区和第三二氧化硅区被有效地形成。
根据本发明的碳化硅半导体器件包括碳化硅衬底、第一二氧化硅区、第二二氧化硅区、栅电极、以及栅极道。碳化硅衬底包括彼此面对的第一主表面和第二主表面。碳化硅衬底包括：第一杂质区，该第一杂质区具有第一导电类型；阱区，该阱区与第一杂质区接触并且具有不同于第一导电类型的第二导电类型；以及第二杂质区，该第二杂质区通过阱区与第一杂质区分离并且具有第一导电类型。第一主表面包括：第一区，该第一区与沟道区接触，该沟道区被夹在第一杂质区和第二杂质区之间；和第二区，该第二区不同于第一区。第一二氧化硅区被布置在第一区上。第二二氧化硅区被布置在第二区上。栅电极与第一二氧化硅区和第二二氧化硅区接触。栅极道被电气地连接到栅电极并且被布置在面对第二二氧化硅区的位置。第二二氧化硅区的厚度大于第一二氧化硅区的厚度。在第二二氧化硅区中的碳浓度低于在第一二氧化硅区中的碳浓度。
根据本发明的碳化硅半导体器件，栅极道被布置在面对第二二氧化硅区的位置，并且在第二二氧化硅区中的碳浓度低于在第一二氧化硅区中的碳浓度。因此，在栅极道和碳化硅衬底之间的绝缘性能能够被改进。
优选地，在碳化硅半导体器件中，第二二氧化硅区的厚度是第一二氧化硅区的厚度的1.5倍或更大且5倍或更小。
本发明的有益效果
从以上描述中显然的是，根据本发明，能够提供能够实现在栅极道和碳化硅衬底之间的绝缘性能，同时抑制碳化硅衬底的表面粗糙的碳化硅半导体器件，和制造碳化硅半导体器件的方法。
附图说明
图1是示意性示出根据本发明的第一实施例的碳化硅半导体器件的示意性的截面图。
图2是示意性地示出根据本发明的第一实施例的碳化硅半导体器件的栅电极的结构的示意性的平面图。
图3是示意性地示出根据本发明的第一实施例的碳化硅半导体器件的栅极道的结构的示意性的平面图。
图4是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的流程图。
图5是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第一步骤的示意性的截面图。
图6是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第二步骤的示意性的截面图。
图7是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第三步骤的示意性的截面图。
图8是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第四步骤的示意性的截面图。
图9是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第五步骤的示意性的截面图。
图10是示意性地示出根据本发明的第一实施例的制造碳化硅半导体器件的方法的第六步骤的示意性的截面图。
图11是示意性地示出根据本发明的第二实施例的碳化硅半导体器件的结构的示意性的截面图。
图12是示意性地示出根据本发明的第二实施例的碳化硅半导体器件的栅极道的结构的示意性的平面图。
图13是示意性地示出根据本发明的第二实施例的制造碳化硅半导体器件的方法的第一步骤的示意性的截面图。
图14是示意性地示出根据本发明的第二实施例的制造碳化硅半导体器件的方法的第二步骤的示意性的截面图。
图15是示意性地示出根据本发明的第二实施例的制造碳化硅半导体器件的方法的第三步骤的示意性的截面图。
图16是示意性地示出根据本发明的第二实施例的制造碳化硅半导体器件的方法的第四步骤的示意性的截面图。
图17是示意性地示出根据本发明的第二实施例的制造碳化硅半导体器件的方法的第五步骤的示意性的截面图。
图18是示意性地示出根据本发明的第二实施例的变化的碳化硅半导体器件的栅极道的结构的示意性的平面图。
具体实施方式
下面将会参考附图描述本发明的实施例。在下面的附图中，相同或者相对应的部分具有被分配的相同的附图标记并且将不重复其描述。关于在此的晶体学指示，以[]、<>、()、以及{}分别示出单独的取向、群取向、单独的面、以及群面。虽然通常通过在上方具有横条“-”来数字表达晶体学负指数，但是在此负号在数字之前以指示晶体学地负指数。另外，使用具有360度的全方位角的系统描述角度。
(第一实施例)
参考图1，第一实施例中的作为碳化硅半导体器件的MOSFET 1主要地包括，碳化硅衬底10、二氧化硅层15、栅电极27、源极接触电极16、漏电极20、以及栅极道2。
碳化硅衬底10包括彼此面对的第一主表面10a和第二主表面10b，并且是由例如多型4H六方碳化硅制成。碳化硅衬底10的第一主表面10a例如可以相对于(0001)面以近似地不大于8°的角度偏离，并且可以是(0-33-8)面。优选地，第一主表面10a是相对于{000-1}面宏观地具有62°±10°的偏离角的面。
碳化硅衬底10主要地包括基底衬底11、漂移层12、阱区13、第二杂质区14、以及p+区18。基底衬底是由碳化硅制成并且具有n型导电性(第一导电类型)的外延层。漂移层12被布置在基底衬底11上，并且具有n型导电性。漂移层12包含诸如氮(N)的杂质。例如，在漂移层12中的氮浓度约为5×1015cm-3。漂移层12包括第一杂质区17。第一杂质区17是作为漂移层12的一部分并且被夹在稍后将会描述的一对阱区13之间的JFET区。漂移层12和第一杂质区17具有相同导电类型。
阱区13与第一杂质区17接触，并且具有不同于n型导电性(第一导电类型)的p型导电性(第二导电类型)。一对阱区13被布置成将第一杂质区17夹在其间，并且包含诸如铝(Al)或者硼(B)的杂质。例如，在阱区13中的铝或者硼浓度约为1×1017cm-3。
第二杂质区14是通过阱区13与第一杂质区17分离的源极区。第二杂质区14具有n型导电性(第一导电类型)。第二杂质区14被形成在一对阱区13中的每一个内，使得包括第一主表面10a并且被阱区13包围。第二杂质区14包含以比被包含在漂移层12中的杂质的浓度更高的浓度(密度)的诸如磷(P)的杂质。例如，在第二杂质区14中的磷浓度约为1×1020cm-3。
p+区18被形成在一对阱区13中的每一个内，使得包括第一主表面10a，被阱区13包围，并且与第二杂质区14相邻。p+区18被布置成接触第二接触电极16、第二杂质区14以及阱区13。p+区18包含比被包含在阱区13中的杂质的浓度更高的浓度(密度)的诸如Al的杂质。例如，在p+区18中的Al浓度约为1×1020cm-3。
栅极绝缘膜是包括被布置成与第一杂质区17的表面10c接触的第三二氧化硅区15a，和被布置成与阱区13的第一区10d接触的第一二氧化硅区15b。
第三二氧化硅区15a的厚度T3大于第一二氧化硅区15b的厚度T1。在第一杂质区17上的第三二氧化硅区15a的厚度T1约为例如180nm，并且在阱区13上的第一二氧化硅区15b的厚度T1约为例如50nm。优选地，第三二氧化硅区15a的厚度T3是第一二氧化硅区15b的厚度T1的1.5倍或更大和5倍或更小。
在本实施例的MOSFET 1中，沟道区CH能够被形成在在被夹在第一杂质区17和第二杂质区14之间的阱区17内的面对第一二氧化硅区15b的位置。换言之，第一二氧化硅区15b被布置在沟道区CH上并且与沟道区CH接触。
二氧化硅衬底10的第一主表面10a包括与被夹在第一杂质区17和第二杂质区14之间的沟道区CH接触的第一区10d，和不同于第一区10d的第二区10f。第一二氧化硅区15b被布置在第一主表面10a的第一区10d上，并且第二二氧化硅区15c被布置在第一主表面10a的第二区10f上。
第二二氧化硅区15c的厚度T2大于第一二氧化硅区15b的厚度T1。优选地，第二二氧化硅区15c的厚度T2是第一二氧化硅区15b的厚度T1的1.5倍或更大和5倍或更小。
第一二氧化硅区15b中的碳浓度高于第二二氧化硅区15c中的碳浓度。优选地，第一二氧化硅区15b中的碳浓度高于第三二氧化硅区15a中的碳浓度。例如，第一二氧化硅区15b中的碳浓度约不小于1×1018cm-3并且约不大于1×1020cm-3，并且例如第二二氧化硅区15c和第三二氧化硅区15a中的碳浓度约不小于1×1017cm-3并且约不大于1×1019cm-3。例如，通过SIMS(二次离子质谱法)能够测量第一二氧化硅区15b、第二二氧化硅区15c以及第三二氧化硅区15a中的碳浓度。
栅电极27包括被布置在第一二氧化硅区15b和第三二氧化硅区15a上的栅电极区27a，和被布置在第二二氧化硅区15c上的栅电极区27b。栅电极区27a被布置成与第一二氧化硅区15b和第三二氧化硅区15a接触，使得第一二氧化硅区15b和第三二氧化硅区15a夹在二氧化硅衬底10和栅电极区27a之间。另外，栅电极27是由被掺杂有杂质或者Al(铝)的诸如多晶硅的导体形成。栅电极27与第一二氧化硅区15b和第二二氧化硅区15c接触。
如在图2中所示，当从碳化硅衬底10的第一主表面10a的法线的方向看到时(在下文中也被称为“当二维地看时”)，栅电极区27a和栅电极区27b被一起电气地连接。此外，栅电极区27a和栅电极区27b被形成为当二维地看时包围稍后将会描述的源极接触电极16。栅电极27与稍后将会描述的层间绝缘膜21接触。
源极接触电极16被布置成与第二杂质区14、p+区18、以及第一二氧化硅区15b接触。源极接触电极16是由诸如NiSi(硅化镍)的能够与第二杂质区14欧姆接触的材料制成。
漏电极20被形成为与碳化硅衬底10的与形成漂移层12的侧面相反的第二主表面10b接触。此漏电极20是由诸如NiSi的能够与n型基底衬底11欧姆接触的材料制成，并且被电气地连接到基底衬底11。焊盘电极23被布置成与漏电极20接触。源极接触电极16和漏电极20被配置成能够通过被施加到栅电极27的栅电极27控制在源极接触电极16和漏电极20之间流动的电流。
层间绝缘膜21被形成为与第一二氧化硅区15b接触并且包围栅电极区27a。层间绝缘膜21由例如是绝缘体的二氧化硅制成。源极线19包围层间绝缘膜21并且延伸到氮化硅衬底10的第一主表面10a上的源极接触电极16的上表面。源极线19是由诸如Al的导体形成，并且经由源极接触电极16被电气地连接到第二杂质区14。
根据本实施例的MOSFET 1进一步包括JTE(结终端扩展)区4、保护环区5以及场终止区6。JTE区4和保护环区5均具有与阱区13的导电类型相同的导电类型(p型导电性)。在JTE区4和保护环区5中的每一个中的杂质浓度低于在阱区13中的杂质浓度。JTE区4与阱区13接触，然而保护环区5不与阱区13接触。保护环区5被布置在相对于JTE区4的外侧，使得当二维地看时包围JTE区4。多个保护环区5可以被提供。
JTE区4和保护环区5均包含诸如硼或者铝的杂质。杂质的剂量是例如1.3×1013cm-2，并且优选地约不小于8×1012cm-2并且不大于1.4×1013cm-2。
场终止区6具有与漂移层12的导电类型相同的导电类型(n型导电性)。场终止区6中的杂质浓度高于漂移层12中的杂质浓度。例如，场终止区6中的杂质浓度约为1.0×1018cm-3。场终止区6被布置在相对于JTE区4和保护环区5的外侧使得当二维地看时包围JTE区4和保护环区5。
栅极道2是由诸如铝的具有比栅电极区27b的电阻率低的电阻率的材料制成，并且被电气地连接到栅电极区27b。栅极道2被布置在具有p型导电性的阱区13上方。更加具体地，栅极道2被布置在阱区13内的没有形成沟道区CH的区域上方，且第二二氧化硅区15c和栅电极区27b被插入在其间。
参考图3，栅极道2被布置成当二维地看时靠近芯片的端部10e。栅极道2与被布置在芯片的拐角部分附近的栅极焊盘7接触。栅极焊盘7被配置使得外部地对其施加栅极电压。栅极道2被布置成当二维地看时包围源极线19。源极线19被配置使得外部地对其施加源极电流。
现在描述MOSFET 1的操作。参考图1，当栅电极27的电压低于阈值电压时，即，在截止状态下，在第一杂质区17和位于第一二氧化硅区15b正下方的阱区13之间的pn结被反向偏置，导致非导电状态。另一方面，当等于或者高于阈值电压的电压被施加到栅电极27时，反型层被形成在阱区13和第一二氧化硅区15b相互接触的区域附近的沟道区CH中。结果，第二杂质区14和第一杂质区17被电气地连接在一起，使电流在源极线19和漏电极20之间流动。
现在参考图4至图10描述在本实施例中的制造MOSFET 1的方法的示例。
首先，执行衬底制备步骤(S10：图4)。具体地，参考图5，制备由例如多型4H六方碳化硅制成的基底衬底11，并且通过外延生长，具有n型导电性(第一导电类型)的漂移层12被形成在基底衬底11上。漂移层12包含诸如N(氮)离子的杂质。从而，制备具有主表面10a并且包括第一导电类型的漂移层12的碳化硅衬底10。碳化硅衬底10的第一主表面10a例如可以相对于(0001)面以约8°的角度偏离，并且可以是(0-33-8)面。优选地，第一主表面10a是相对于{000-1}面宏观地具有62°±10°的偏离角的面。
接下来，执行阱区形成步骤。具体地，参考图6，通过将例如Al(铝)离子注入到漂移层12内来形成阱区13。然后，执行用于形成第二杂质区14的离子注入。具体地，通过将例如P(磷)离子注入到阱区13内，第二杂质区14被形成在阱区13内。此外，执行用于形成p+区18的离子注入。具体地，通过将例如Al离子注入到阱区13，p+区18被形成为与阱区13内的第二杂质区14接触。前述的离子注入能够通过在例如漂移层12的第一主表面10a上形成掩膜层来执行，该掩膜层由二氧化硅制成并且在要执行离子注入的所期望区域中被设置有开口。
类似地，通过将例如Al(铝)离子注入到漂移层12形成JTE区4和保护环区5，并且通过将例如P(磷)离子注入到漂移层12形成场终止区6。
如上所述，制备了氮化硅衬底10，其包括具有n型导电性的第一杂质区17、与第一杂质区17接触并且具有不同于n型导电性的p型导电性的阱区13、通过阱区13与第一杂质区17分离并具有n型导电性的第二杂质区14、与阱区13接触的JTE区4、保护环区5、以及场终止区6(参见图6)。碳化硅衬底10包括彼此面对的第一主表面10a和第二主表面10b。第一主表面10a包括与被夹在第一杂质区17和第二杂质区14之间的沟道区CH(参见图1)接触的第一区10d和不同于第一区10d的第二区10f。
接下来，执行活化退火步骤。具体地，进行热处理，其中碳化硅衬底10被加热到例如约1700℃，并且在诸如氩的惰性气体气氛中保持约30分钟。这使被注入的杂质活化。
接下来，执行含硅材料的形成步骤(S20：图4)。具体地，参考图7，含硅材料22a被形成为与阱区13、JTE区4、保护环区5、以及场终止区6接触。优选地，含硅材料22被形成为与氮化硅衬底10的第一主表面10a的端部10e接触。含硅材料22也被形成为与第二区10f接触，第二区10f不同于与沟道区CH接触的第一区10d(参见图1)。在本实施例中，含硅材料22b也被形成在被夹在一对阱区13之间的第一杂质区17的表面10e上。
含硅材料22a和22b，例如，多晶硅、非晶硅、非晶碳化硅等等，并且可以是单晶硅。优选地，含硅材料22是主要由硅构成的材料。更加优选地，含硅材料22是比碳化硅更加容易地氧化的材料。含硅材料22具有例如约60 nm的厚度。第一杂质区17是JFET区。
在形成含硅材料的步骤中，例如，通过将氮化硅衬底10的第一主表面10a上沉积多晶硅并且然后通过湿蚀刻或者干蚀刻对其进行图案化，来将含硅材料22形成在第二区10f上，并且将含硅材料22b形成在与第一杂质区17接触的氮化硅衬底10的表面10c上。
优选地，被形成在第一杂质区17的表面10c上的含硅材料的宽度W2(在平行于表面10c的方向中的距离)小于第一杂质区的宽度W1(即，在一对阱区13之间的最短的距离)。例如，第一杂质区的宽度W1不小于约2.5μm并且不大于约3.0μm。
接下来，执行二氧化硅层形成步骤(S30：图4)。二氧化硅层形成步骤包括形成将会是第一区10d上的栅极绝缘膜的部分的第一二氧化硅区15b的步骤，和通过氧化含硅材料22a形成第二二氧化硅区15c的步骤。具体地，通过分别地氧化在第二区10f上的含硅材料22a和被形成在第一杂质区17的表面10c上的含硅材料22b(第二含硅区域)形成第二二氧化硅区15c和第三二氧化硅区15a。类似地，通过氧化被夹在第一杂质区17和第二杂质区14之间的阱区13的第一区10d形成第一二氧化硅区15b。更加具体地，进行热处理，其中其上形成有含硅材料22a和22b并且被暴露在阱区13的第一区10d处的氮化硅衬底10被加热到约例如1300℃，并且被保持在氧气氛中约一个小时。
参考图8，二氧化硅层15包括在第一杂质区17的表面10c上的第三二氧化硅区15a、在被夹在第一杂质区17和第二杂质区14之间的阱区13的第一区10d上的第一二氧化硅区15b、以及在第二区10f上的第二二氧化硅区15c。假定第一二氧化硅区15b的厚度是第一厚度T1并且第二二氧化硅区15c的厚度是第二厚度T2，第二厚度T2大于第一厚度T1。例如，第一厚度T1约为50nm，并且第二厚度T2约为180nm。优选地，假定第三二氧化硅区15a的厚度是第三厚度T3，第三厚度T3大于第一厚度T1。第二厚度T2和第三厚度T3彼此近似相等。
优选地，第二二氧化硅区15c的厚度T2是第一二氧化硅区15b的厚度T1的1.5倍或更大，并且更加具体地3倍或更大且5倍或更小。优选地，第二二氧化硅区15c的碳浓度低于第一二氧化硅区15b中的碳浓度。
在本实施例中，在形成二氧化硅层的步骤中，氧化被布置在第一杂质区17的表面10c上的含硅材料22b和被布置在第二区10f上的含硅材料22a的步骤，和氧化阱区13的第一区10d的步骤被同时执行。含硅材料22a和22b几乎被完全地氧化以变成二氧化硅，同时阱区13的由氮化硅制成的第一区10d也被氧化以变成二氧化硅。例如，当含硅材料22a和22b均具有约60nm的厚度时，通过材料22a和22b的氧化形成的二氧化硅层均具有约180nm的厚度。优选地，第三二氧化硅区15a的宽度W3等于第一杂质区17的宽度W1。
当通过氧化二氧化硅衬底10的第一主表面10a形成构成栅极绝缘膜的第一二氧化硅区15b时，距二氧化硅衬底10的第一主表面10a一定深度的区域被氧化以变成二氧化硅。在此，二氧化硅的厚度约为碳化硅衬底10的被氧化区域的厚度的两倍。
然后，执行氮退火步骤。具体地，例如，在一氧化氮气氛中在约1100℃的温度下，氮化硅衬底10被保持约一个小时。随后，进行热处理，其中氮化硅衬底10在诸如氩或者氮的惰性气体气氛下被加热。在此热处理中，将氮化硅衬底10在不小于1100℃且不大于1500℃的温度下保持约一个小时。
接下来，执行栅电极形成步骤(S40：图4)。具体地，参考图9，例如，通过CVD(化学气相沉积)方法、光刻以及蚀刻，形成是被掺杂有高浓度的杂质的导体的多晶硅制成的栅电极27。栅电极27包括被布置在第一二氧化硅区15b和第三二氧化硅区15a上的栅电极区27a，和被布置在第二二氧化硅区15c上的栅电极区27b。如在图2中所示，栅电极区27a和栅电极区27b被电气地连接在一起。参考图10，随后，例如，通过CVD方法，形成由是绝缘体的二氧化硅制成的层间绝缘膜21，以便包围栅电极区27a。层间绝缘膜21也被形成为与栅电极区27b接触，使得暴露栅电极区27b的表面的一部分。然后，通过光刻和蚀刻去除在要形成源极接触电极16的区域中的层间绝缘膜21的部分和第一二氧化硅区15b的部分。
接下来，执行欧姆电极形成步骤。具体地，例如，通过气相沉积形成金属膜，以便在碳化硅衬底10的第一主表面10a上与第二杂质区14和p+区18接触。金属膜是由例如Ni(镍)制成。例如，金属膜可以包括Ti(钛)离子和Al(铝)离子。例如，金属膜可以包括Ni离子和Si(硅)离子。一旦被形成，例如，金属膜在约1000℃被加热，以加热和硅化镍膜，从而形成与氮化硅衬底10的第二杂质区14欧姆接触的源极接触电极16。类似地，由Ni等等制成的金属膜被形成以与氮化硅衬底10的第二主表面10b接触，并且金属膜被加热以形成漏电极20。
接下来，执行栅极道形成步骤(S50：图4)。具体地，参考图10，由是导体的Al制成的栅极道2被电气地连接到栅电极区27b，并且通过例如气相沉积被布置在面对第二二氧化硅区15c的位置。栅极道2与层间绝缘膜21接触，并且也经由栅电极区27b被电气地连接到栅电极区27a。栅极道2是由具有比栅电极区27a的电阻率低的电阻率的材料制成。形成栅极道的步骤可以包括形成将电压施加到栅极道2的栅极焊盘7的步骤。
如在图1中所示，栅极道2被优选地形成在相对于第二杂质区14和p+区18的外侧(使得靠近碳化硅衬底10的端部10e)。栅极道2也被优选地形成在相对于JTE区4、保护环区5以及场终止区6的内侧(使得远离碳化硅衬底10的端部10e)。在本实施例中，栅极道2被布置在具有p型导电性的阱区13上方。
源极线19被形成为包围层间绝缘膜21并且与源极接触电极16接触。优选地，如在图2中所示，形成当二维地看时被布置成被栅极道2包围的源极线19。栅极道2和源极线19可以被同时形成。另外，形成由例如Al制成的焊盘电极23以与漏电极20接触。遵循上述过程完成根据本实施例的MOSFET 1(参见图1)。
虽然在本实施例中第一导电类型已经被描述为n型并且第二导电类型已经被描述为p型，但是本发明不限于本实施例。例如，第一导电类型可以是p型并且第二导电类型可以是n型。
虽然在本实施例中已经通过垂直型MOSFET为例描述了碳化硅半导体器件，但是本发明不限于此。例如，碳化硅半导体器件可以是例如横向型MOSFET。替代地，MOSFET可以是平面型或者沟槽型。此外，碳化硅半导体器件可以是IGBT(绝缘栅双极晶体管)。
现在描述根据本实施例的MOSFET 1及其制造方法的功能和作用。
根据本实施例的MOSFET 1及其制造方法，在含硅材料22a被形成在第二区10f上之后，通过氧化含硅材料22a形成第二二氧化硅区15c。栅极道2被形成在面对第二二氧化硅区15c的位置。因此，在氮化硅衬底10和栅极道2之间的绝缘性能能够被改进，同时碳化硅衬底10的表面粗糙被抑制。
此外，根据本实施例的制造MOSFET 1的方法，通过同时氧化第一区10d和含硅材料22a执行形成第一二氧化硅区15b的步骤和形成第二二氧化硅区15c的步骤。因此，第一二氧化硅区15b和第二二氧化硅区15c被有效地形成。
此外，根据本实施例的MOSFET 1及其制造方法，第二二氧化硅区15c的第二厚度T2是第一二氧化硅区15b的第一厚度T1的1.5倍或更大且5倍或更小。当第一厚度T1是第二厚度T2的1.5倍或更大时，能够有效地使第一二氧化硅区15b中的碳浓度比第二二氧化硅区15c中的碳浓度高。另一方面，当第一厚度T1是第二厚度T2的5倍或更小时，在被形成在第二二氧化硅区15c上的栅电极区27b和被形成在第一二氧化硅区15b上的栅电极区27a之间的高度差没有变成太大，因此允许在没有被隔离的情况下形成栅电极27。
此外，制造本实施例的MOSFET 1的方法包括形成当二维地看时被布置成被栅极道2包围的源极线19的步骤。因此，电压可以被有效地从芯片的整个外围区施加到栅电极27。
此外，根据本实施例的制造MOSFET 1的方法，栅极道2被形成在相对于第二杂质区14的外侧。因此，栅极道2被形成在相对于源极线19的外侧。
此外，根据本实施例的制造MOSFET 1的方法，栅极道2被形成在相对于JTE区4的内侧。因此，能够抑制在MOSFET 1的击穿电压的劣化。
此外，根据本实施例的制造MOSFET 1的方法，第二二氧化硅区15c被形成为与第一主表面10a的端部10e接触。因此，能够进一步提高在栅极道2和碳化硅衬底10之间的击穿电压。
此外，本实施例的制造MOSFET 1的方法进一步包括形成与第一杂质区17接触的第二含硅材料22b的步骤，和通过氧化第二含硅材料22b形成第三二氧化硅区15a的步骤。因此，在第一杂质区17上形成厚的二氧化硅区。结果，在栅极绝缘膜附近中的电容被减小，从而改进MOSFET 1的开关特性。
此外，根据本实施例的制造MOSFET 1的方法，形成第二二氧化硅区15c的步骤和形成第三二氧化硅区15a的步骤被同时执行。因此，第二二氧化硅区15c和第三二氧化硅区15a被有效地形成。
(第二实施例)
参考图11和图12，描述第二实施例的中是碳化硅半导体器件的MOSFET 1的配置。根据第二实施例的MOSFET 1在配置方面与根据第一实施例的MOSFET 1相似，不同之处在于栅极道2被布置在芯片的中心附近。
参考图11，当在横截面中看时(图11的视图)，根据本实施例的MOSFET 1中的栅极道2被布置在面对被夹在两个源极接触电极16之间的第二二氧化硅区15c的位置。当在横截面中看时，与第二二氧化硅区15c接触的阱区13包括两个p+区18和两个第二杂质区14。当在横截面中看时，p+区18中的每一个具有与第二杂质区14接触的一端和与阱区13接触的另一端。当在横截面中看时，第二杂质区14和p+区18相对于第一主表面10a的法线被非对称地布置。
参考图12，根据本实施例的在MOSFET 1的栅极道2被布置为当二维地看时在芯片1的中心附近直线地延伸。栅极道2被连接到被布置成靠近芯片1的端部10e的栅极焊盘7。栅极焊盘7被配置使得外部地对其施加栅极电压。源极线19被布置成当二维地看时将栅极道2和栅极焊盘7夹在其间。源极线19被配置使得外部地对其施加源极电流。
参考图18，栅极道2可以被形成为以分支的方式从栅极焊盘7延伸。栅极焊盘7被布置在芯片1的中心附近，并且可以包括从栅极焊盘7在芯片的中心处直线地延伸的栅极道部，和从栅极焊盘7的右侧和左侧中的每一个直线地延伸，在芯片1的端部10e附近以约90°弯曲，并且沿着平行于端部10e的方向延伸的栅极道部。栅极道2可以被形成为被源极线19包围。
现在参考图13至图17描述在本实施例中的制造MOSFET 1的方法的示例。
首先，执行衬底准备步骤(S10：图4)。具体地，以与第一实施例中描述的方法相似的方法制备碳化硅衬底10。具体地，制备由例如多型4H六方碳化硅制成的基底衬底11，并且通过外延生长在基底衬底11上形成具有n型导电性(第一导电类型)的漂移层12。
参考图13，接下来，通过将例如Al(铝)离子注入到漂移层12形成阱区13。然后，执行用于形成第二杂质区14的离子注入。具体地，通过将例如P(磷)离子注入到阱区13，在阱区13内形成第二杂质区14。此外，执行用于形成p+区18的离子注入。具体地，通过将例如Al离子注入到阱区13，形成p+区18以与阱区13内的第二杂质区14接触。前述的离子注入能够通过在例如漂移层12的第一主表面10a上形成掩膜层来执行，该掩膜层是由二氧化硅制成并且在要执行离子注入的所期望区域中被设置有开口。
如上所述，制备了氮化硅衬底10，其包括具有n型导电性的第一杂质区17、与第一杂质区17接触并且具有不同于n型导电性的p型导电性的阱区13、以及通过阱区13与第一杂质区17分离并且具有n型导电性的第二杂质区14。碳化硅衬底10包括彼此面对的第一主表面10a和第二主表面10b。第一主表面10a包括与被夹在第一杂质区17和第二杂质区14之间的沟道区CH接触的第一区10d和不同于第一区10d的第二区10f。
接下来，执行活化退火步骤。具体地，进行热处理，其中碳化硅衬底10被加热到例如约1700℃，并且在诸如氩的惰性气体气氛中保持约30分钟。这使被注入的杂质活化。
接下来，执行含硅材料的形成步骤(S20：图4)。具体地，参考图14，含硅材料22a被形成在从阱区13内的第二杂质区穿过p+区18的区域上。此区域包括不同于与沟道区CH接触的第一区10d的第二区10f(参见图11)。在本实施例中，含硅材料22b也被形成在被夹在一对阱区13之间的第一杂质区17的表面10c上。
含硅材料22a和22b，例如，多晶硅、非晶硅、非晶碳化硅等等，并且可以是单晶硅。优选地，含硅材料22是主要由硅构成的材料。更加优选地，含硅材料22是比氮化硅被更加容易地氧化的材料。含硅材料22具有例如约60nm的厚度。第一杂质区17是JFET区。
在形成含硅材料的步骤中，例如，通过在氮化硅衬底10的第一主表面10a上沉积多晶硅并且然后通过湿蚀刻或者干蚀刻对其进行图案化，在第二区10f上形成含硅材料22，并且在与第一杂质区17接触的氮化硅衬底10的表面10c上形成含硅材料22b。
接下来，执行二氧化硅层形成步骤(S30：图4)。二氧化硅层形成步骤包括形成将会是第一区10d上的栅极绝缘膜的部分的第一二氧化硅区15b的步骤，和通过氧化含硅材料22a形成第二二氧化硅区15c的步骤。具体地，通过分别地氧化在第二区10f上的含硅材料22a和被形成在第一杂质区17的表面10c上的含硅材料22b形成第二二氧化硅区15c和第三二氧化硅区15a。类似地，通过氧化被夹在第一杂质区17和第二杂质区14之间的阱区13的第一区10d形成第一二氧化硅区15b。更加具体地，进行热处理，其中其上形成有含硅材料22a和22b并且被暴露在阱区13的第一区10d处的氮化硅衬底10被加热到约例如1300℃，并且在氧气氛中被保持近似一个小时。
参考图15，二氧化硅层15包括在第一杂质区17的表面10c上的第三二氧化硅区15a、在被夹在第一杂质区17和第二杂质区14之间的阱区13的第一区10d上的第一二氧化硅区15b、以及在第一表面10a的第二区10f上的第二二氧化硅区15c。
在本实施例中，在形成二氧化硅层的步骤中，氧化被布置在第一杂质区17的表面10c上的含硅材料22a和被布置在第二区10f上的含硅材料22a的步骤，和氧化阱区13的第一区10d的步骤被同时执行。含硅材料22a和22b几乎被完全地氧化以变成二氧化硅，同时阱区13的第一区10d也被氧化以变成二氧化硅。例如，当含硅材料22a和22b均具有约60nm的厚度时，通过材料22a和22b的氧化形成的二氧化硅层均具有约180nm的厚度。
然后，执行氮退火步骤。具体地，例如，在一氧化氮气氛中在约1100℃的温度下，氮化硅衬底10被保持约一个小时。随后，进行热处理，其中氮化硅衬底10被在诸如氩或者氮的惰性气体气氛下被加热。在此热处理中，在不小于1100℃并且不大于1500℃的温度下氮化硅衬底10被保持约一个小时。
接下来，执行栅电极形成步骤(S40：图4)。具体地，参考图16，例如，通过CVD方法、光刻以及蚀刻，形成由被掺杂有高浓度的杂质的导体的多晶硅制成的栅电极27。栅电极27包括被布置在第一二氧化硅区15b和第三二氧化硅区15a上的栅电极区27a，和被布置在第二二氧化硅区15c上的栅电极区27b。栅电极区27a和栅电极区27b被电气地连接在一起。参考图17，随后，例如，通过CVD方法，由是绝缘体的二氧化硅制成的层间绝缘膜21被形成为包围栅电极区27a。层间绝缘膜21也被形成为与栅电极区27b接触，使得暴露栅电极区27b的表面的一部分。然后，通过光刻和蚀刻去除在要形成源极接触电极16的区域中的层间绝缘膜21的部分和第一二氧化硅区15b的部分。
接下来，执行欧姆电极形成步骤。具体地，例如，通过气相沉积形成金属膜，以便在碳化硅衬底10的第一主表面10a上与第二杂质区14和p+区18接触。金属膜是由例如Ni(镍)制成。例如，金属膜可以包括Ti(钛)离子和Al(铝)离子。例如，金属膜可以包括Ni离子和Si(硅)离子。一旦被形成，例如，金属膜在约1000℃被加热，以加热和硅化镍膜，从而形成与氮化硅衬底10的第二杂质区14欧姆接触的源极接触电极16。类似地，由Ni等等制成的金属膜被形成为与氮化硅衬底10的第二主表面10b接触，并且金属膜被加热以形成漏电极20。
接下来，执行栅极道形成步骤(S50：图4)。具体地，参考图11，由是导体的Al制成的栅极道2被电气地连接到栅电极区27b，并且通过例如气相沉积被布置在面对第二二氧化硅区15c的位置。栅极道2与层间绝缘膜21接触，并且也经由栅电极区27b被电气地连接到栅电极区27a。栅极道2是由具有比栅电极区27a的电阻率低的电阻率的材料制成。形成栅极道的步骤可以包括形成用于将电压施加到栅极道2的栅极焊盘7的步骤。
如在图11中所示，栅极道2被形成为在面对第二二氧化硅区15c的位置与栅电极区27b接触。当在横截面中看时，栅极道2被形成在两个源极线19和19之间。
源极线19被形成为包围层间绝缘膜21并且与源极接触电极16接触。优选地，如在图12中所示，源极线19被形成为当二维地看时将栅极道2和栅极焊盘7夹在其间。栅极道2和源极线19可以被同时形成。另外，由例如Al制成的焊盘电极23被形成为与漏电极20接触。遵循上述过程完成根据本实施例的MOSFET 1(参见图11)。
注意的是，第二实施例中的制造MOSFET 1的方法中已经描述的步骤中的条件等等与第一实施例中的制造MOSFET 1的方法中的相似。
现在描述根据本实施例的MOSFET 1及其制造方法的功能和作用。
制造本实施例的MOSFET 1的方法进一步包括形成被布置成当二维地看时将栅极道2夹在其间的源极线19的步骤。因此，电压能够从芯片1的中心附近的区域被施加到栅电极27。
此外，根据本实施例的制造MOSFET 1的方法，形成栅极道2的步骤包括形成用于将电压施加到栅极道2的栅极焊盘7的步骤。栅极道2被形成为以分支的方式从栅极焊盘7延伸。因此，栅极道2能够被布置为靠近栅电极27从而将电压有效地施加到栅电极27。
应当理解，在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围由权利要求项的范围而不是在上面的描述来限定，并且旨在包括等效于权利要求项的范围内的意义和范围的任何修改。
附图标记列表
1：MOSFET(芯片)；2 栅极道；4 JTE区；5 保护环区；6 场终止区；7 栅极焊盘；10碳化硅衬底；10a 第一主表面；10b 第二主表面；10c 表面；10d 第一区；10f 第二区；10e端部；11 基底衬底；12 漂移层；13 阱区；14 第二杂质区；15 二氧化硅层；15a 第三二氧化硅区；15b 第一二氧化硅区；15c 第二二氧化硅区；16 源极接触电极；17 第一杂质区(JFET区)；18 p+区；19 源极线；20 漏电极；21 层间绝缘膜；22、22a、22b 含硅材料；23 焊盘电极；27、27a、27b 栅电极；CH 沟道区；T1 第一厚度；T3 第二厚度；T3 第三厚度；W1、W2、W3宽度。

Claims (13)

1.一种制造碳化硅半导体器件的方法，包括制备碳化硅衬底的步骤，所述碳化硅衬底包括彼此面对的第一主表面和第二主表面，
所述碳化硅衬底包括：第一杂质区，所述第一杂质区具有第一导电类型；阱区，所述阱区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型；以及第二杂质区，所述第二杂质区通过所述阱区与所述第一杂质区分离并且具有所述第一导电类型，
所述第一主表面包括：第一区，所述第一区与沟道区接触，所述沟道区被夹在所述第一杂质区和所述第二杂质区之间；以及第二区，所述第二区不同于所述第一区，
所述方法进一步包括以下步骤：
在所述第二区上形成含硅材料；
在所述第一区上形成第一二氧化硅区；
通过氧化所述含硅材料来形成第二二氧化硅区；
形成栅电极，所述栅电极与所述第一二氧化硅区和所述第二二氧化硅区接触；以及
形成栅极道，所述栅极道被电气地连接到所述栅电极并且被布置在面对所述第二二氧化硅区的位置，
所述第二二氧化硅区的厚度比所述第一二氧化硅区的厚度大。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中
通过同时氧化所述第一区和所述含硅材料来执行形成第一二氧化硅区的所述步骤和形成第二二氧化硅区的所述步骤。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中
所述第二二氧化硅区的厚度是所述第一二氧化硅区的厚度的1.5倍或更大且5倍或更小。
4.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，进一步包括形成源极线的步骤，所述源极线被布置成当二维地看时被所述栅极道包围。
5.根据权利要求1至4中的任一项所述的制造碳化硅半导体器件的方法，其中
所述栅极道被形成在相对于所述第二杂质区的外侧。
6.根据权利要求1至5中的任一项所述的制造碳化硅半导体器件的方法，其中
所述碳化硅衬底进一步包括与所述阱区接触的JTE区，并且
所述栅极道被形成在相对于所述JTE区的内侧。
7.根据权利要求1至6中的任一项所述的制造碳化硅半导体器件的方法，其中
所述第二二氧化硅区被形成为与所述第一主表面的端部接触。
8.根据权利要求1至3中的任一项所述的制造碳化硅半导体器件的方法，进一步包括形成源极线的步骤，所述源极线被布置成当二维地看时所述栅极道被夹在所述源极线之间。
9.根据权利要求1所述的制造碳化硅半导体器件的方法，其中
形成栅极道的所述步骤包括形成栅极焊盘的步骤，所述栅极焊盘用于将电压施加到所述栅极道，并且
所述栅极道被形成为以分支方式从所述栅极焊盘延伸。
10.根据权利要求1至9中的任一项所述的制造碳化硅半导体器件的方法，进一步包括以下步骤：
形成与所述第一杂质区接触的第二含硅材料；以及
通过氧化所述第二含硅材料来形成第三二氧化硅区。
11.根据权利要求10所述的制造碳化硅半导体器件的方法，其中
形成第二二氧化硅区的所述步骤和形成第三二氧化硅区的所述步骤同时执行。
12.一种碳化硅半导体器件，所述碳化硅半导体器件包括碳化硅衬底，所述碳化硅衬底包括彼此面对的第一主表面和第二主表面，
所述碳化硅衬底包括：第一杂质区，所述第一杂质区具有第一导电类型；阱区，所述阱区与所述第一杂质区接触并且具有不同于所述第一导电类型的第二导电类型；以及第二杂质区，所述第二杂质区通过所述阱区与所述第一杂质区分离并且具有所述第一导电类型，
所述第一主表面包括：第一区，所述第一区与沟道区接触，所述沟道区被夹在所述第一杂质区和所述第二杂质区之间；以及第二区，所述第二区不同于所述第一区，
所述碳化硅半导体器件进一步包括：
第一二氧化硅区，所述第一二氧化硅区被布置在所述第一区上；
第二二氧化硅区，所述第二二氧化硅区被布置在所述第二区上；
栅电极，所述栅电极与所述第一二氧化硅区和所述第二二氧化硅区接触；以及
栅极道，所述栅极道被电气地连接到所述栅电极并且被布置在面对所述第二二氧化硅区的位置，
所述第二二氧化硅区的厚度大于所述第一二氧化硅区的厚度，
所述第二二氧化硅区中的碳浓度低于所述第一二氧化硅区中的碳浓度。
13.根据权利要求12所述的碳化硅半导体器件，其中
所述第二二氧化硅区的厚度是所述第一二氧化硅区的厚度的1.5倍或更大且5倍或更小。
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