CN102668049A - 制造碳化硅半导体器件的方法 - Google Patents

制造碳化硅半导体器件的方法 Download PDF

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Abstract

通过经由掩模层（31）中形成的第一开口进行离子注入，形成第一杂质区（123）。通过在上面已设置掩模层（31）的蚀刻停止层上沉积间隔层（32），形成具有掩模层（31）和间隔层（32）的掩模部（30）。通过对间隔层（32）进行各向异性蚀刻，在掩模部（30）中形成由第二侧壁围绕的第二开口（P2）。通过经由第二开口（P2）进行离子注入，形成第二杂质区（124）。在第二侧壁的与第二深度（D2）等高的高度（HT）内，第二侧壁相对于表面（SO）的角度（AW）为90°±10°。因此，可以提高杂质区延伸的精确度。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及制造碳化硅半导体器件的方法。
背景技术
在制造半导体器件的过程中，需要在半导体衬底中选择性形成杂质区的步骤。例如，在制造n沟道型MOSFET（金属氧化物半导体场效应晶体管）的过程中，为了得到npn结构，通常执行在n型半导体衬底中部分地形成p型杂质区并且进一步在这个p型杂质区中部分地形成n型杂质区的步骤。即，形成在延伸上彼此不同的两个杂质区。在采用硅衬底的情况下，因为可以通过扩散来调节杂质区的延伸，所以已广泛使用利用这种特征的双扩散技术。同时，在采用碳化硅衬底的情况下，杂质的扩散系数小，因此难以通过扩散来调节杂质区的延伸。即，其中已注入离子的区域在经过活化退火时基本上变成杂质区。因此，不能采用双扩散技术。因此，例如，根据日本专利特许公开No.6-151860（PTL1），通过使用在端面上具有倾斜表面的栅电极作为掩模，注入离子。通过利用离子注入过程中的杂质离子的范围能由加速电压控制这一事实，形成所需的杂质区。
引用列表
专利文献
PTL1：日本专利特许公开No.6-151860
发明内容
技术问题
在以上的方法中，杂质区的延伸很大程度上取决于形成栅电极的倾斜表面的精确度，因此杂质延伸的误差变大。
本发明针对的是以上问题，并且本发明的目的在于提供一种制造碳化硅半导体器件的方法，该方法能够提高杂质区延伸的精确度。
问题的解决方案
根据本发明的制造碳化硅半导体器件的方法，执行以下各步骤。
制备具有表面的碳化硅衬底。在该碳化硅衬底的表面上，形成蚀刻停止层。在该蚀刻停止层上，沉积掩模层。在该掩模层中，形成由第一侧壁围绕的第一开口。通过经由第一开口进行离子注入，在碳化硅衬底中，从表面至第一深度形成具有第一导电类型的第一杂质区。在形成第一杂质区的步骤之后，通过在上面已设置有掩模层的蚀刻停止层上沉积间隔层，来形成具有掩模层和间隔层的掩模部，该间隔层覆盖第一开口中的第一侧壁和蚀刻停止层。通过对第一开口中的间隔层进行各向异性蚀刻，在掩模部中形成由第二侧壁围绕的第二开口。通过经由第二开口进行离子注入，在该碳化硅衬底中，从表面至第二深度形成具有第二导电类型的第二杂质区，其中第二导电类型不同于第一导电类型，第二深度小于第一深度。在第二侧壁的与第二深度等高的高度内，第二侧壁相对于表面的角度为90°±10°。注意的是，“90°±10°”意味着大于等于80°且小于等于100°。
根据以上的制造方法，在与第二杂质区的第二深度等高的高度内，掩模部的第二侧壁相对于碳化硅衬底的表面的角度为90°±10°，也就是说，基本是垂直的。因此，在用于形成第二杂质区的离子注入的过程中，在第二侧壁附近基本上不存在由于第二侧壁的倾斜而导致掩模部具有小厚度的区域。因此，可以抑制在第二侧壁附近离子经由掩模部引入到碳化硅衬底中。因此，杂质区基本上不能形成在被掩模部覆盖的部分中。因此，可以提高第二杂质区的延伸的精确度。
优选地，在形成第二杂质区的步骤之后，去除掩模部。因此，可以暴露碳化硅衬底中被掩模部覆盖的部分。另外，优选地，在去除掩模部的步骤之后，在碳化硅衬底上形成栅绝缘膜和栅电极。因此，可以形成由于暴露于用于形成第一杂质区和第二杂质区的离子注入而导致质量没有变化的栅绝缘膜和栅电极。
优选地，在第一侧壁的与第一深度等高的高度内，第一侧壁相对于表面的角度为90°±10°。因此，在用于形成第一杂质区的离子注入的过程中，在第一侧壁附近基本上不存在由于第一侧壁的倾斜而导致掩模部具有小厚度的区域。因此，可以抑制在第一侧壁附近离子经由掩模部引入到碳化硅衬底中。因此，杂质区基本上不能形成在被掩模部覆盖的部分中。因此，可以提高第一杂质区的延伸的精确度。
优选地，在形成第二杂质区的步骤中的离子注入角不小于0°且不大于6°。即，离子基本上垂直于碳化硅衬底的表面注入。因此，与离子注入角较大的情况相比，可以进一步抑制在第二侧壁附近离子经由掩模部引入到碳化硅衬底中。
优选地，第二侧壁包括相对于表面的角度为90°±10°并且高度不小于0.5μm且不大于2.5μm的部分。当这个高度不小于0.5μm时，可以进一步抑制离子经由掩模部引入到碳化硅衬底中。当这个高度不大于2.5μm时，可以使用更薄的掩模部，并且因此可以抑制由于掩模部中的应力导致碳化硅衬底发生扭曲。
形成第二杂质区的步骤中的离子注入角可以不小于3°且不大于6°，并且碳化硅衬底的表面可以为六方晶体的（0-33-8）平面。当碳化硅衬底的表面是六方晶体的（0-33-8）平面时，可以提高表面上载流子的沟道迁移率。另外，当离子注入角不小于3°时，可以抑制在碳化硅衬底中注入的离子出现沟道。
在形成第二杂质区的步骤中的离子注入角可以为0°，并且碳化硅衬底的表面可以相对于六方晶体的{0001}平面倾斜3°或更大的角度，以防止离子注入期间出现沟道现象。当离子注入角为0°时，可以进一步抑制第二侧壁附近离子经由掩模部引入到碳化硅衬底中。
优选地，掩模层由氧化硅和多晶硅中的任意一种物质制成。优选地，间隔层由氧化硅和多晶硅中的任意一种物质制成。
优选地，用于蚀刻停止层的材料不同于用于掩模层的材料。进一步优选地，蚀刻停止层包括氮化硅层、多晶硅层、氧化硅层、氮氧化硅层和钛层中的至少任意一种。进一步优选地，蚀刻停止层的厚度不小于10nm且不大于500nm。在蚀刻停止层包括钛层的情况下，优选地，在用作蚀刻停止层的钛层和碳化硅衬底之间设置由氧化硅和多晶硅中的任意一种物质制成的基底层。
本发明的有益效果
从以上描述中清楚的是，根据本发明，可以提高杂质区延伸的精确度。
附图说明
图1是示意性示出本发明的第一实施例中的碳化硅半导体器件的构造的局部截面图。
图2是示意性示出图1中的碳化硅半导体器件的制造方法中的第一个步骤的局部截面图。
图3是示意性示出图1中的碳化硅半导体器件的制造方法中的第二个步骤的局部截面图。
图4是示意性示出图1中的碳化硅半导体器件的制造方法中的第三个步骤的局部截面图。
图5是示意性示出图1中的碳化硅半导体器件的制造方法中的第四个步骤的局部截面图。
图6是示意性示出图1中的碳化硅半导体器件的制造方法中的第五个步骤的局部截面图。
图7是示意性示出图1中的碳化硅半导体器件的制造方法中的第六个步骤的局部截面图。
图8是示意性示出图1中的碳化硅半导体器件的制造方法中的第七个步骤的局部截面图。
图9是示意性示出图1中的碳化硅半导体器件的制造方法中的第八个步骤的局部截面图。
图10是示意性示出图1中的碳化硅半导体器件的制造方法中的第九个步骤的局部截面图。
图11是示意性示出图1中的碳化硅半导体器件的制造方法中的第十个步骤的局部截面图。
图12是示意性示出图1中的碳化硅半导体器件的制造方法中的第十一个步骤的局部截面图。
图13是示意性示出图1中的碳化硅半导体器件的制造方法中的第十二个步骤的局部截面图。
图14是示意性示出图1中的碳化硅半导体器件的制造方法中的第十三个步骤的局部截面图。
图15是示意性示出图1中的碳化硅半导体器件的制造方法中的第十四个步骤的局部截面图。
图16是图12的局部放大图。
图17是示意性示出图3中的步骤的变形形式的局部截面图。
图18是示意性示出本发明的第二实施例中的碳化硅半导体器件的构造的局部截面图。
图19是示意性示出本发明的第二实施例中的碳化硅半导体器件的制造方法中的第一个步骤的局部截面图。
图20是示意性示出本发明的第二实施例中的碳化硅半导体器件的制造方法中的第二个步骤的局部截面图。
图21是示意性示出本发明的第二实施例中的碳化硅半导体器件的制造方法中的第三个步骤的局部截面图。
图22是示意性示出本发明的第三实施例中的碳化硅半导体器件的构造的局部截面图。
图23是示意性示出图22中的碳化硅半导体器件的制造方法中的第十三个步骤的局部截面图。
图24是示意性示出图22中的碳化硅半导体器件的制造方法中的第十四个步骤的局部截面图。
图25是示意性示出图22中的碳化硅半导体器件的制造方法中的第十五个步骤的局部截面图。
图26是示意性示出图22中的碳化硅半导体器件的制造方法中的第十六个步骤的局部截面图。
图27是示意性示出图22中的碳化硅半导体器件的制造方法中的第十七个步骤的局部截面图。
图28是示意性示出图22中的碳化硅半导体器件的制造方法中的第十八个步骤的局部截面图。
具体实施方式
下文中，将参照附图描述本发明的实施例。
（第一实施例）
如图1中所示，本发明中的碳化硅半导体器件是MOSFET 100，并且具体来讲，它是垂直型DiMOSFET（双注入型MOSFET）。MOSFET100具有外延衬底90、氧化膜126、源电极111、上源电极127、栅电极110和漏电极112。外延衬底90具有单晶衬底80、缓冲层121、击穿电压保持层122、p区123和n+区124。MOSFET 100的二维形状（当从图1中的上方看时的形状）例如是边长不小于2mm的矩形或方形。
单晶衬底80和缓冲层121均具有n导电类型。单晶衬底80优选地由碳化硅构成。例如，缓冲层121中的n型导电杂质的浓度为5×1017cm-3。另外，例如，缓冲层121的厚度为0.5μm。
击穿电压保持层122形成在缓冲层121上，并且其由具有n导电类型的碳化硅构成。例如，击穿电压保持层122的厚度为10μm并且n型导电杂质的浓度为5×1015cm-3。
在外延衬底90的表面SO上，具有p导电类型的多个p区123相互隔开一定距离形成。另外，在表面SO中，形成n+区124，使其位于每个p区123内部。在表面SO中，p区123具有沟道区，该沟道区位于n+区124和击穿电压保持层122之间并且在其间插入氧化膜126的情况下由栅电极110覆盖。沟道区具有沟道长度CL。
在表面SO上的多个p区123之间暴露的击穿电压保持层122上，形成氧化膜126。具体来讲，氧化膜126被形成为从一个p区123中的n+区124延伸到一个p区123、暴露在两个p区123之间的击穿电压保持层122、另一个p区123和另一个p区123中的n+区124。栅电极110形成在氧化膜126上。因此，氧化膜126上面形成有栅电极110的部分具有作为栅绝缘膜的功能。另外，源电极111形成在n+区124上。源电极111的一部分可以接触p区123。上源电极127形成在源电极111上。
现在，将描述制造MOSFET 100的方法。
如图2中所示，制备具有表面SO的外延衬底90（碳化硅衬底）。具体来讲，在单晶衬底80的主表面上形成缓冲层121，并且在缓冲层121上形成击穿电压保持层122。缓冲层121由具有n导电类型的碳化硅构成，并且其厚度例如为0.5μm。另外，例如，缓冲层121中的导电杂质的浓度被设置成5×1017cm-3。例如，击穿电压保持层122的厚度为10μm。另外，例如，击穿电压保持层122中的n型导电杂质的浓度被设置成5×1015cm-3。
如图3中所示，在外延衬底90的表面SO上形成蚀刻停止层50。优选地，蚀刻停止层50的材料不同于随后将描述的掩模层31（图4）的材料。优选地，蚀刻停止层50是氮化硅层或钛层。例如，钛层的厚度不小于50nm且不大于200nm。
如图4中所示，在蚀刻停止层50上沉积掩模层31。优选地，掩模层31由氧化硅和多晶硅中的任意一种物质制成。
如图5中所示，在掩模层31上形成光致抗蚀剂图案40。
如图6中所示，通过使用光致抗蚀剂图案40作为掩模进行各向异性蚀刻E1，将掩模层31图案化。去除剩余的光致抗蚀剂图案40。
如图7中所示，作为以上蚀刻的结果，在掩模层31中形成被侧壁S1（第一侧壁）围绕的开口P1（第一开口）。
如图8中所示，作为经由开口P1的离子注入J1的结果，在外延衬底90中从表面SO到深度D1（第一深度）形成具有p型（第一导电类型）的p区123（第一杂质区）。
如图9中所示，此后，通过在上面设置有掩模层31的蚀刻停止层50上沉积间隔层32，形成具有掩模层31和间隔层32的掩模部30。间隔层32覆盖开口P1中的侧壁S1和蚀刻停止层50。优选地，间隔层32由氧化硅和多晶硅中的任意一种物质制成。
如图10中所示，通过各向异性蚀刻E2，将开口P1中的间隔层32图案化。
如图11中所示，由此在掩模部30中形成被侧壁S2（第二侧壁）围绕的开口P2（第二开口）。
如图12中所示，作为经由开口P2的离子注入J2的结果，在外延衬底90中从表面SO到深度D2（第二深度）形成具有n型（第二导电类型）的n+区124（第二杂质区），深度D2小于深度D 1。如图16中所示，更详细地，侧壁S2（图11）在高度HT内的整个部分S2L相对于表面SO的角度AW为90°±10°且优选地为90°±5°。高度HT等于或大于深度D2。
如上所述，侧壁S2包括相对于表面SO的角度AW为90°±10°的部分。优选地，这个部分的高度不小于0.5μm且不大于2.5μm。
另外，在侧壁S2包括相对于表面SO的角度AW为90°±5°的部分的情况下，优选地，这个部分的高度不小于0.5μm且不大于2.5μm。
优选地，在侧壁S1（图7）的与深度D1（图8）等高的高度内，侧壁S1相对于表面SO的角度为90°±10°并且优选地为90°±5°。
优选地，如图16中所示，离子注入J2（图12）期间的离子束的行进方向IL和表面SO的法向NL之间的角度，即，离子注入角度AI不小于0°且不大于6°。在形成n+区124的步骤中的离子注入角度AI可以不小于3°且不大于6°，并且外延衬底90的表面SO可以是六方晶体的（0-33-8）平面。另外，在形成n+区124的步骤中的离子注入角度AI可以为0°，并且外延衬底90的表面SO可以从六方晶体的{0001}平面倾斜不小于3°且不大于6°的角度，以防止离子注入期间的沟道现象。
如图13中进一步示出的，此后，去除掩模部30和蚀刻停止层50。另外，执行活化退火处理。例如，在氩气气氛中，在1700℃的加热温度下，执行退火30分钟。
如图14中所示，在外延衬底90上形成起到栅绝缘膜作用的氧化膜126。具体来讲，氧化膜126被形成为覆盖击穿电压保持层122、p区123和n+区124。可以通过干法氧化（热氧化）执行形成的步骤。例如，干法氧化中的条件是：加热温度为1200℃并且加热时间段为30分钟。
此后，执行氮化退火步骤。具体来讲，在一氧化氮（NO）气氛中执行退火处理。例如，这个处理中的条件是：加热温度为1100℃并且加热时间段为120分钟。因此，在击穿电压保持层122、p区123和n+区124中的每个与氧化膜126之间的界面附件引入氮原子。注意的是，在使用一氧化氮进行这个退火步骤之后，可以使用作为惰性气体的氩（Ar）气进一步执行退火处理。例如，这个处理中的条件是：加热温度为1100℃并且加热时间段为60分钟。
如图15中所示，如下形成源电极111。
用光刻法，在氧化膜126上形成具有图案的抗蚀剂膜。使用这个抗蚀剂膜作为掩模，蚀刻掉氧化膜126位于n+区124上的部分。因此，在氧化膜126中形成开口。然后，在这个开口中形成导体膜，使导体膜接触n+区124。然后，通过去除抗蚀剂膜，去除（剥离）上述导体膜中已位于抗蚀剂膜上的部分。这个导体膜可以是金属膜，并且例如由镍（Ni）构成。作为这个剥离步骤的结果，形成源电极111。
注意的是，在此优选执行热处理，以便进行合金化。例如，在作为惰性气体的氩（Ar）气的气氛中，在950℃的加热温度下执行热处理2分钟。
再参照图1，在源电极111上形成上源电极127。另外，在氧化膜126上形成栅电极110。此外，在单晶衬底80的后表面（附图中的下表面）上形成漏电极112。
如上所述得到MOSFET 100（图1）。
根据本实施例，如图16中所示，在侧壁S2（图11）的与n+区124的深度D2等高的高度HT内，掩模部30的侧壁S2相对于外延衬底90的表面SO的角度AW为90°±10°。因此，在用于形成n+区124的离子注入期间，在侧壁S2附近，基本上不存在由于侧壁S2的倾斜而导致掩模部30具有小厚度的区域。因此，可以抑制在侧壁S2附近离子经由掩模部30引入到外延衬底90中。因此，n+区124基本上不能形成在被掩模部30覆盖的部分中。因此，可以提高n+区124延伸的精确度。具体来讲，可以提高沟道长度CL（图1）中的精确度。
优选地，在形成n+区124之后，去除掩模部30。因此，可以暴露外延衬底90已被掩模部30覆盖的部分。另外，优选地，在去除掩模部30之后，在外延衬底90上形成氧化膜126（栅绝缘膜）和栅电极110。因此，可以形成由于暴露于用于形成p区123和n+区124的离子注入而导致质量没有变化的栅绝缘膜和栅电极。
优选地，在侧壁S1（图7）的与深度D1等高的高度内，侧壁S 1相对于表面SO的角度为90°±10°。因此，在用于形成p区123的离子注入期间，在侧壁S1附近，基本上不存在由于侧壁S1的倾斜而导致掩模部30具有小厚度的区域。因此，可以抑制在侧壁S1附近离子经由掩模部30引入到外延衬底90中。因此，p区123基本上不能形成在被掩模部30覆盖的部分中。因此，可以提高p区123延伸的精确度。
优选地，如图16中所示，在形成n+区124的步骤中的离子注入角AI不小于0°且不大于6°。因此，与离子注入角较大的情况相比，可以进一步抑制在侧壁S2（图11）附近离子经由掩模部30引入到外延衬底90中。
优选地，如图16中所示，侧壁S2（图11）包括相对于外延衬底90的表面SO的角度AW为90°±10°的部分，并且这个部分的高度不小于0.5μm且不大于2.5μm。当这个高度不小于0.5μm时，可以进一步抑制离子经由掩模部30引入到外延衬底90中。当这个高度不大于2.5μm时，可以抑制由于掩模部30中的应力导致碳化硅衬底发生扭曲。
在形成n+区124的步骤中的离子注入角AI（图16）可以不小于3°且不大于6°，并且外延衬底90的表面SO可以是六方晶体的（0-33-8）平面。当外延衬底90的表面SO是六方晶体的（0-33-8）平面时，可以提高表面SO上载流子的沟道迁移率。另外，当离子注入角AI不小于3°时，可以抑制在外延衬底90中注入的离子出现沟道。
在形成n+区124的步骤中的离子注入角AI（图16）可以为0°，并且外延衬底90的表面SO可以相对于六方晶体的{0001}平面倾斜3°或更大，以防止离子注入期间出现沟道现象。当离子注入角AI为0°时，可以进一步抑制在侧壁S2附近离子经由掩模部30引入到外延衬底90中。
作为图3中步骤的变形形式，可以在用作蚀刻停止层50的钛层和外延衬底90之间设置由氧化硅和多晶硅中的任意一种物质制成的基底层51（图17）。基底层51可以防止外延衬底90受到钛层，也就是金属层的污染。
尽管在本实施例中氮化硅层或钛层作为蚀刻停止层的示例，但蚀刻停止层的构造不限于此。蚀刻停止层可以例如是氮化硅层、多晶硅层、氧化硅层、氮氧化硅层和钛层中的任意一种，或者是由至少包括这些层中的任一层的堆叠制成的层，或由包括这些层中的两层或更多层的堆叠制成的层。蚀刻停止层的厚度的下限优选为10nm，更优选为30nm并且进一步优选为50nm。同时，蚀刻停止层的厚度的上限优选为500nm，更优选为400nm并且进一步优选为300nm。
（第二实施例）
如图18中所示，本实施例中的碳化硅半导体器件是MOSFET 200，并且具体来讲，是垂直型DiMOSFET。MOSFET 200具有替代n+区124（图1）的n+区124a和n+区124b。n+区124a和n+区124b布置在表面SO中，彼此隔开一定距离。n+区124a和n+区124b之间的p区123达到表面SO并且接触源电极111。
现在，将描述制造MOSFET 200的方法。注意的是，在本实施例中还类似地执行直到第一实施例中的制造方法中的图9中的步骤的处理。
如图19中所示，在开口P1中，在间隔层32上形成光致抗蚀剂图案41，使其布置成与侧壁S1隔开一定距离。
如图20中所示，使用光致抗蚀剂图案41作为掩模，通过各向异性蚀刻E2将开口P1中的间隔层32图案化。去除剩余的光致抗蚀剂图案41。
如图21中所示，由于经由开口P2中已去除了间隔层32的部分的离子注入J2，导致形成具有n型（第二导电类型）的n+区（第二杂质区）124a和124b。注意的是，n+区124a和n+区124b的深度均等于n+区124（图16）的深度，并且在本实施例中，同样地，在离子注入J2期间，侧壁S2具有如第一实施例中的部分S2L（图16）。
因为除了以上之外的构造与上述第一实施例中的基本相同，所以相同或对应的元件被分配相同的附图标记，并且将不再重复对其的描述。
根据本实施例，如图18中所示，n+区124a和n+区124b之间的p区123到达表面SO并且接触源电极111。根据这种构造，p区123的电势得以稳定。
另外，独立于将掩模层31图案化（图6），形成用于隔离n+区124a和n+区124b的掩模。因此，将掩模层31图案化的难度没有变高。
（第三实施例）
如图22中所示，本实施例中的MOSFET 300中的外延衬底90具有p+区125（第三杂质区）。p+区125将表面SO和p区123彼此连接。另外，p+区125的杂质浓度高于p区123的杂质浓度。优选地，p+区125被形成为穿过n+区124到达p区123。在n+区124和p+区125上形成源电极111。
如在第一实施例中一样，在表面SO中，p区123形成具有沟道长度CL的沟道区。沟道长度CL优选地不小于0.1μm且不大于1.5μm。
现在，将描述制造MOSFET 300的方法。因为制造方法的前面部分与第一实施例中的第一个步骤至第十二个步骤（图2至图13）基本上相同，所以将不再提供对其的描述。
如图23中所示，在表面SO上形成蚀刻停止层50a。蚀刻停止层50a以类似于上述蚀刻停止层50的方式形成。然后，在蚀刻停止层50a上形成掩模层31a。掩模层31a可以以类似于上述掩模层31的方式形成。
如图24中所示，在掩模层31a中形成开口。从二维视图（从图24中上方的视场）上看，这个开口暴露蚀刻停止层50a的一部分。蚀刻停止层50a通过这个开口暴露的部分被没有通过这个开口暴露的部分围绕。然后，经由这个开口执行注入到外延衬底90中的离子注入J3。
如图25中所示，作为以上离子注入的结果，在外延衬底90中形成p+区125。
如图26中所示，此后，去除掩模层31a和蚀刻停止层50a。另外，执行活化退火处理。例如，在氩气的气氛中，在1700℃的加热温度下，执行退火30分钟。注意的是，通过执行这个退火步骤，可以省略图13中的步骤中的退火。
如图27和图28中的每个所示，执行与图14和图15中的步骤基本相同的步骤。
如上所述得到MOSFET 300（图22）。
根据本实施例，当p区123通过p+区125连接到源电极111时，p区123的电势得以稳定。
尽管在本实施例中的制造方法的前面部分中，执行与第一实施例中的图2至图13中的步骤基本相同的步骤，但替代地可以执行与第二实施例中的图19至图21中的步骤基本相同的步骤。在这种情况下，可以在n+区124a和n+区124b（图21）之间形成p+区125。
在以上的各实施例中，p型和n型可以互换。另外，在以上的各实施例中，尽管采用外延衬底90作为碳化硅衬底，但替代地可以采用碳化硅单晶衬底。
应该理解，本文公开的这些实施例在每个方面都是示例性的并非限制性的。本发明的范围受权利要求书的各项限定，而非受以上描述限定，并且旨在包括落入与权利要求书的各项等价的范围和含义内的任何修改形式。
附图标记列表
30掩模部；31、31a掩模层；32间隔层；40、41光致抗蚀剂图案；50、50a蚀刻停止层；51基底层；80单晶衬底；90外延衬底（碳化硅衬底）；100、200、300MOSFET（碳化硅半导体器件）；110栅电极；111源电极；112漏电极；121缓冲层；122击穿电压保持层；123p区（第一杂质区）；124、124a、124b  n+区（第二杂质区）；125p+区；126氧化膜；127上源电极；AW角度；P1开口（第一开口）；P2开口（第二开口）；SO表面；S 1侧壁（第一侧壁）；和S2侧壁（第二侧壁）。

Claims (15)

1.一种制造碳化硅半导体器件的方法，所述方法包括以下各步骤：
制备具有表面（SO）的碳化硅衬底（90）；
在所述碳化硅衬底的所述表面上，形成蚀刻停止层（50）；
在所述蚀刻停止层上，沉积掩模层（31）；
在所述掩模层中，形成由第一侧壁（S1）围绕的第一开口（P1）；
通过经由所述第一开口进行离子注入，在所述碳化硅衬底中，从所述表面至第一深度（D1）形成具有第一导电类型的第一杂质区（123）；
在所述的形成第一杂质区的步骤之后，通过在上面已设置有所述掩模层的所述蚀刻停止层上沉积间隔层（32），来形成具有所述掩模层和所述间隔层的掩模部（30），所述间隔层覆盖所述第一开口中的所述第一侧壁和所述蚀刻停止层；
通过对所述第一开口中的所述间隔层进行各向异性蚀刻，在所述掩模部中形成由第二侧壁（S2）围绕的第二开口（P2）；以及
通过经由所述第二开口进行离子注入，在所述碳化硅衬底中，从所述表面至第二深度（D2）形成具有第二导电类型的第二杂质区（124），其中，所述第二导电类型不同于所述第一导电类型，所述第二深度小于所述第一深度，并且在所述第二侧壁的与所述第二深度等高的高度内，所述第二侧壁相对于所述表面的角度（AW）为90°±10°。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，还包括在所述的形成第二杂质区的步骤之后去除所述掩模部的步骤。
3.根据权利要求2所述的制造碳化硅半导体器件的方法，还包括在所述的去除所述掩模部的步骤之后在所述碳化硅衬底上形成栅绝缘膜和栅电极的步骤。
4.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述第一侧壁的与所述第一深度等高的高度内，所述第一侧壁相对于所述表面的角度为90°±10°。
5.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述的形成第二杂质区的步骤中的离子注入角（AI）不小于0°且不大于6°。
6.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
所述第二侧壁包括相对于所述表面的角度为90°±10°并且高度不小于0.5μm且不大于2.5μm的部分。
7.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述的形成第二杂质区的步骤中的离子注入角不小于3°且不大于6°，并且
所述碳化硅衬底的表面为六方晶体的（0-33-8）平面。
8.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在所述的形成第二杂质区的步骤中的离子注入角为0°，并且
所述碳化硅衬底的表面相对于六方晶体的{0001}平面倾斜3°或更大的角度，以防止离子注入期间出现沟道现象。
9.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
所述掩模层由氧化硅和多晶硅中的任意一种物质制成。
10.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
所述间隔层由氧化硅和多晶硅中的任意一种物质制成。
11.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
用于所述蚀刻停止层的材料不同于用于所述掩模层的材料。
12.根据权利要求11所述的制造碳化硅半导体器件的方法，其中，
所述蚀刻停止层包括氮化硅层、多晶硅层、氧化硅层、氮氧化硅层和钛层中的至少任意一种。
13.根据权利要求12所述的制造碳化硅半导体器件的方法，其中，
所述蚀刻停止层的厚度不小于10nm且不大于500nm。
14.根据权利要求11所述的制造碳化硅半导体器件的方法，其中，
所述蚀刻停止层包括钛层，并且
在所述蚀刻停止层和所述碳化硅衬底之间进一步设置有由氧化硅和多晶硅中的任意一种物质制成的基底层（51）。
15.根据权利要求1所述的制造碳化硅半导体器件的方法，还包括在所述碳化硅衬底中形成将所述表面和所述第一杂质区彼此连接的第三杂质区（125）的步骤，其中，
所述第三杂质区具有所述第一导电类型，并且所述第三杂质区的杂质浓度高于所述第一杂质区的杂质浓度。
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