KR20130141338A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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히로무 시오미
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스미토모덴키고교가부시키가이샤
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Abstract

마스크층(31)에 형성된 제1 개구부를 경유한 이온 주입에 의해서 제1 불순물 영역(123)이 형성된다. 마스크층(31)이 마련된 에칭 스톱층상에 스페이서층(32)을 퇴적함으로써, 마스크층(31) 및 스페이서층(32)을 갖는 마스크부(30)가 형성된다. 스페이서층(32)을 이방적으로 에칭함으로써, 마스크부(30)에, 제2 측벽에 의해서 둘러싸인 제2 개구부(P2)가 형성된다. 제2 개구부(P2)를 경유한 이온 주입에 의해서 제2 불순물 영역(124)이 형성된다. 제2 측벽은, 제2 깊이(D2)와 동일한 높이(HT)에 걸쳐서, 표면(SO)에 대한 각도(AW)가 90°±10°이다. 이에 따라, 불순물 영역의 확대 정밀도를 높일 수 있다.

Description

탄화규소 반도체 장치의 제조 방법{METHOD OF MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에서는, 반도체 기판에 선택적으로 불순물 영역을 형성하는 공정이 필요하다. 예를 들면 n 채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 제조되는 경우, npn 구조를 얻기 위해서, n 형 반도체 기판상에 부분적으로 p 형 불순물 영역을 형성하고, 또한 이 p 형 불순물 영역상에 부분적으로 n 형 불순물 영역을 형성하는 공정이 종종 행해진다. 즉 서로 확대가 다른 2중의 불순물 영역이 형성된다. 실리콘 기판이 이용되는 경우, 확산에 의해서 불순물 영역의 확대를 조정할 수 있기 때문에, 이것을 이용한 2중 확산법이 널리 이용되고 있다. 한편, 탄화규소 기판이 이용되는 경우, 불순물의 확산 계수가 작기 때문에, 확산에 의해서 불순물 영역의 확대를 조정하는 것은 곤란하다. 즉 이온 주입이 행해진 영역이, 활성화 어닐링을 거쳐서, 거의 그대로 불순물 영역이 된다. 따라서 2중 확산법을 이용할 수 없다. 이 때문에, 예를 들면 일본국 특허 공개 평성6-151860호 공보(특허문헌 1)에 따르면, 단부면에 경사면을 갖는 게이트 전극을 마스크로서 이용하여 이온 주입이 행해진다. 이온 주입에서의 불순물 이온의 비정(飛程:이동 거리)을 가속 전압에 의해 제어할 수 있는 것을 이용하여, 원하는 불순물 영역이 형성된다.
특허문헌 1 : 일본국 특허 공개 평성6-151860호 공보
상기 방법에서는, 불순물 영역의 확대가, 게이트 전극의 경사면의 형성 정밀도에 크게 의존한다. 이 때문에 불순물 영역의 확대 오차가 커져 버린다.
본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 불순물 영역의 확대의 정밀도를 높일 수 있는, 탄화규소 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 탄화규소 반도체 장치의 제조 방법에 따르면, 이하의 공정이 행해진다.
표면을 갖는 탄화규소 기판이 준비된다. 탄화규소 기판의 표면상에 에칭 스톱층이 형성된다. 에칭 스톱층상에 마스크층이 퇴적된다. 마스크층에, 제1 측벽에 의해서 둘러싸인 제1 개구부가 형성된다. 제1 개구부를 경유한 이온 주입에 의해서, 탄화규소 기판 내에 표면으로부터 제1 깊이까지, 제1 도전형을 갖는 제1 불순물 영역이 형성된다. 제1 불순물 영역을 형성하는 공정 후에, 마스크층이 마련된 에칭 스톱층상에 스페이서층을 퇴적함으로써, 마스크층 및 스페이서층을 갖는 마스크부가 형성된다. 스페이서층은 제1 개구부내에서 제1 측벽 및 에칭 스톱층을 덮는다. 제1 개구부내의 스페이서층을 이방적으로 에칭함으로써, 마스크부에, 제2 측벽에 의해서 둘러싸인 제2 개구부가 형성된다. 제2 개구부를 경유한 이온 주입에 의해서, 탄화규소 기판 내에 표면으로부터 제1 깊이보다 작은 제2 깊이까지, 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물 영역이 형성된다. 제2 측벽은, 제2 깊이와 동일한 높이에 걸쳐서, 표면에 대한 각도가 90°±10°이다. 또「90°±10°」란, 80°이상 100°이하를 의미한다.
상기 제조 방법에 따르면, 마스크부의 제2 측벽은, 제2 불순물 영역의 제2 깊이와 동일한 높이에 걸쳐서, 탄화규소 기판의 표면에 대한 각도가 90°±10°, 즉 대략 수직이다. 이에 따라, 제2 불순물 영역의 형성을 위한 이온 주입 시에, 제2 측벽 근방에서 제2 측벽의 경사 때문에 마스크부의 두께가 얇아지는 영역이 거의 없어진다. 따라서 제2 측벽 근방에서의 마스크부를 경유한 탄화규소 기판 내로의 이온의 침입을 억제할 수 있다. 이에 따라, 마스크부에 의해서 피복된 부분에 불순물 영역이 거의 형성되지 않도록 할 수 있다. 따라서 제2 불순물 영역의 확대의 정밀도를 높일 수 있다.
바람직하게는, 제2 불순물 영역이 형성된 후에 마스크부가 제거된다. 이에 따라, 탄화규소 기판 중 마스크부에 의해서 덮여져 있었던 부분을 노출시킬 수 있다. 더욱 바람직하게는, 마스크부가 제거된 후에, 탄화규소 기판상에 게이트 절연막 및 게이트 전극이 형성된다. 이에 따라, 제1 및 제2 불순물 영역의 형성을 위한 이온 주입에 노출되는 것으로 인한 변질이 없는 게이트 절연막 및 게이트 전극을 형성할 수 있다.
바람직하게는, 제1 측벽은 제1 깊이와 동일한 높이에 걸쳐서, 표면에 대한 각도가 90°±10°이다. 이에 따라, 제1 불순물 영역의 형성을 위한 이온 주입 시에, 제1 측벽 근방에서 제1 측벽의 경사 때문에 마스크부의 두께가 얇아지는 영역이 거의 없어진다. 따라서 제1 측벽 근방에서의 마스크부를 경유한 탄화규소 기판 내로의 이온의 침입을 억제할 수 있다. 이에 따라, 마스크부에 의해서 피복된 부분에 불순물 영역이 거의 형성되지 않도록 할 수 있다. 따라서 제1 불순물 영역의 확대 정밀도를 높일 수 있다.
바람직하게는, 제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도는, 0° 이상 6°이하이다. 즉 이온 주입은 탄화규소 기판의 표면에 대하여 대략 수직으로 행해진다. 이에 따라, 이온 주입 각도가 보다 큰 경우에 비하여, 제2 측벽 근방에서의 마스크부를 경유한 탄화규소 기판 내로의 이온의 침입을 보다 억제할 수 있다.
바람직하게는, 제2 측벽은, 탄화규소 기판의 표면에 대한 각도가 90°±10° 인 부분을 포함하고, 이 부분의 높이는 0.5㎛ 이상 2.5㎛ 이하이다. 이 높이가 0.5㎛ 이상인 것에 의해서, 마스크부를 경유한 탄화규소 기판 내로의 이온의 침입을 보다 억제할 수 있다. 이 높이가 2.5㎛ 이하인 것에 의해서, 보다 얇은 마스크부를 이용할 수 있기 때문에, 마스크부의 응력에 기인한 탄화규소 기판의 휘어짐을 억제할 수 있다.
제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도가 3°이상 6°이하이며, 탄화규소 기판의 표면이 육방정의 (0-33-8)면이더라도 좋다. 탄화규소 기판의 표면이 육방정의 (0-33-8)면인 것에 의해서, 표면에서의 캐리어의 채널 이동도를 높일 수 있다. 또한 이온 주입 각도가 3°이상인 것에 의해서, 주입된 이온의 탄화규소 기판 내에서의 채널링을 억제할 수 있다.
제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도가 0°이며, 탄화규소 기판의 표면이, 이온 주입에서의 채널링 현상을 방지하도록 육방정의 {0001}면으로부터 3°이상 경사져 있더라도 좋다. 이온 주입 각도가 0°인 것에 의해서, 제2 측벽 근방에서의 마스크부를 경유한 탄화규소 기판 내로의 이온의 침입을 보다 억제할 수 있다.
바람직하게는 마스크층은, 산화규소 및 폴리실리콘 중 어느 하나로 만들어져 있다. 바람직하게는 스페이서층은, 산화규소 및 폴리실리콘 중 어느 하나로 만들어져 있다.
바람직하게는 에칭 스톱층의 재료는 상기 마스크층의 재료와 다르다. 보다 바람직하게는, 에칭 스톱층은, 질화규소층, 폴리실리콘층, 산화규소층, 질화산화규소층, 및 티탄층 중 적어도 어느 하나를 포함한다. 더욱 바람직하게는 에칭 스톱층의 두께는 10nm 이상 500nm 이하이다. 상기 에칭 스톱층이 티탄층을 포함하는 경우, 바람직하게는 에칭 스톱층으로서의 티탄층과 탄화규소 기판 사이에, 산화규소 및 폴리실리콘 중 어느 하나로 만들어진 하지층(下地層)이 마련된다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 따르면, 불순물 영역의 확대 정밀도를 높일 수 있다.
도 1은 본 발명의 실시예 1에서의 탄화규소 반도체 장치의 구성을 개략적으로 도시하는 일부 단면도이다.
도 2는 도 1의 탄화규소 반도체 장치의 제조 방법의 제1 공정을 개략적으로 도시하는 일부 단면도이다.
도 3은 도 1의 탄화규소 반도체 장치의 제조 방법의 제2 공정을 개략적으로 도시하는 일부 단면도이다.
도 4는 도 1의 탄화규소 반도체 장치의 제조 방법의 제3 공정을 개략적으로 도시하는 일부 단면도이다.
도 5는 도 1의 탄화규소 반도체 장치의 제조 방법의 제4 공정을 개략적으로 도시하는 일부 단면도이다.
도 6은 도 1의 탄화규소 반도체 장치의 제조 방법의 제5 공정을 개략적으로 도시하는 일부 단면도이다.
도 7은 도 1의 탄화규소 반도체 장치의 제조 방법의 제6 공정을 개략적으로 도시하는 일부 단면도이다.
도 8은 도 1의 탄화규소 반도체 장치의 제조 방법의 제7 공정을 개략적으로 도시하는 일부 단면도이다.
도 9는 도 1의 탄화규소 반도체 장치의 제조 방법의 제8 공정을 개략적으로 도시하는 일부 단면도이다.
도 10은 도 1의 탄화규소 반도체 장치의 제조 방법의 제9 공정을 개략적으로 도시하는 일부 단면도이다.
도 11은 도 1의 탄화규소 반도체 장치의 제조 방법의 제10 공정을 개략적으로 도시하는 일부 단면도이다.
도 12는 도 1의 탄화규소 반도체 장치의 제조 방법의 제11 공정을 개략적으로 도시하는 일부 단면도이다.
도 13은 도 1의 탄화규소 반도체 장치의 제조 방법의 제12 공정을 개략적으로 도시하는 일부 단면도이다.
도 14는 도 1의 탄화규소 반도체 장치의 제조 방법의 제13 공정을 개략적으로 도시하는 일부 단면도이다.
도 15는 도 1의 탄화규소 반도체 장치의 제조 방법의 제14 공정을 개략적으로 도시하는 일부 단면도이다.
도 16은 도 12의 일부 확대도이다.
도 17은 도 3의 공정의 변형예를 개략적으로 도시하는 부분 단면도이다.
도 18은 본 발명의 실시예 2에서의 탄화규소 반도체 장치의 구성을 개략적으로 도시하는 부분 단면도이다.
도 19는 본 발명의 실시예 2에서의 탄화규소 반도체 장치의 제조 방법의 제1 공정을 개략적으로 도시하는 부분 단면도이다.
도 20은 본 발명의 실시예 2에서의 탄화규소 반도체 장치의 제조 방법의 제2 공정을 개략적으로 도시하는 부분 단면도이다.
도 21은 본 발명의 실시예 2에서의 탄화규소 반도체 장치의 제조 방법의 제3 공정을 개략적으로 도시하는 부분 단면도이다.
도 22는 본 발명의 실시예 3에서의 탄화규소 반도체 장치의 구성을 개략적으로 도시하는 일부 단면도이다.
도 23은 도 22의 탄화규소 반도체 장치의 제조 방법의 제13 공정을 개략적으로 도시하는 일부 단면도이다.
도 24는 도 22의 탄화규소 반도체 장치의 제조 방법의 제14 공정을 개략적으로 도시하는 일부 단면도이다.
도 25는 도 22의 탄화규소 반도체 장치의 제조 방법의 제15 공정을 개략적으로 도시하는 일부 단면도이다.
도 26은 도 22의 탄화규소 반도체 장치의 제조 방법의 제16 공정을 개략적으로 도시하는 일부 단면도이다.
도 27은 도 22의 탄화규소 반도체 장치의 제조 방법의 제17 공정을 개략적으로 도시하는 일부 단면도이다.
도 28은 도 22의 탄화규소 반도체 장치의 제조 방법의 제18 공정을 개략적으로 도시하는 일부 단면도이다.
이하, 도면에 기초하여 본 발명의 실시예를 설명한다.
(실시예 1)
도 1에 도시한 바와 같이, 본 실시예의 탄화규소 반도체 장치는, MOSFET(100)이며, 구체적으로는 세로형 DiMOSFET(Double Implanted MOSFET)이다. MOSFET(100)는, 에피택셜 기판(90), 산화막(126), 소스 전극(111), 상부 소스 전극(127), 게이트 전극(110), 및 드레인 전극(112)을 갖는다. 에피택셜 기판(90)은, 단결정 기판(80), 버퍼층(121), 내압 유지층(122), p 영역(123), 및 n+ 영역(124)을 갖는다. MOSFET(100)의 평면 형상(도 1의 위에서 본 형상)은, 예를 들면 2 mm 이상의 길이의 변으로 이루어지는 직사각형 또는 정사각형이다.
단결정 기판(80) 및 버퍼층(121)은 n 형의 도전형을 갖는다. 단결정 기판(80)은, 바람직하게는 탄화규소로 만들어져 있다. 버퍼층(121)에서의 n 형의 도전성 불순물의 농도는, 예를 들면 5×1017cm-3이다. 또한 버퍼층(121)의 두께는, 예를 들면 0.5㎛이다.
내압 유지층(122)은 버퍼층(121)상에 형성되어 있고, 도전형이 n 형인 탄화규소로 이루어진다. 예를 들면, 내압 유지층(122)의 두께는 10㎛이며, 그 n 형의 도전성 불순물의 농도는 5×1015cm-3이다.
에피택셜 기판(90)의 표면(SO)에는, 도전형이 p 형인 복수의 p 영역(123)이 서로 간격을 두고 형성되어 있다. 또한 표면(SO)에는, 각 p 영역(123)의 내부에 위치하도록 n+ 영역(124)이 형성되어 있다. 표면(SO)상에 있어서 p 영역(123)은, n+ 영역(124) 및 내압 유지층(122) 사이에 끼워지고, 또한 산화막(126)을 통해 게이트 전극(110)으로 덮힌 채널 영역을 갖는다. 채널 영역은 채널 길이(CL)를 갖는다.
표면(SO)에 있어서 복수의 p 영역(123) 사이에서 노출되는 내압 유지층(122)상에는 산화막(126)이 형성되어 있다. 구체적으로는, 산화막(126)은 한쪽의 p 영역(123)에서의 n+ 영역(124)상에서, p 영역(123), 2개의 p 영역(123) 사이에서 노출되는 내압 유지층(122), 다른 쪽의 p 영역(123) 및 그 다른 쪽의 p 영역(123)에서의 n+ 영역(124) 위로까지 연장되도록 형성되어 있다. 산화막(126) 상에는 게이트 전극(110)이 형성되어 있다. 따라서 산화막(126) 중 그 상부에 게이트 전극(110)이 형성된 부분은 게이트 절연막으로서의 기능을 갖는다. 또한, n+ 영역(124)상에는 소스 전극(111)이 형성되어 있다. 소스 전극(111)의 일부는 p 영역(123)에 접하더라도 좋다. 소스 전극(111)상에는 상부 소스 전극(127)이 형성되어 있다.
다음으로 MOSFET(100)의 제조 방법에 관해서 설명한다.
도 2에 도시한 바와 같이, 표면(SO)을 갖는 에피택셜 기판(90)(탄화규소 기판)이 준비된다. 구체적으로는, 단결정 기판(80)의 주면상에 버퍼층(121)이 형성되고, 버퍼층(121)상에 내압 유지층(122)이 형성된다. 버퍼층(121)은, 도전형이 n 형인 탄화규소로 이루어지고, 그 두께는, 예를 들면 0.5㎛가 된다. 또한 버퍼층(121)에서의 도전형 불순물의 농도는, 예를 들면 5×1017cm-3가 된다. 내압 유지층(122)의 두께는, 예를 들면 10㎛가 된다. 또한 내압 유지층(122)에서의 n 형의 도전성 불순물의 농도는, 예를 들면 5×1015cm-3가 된다.
도 3에 도시한 바와 같이, 에피택셜 기판(90)의 표면(SO)상에 에칭 스톱층(50)이 형성된다. 바람직하게는, 에칭 스톱층(50)의 재료는, 후술하는 마스크층(31)(도 4)의 재료와 다르다. 바람직하게는 에칭 스톱층(50)은 질화규소층 또는 티탄층이다. 티탄층의 두께는, 예를 들면 50nm 이상 200nm 이하이다.
도 4에 도시한 바와 같이, 에칭 스톱층(50)상에 마스크층(31)이 퇴적된다. 바람직하게는 마스크층(31)은, 산화규소 및 폴리실리콘 중 어느 하나로 만들어진다.
도 5에 도시한 바와 같이, 마스크층(31)상에 포토레지스트 패턴(40)이 형성된다.
도 6에 도시한 바와 같이, 포토레지스트 패턴(40)을 마스크로 한 이방성 에칭(E1)에 의해, 마스크층(31)이 패터닝된다. 잔류한 포토레지스트 패턴(40)이 제거된다.
도 7에 도시한 바와 같이, 상기 에칭에 의해서 마스크층(31)에, 측벽(S1)(제1 측벽)에 의해서 둘러싸인 개구부(P1)(제1 개구부)가 형성된다.
도 8에 도시한 바와 같이, 개구부(P1)를 경유한 이온 주입(J1)에 의해서, 에피택셜 기판(90) 내에 표면(SO)으로부터 깊이 D1(제1 깊이)까지, p 형(제1 도전형)을 갖는 p 영역(123)(제1 불순물 영역)이 형성된다.
도 9에 도시한 바와 같이, 그 후, 마스크층(31)이 마련된 에칭 스톱층(50)상에 스페이서층(32)을 퇴적함으로써, 마스크층(31) 및 스페이서층(32)을 갖는 마스크부(30)가 형성된다. 스페이서층(32)은 개구부(P1)내에서 측벽(S1) 및 에칭 스톱층(50)을 덮는다. 바람직하게는 스페이서층(32)은, 산화규소 및 폴리실리콘 중 어느 하나로 만들어진다.
도 10에 도시한 바와 같이, 개구부(P1)내의 스페이서층(32)이 이방성 에칭(E 2)에 의해 패터닝된다.
도 11에 도시한 바와 같이, 이에 따라 마스크부(30)에, 측벽(S2)(제2 측벽)에 의해서 둘러싸인 개구부(P2)(제2 개구부)가 형성된다.
도 12에 도시한 바와 같이, 개구부(P2)를 경유한 이온 주입(J2)에 의해서, 에피택셜 기판(90) 내에 표면(SO)으로부터 깊이 D1 보다 작은 깊이 D2(제2 깊이)까지, n 형(제2 도전형)을 갖는 n+ 영역(124)(제2 불순물 영역)이 형성된다. 도 16에 더 자세히 도시한 바와 같이, 측벽(S2)(도 11) 중, 높이(HT)에 미치는 부분(S2L)의 전체는, 표면(SO)에 대한 각도(AW)가 90°±10°이며, 바람직하게는 90°±5°이다. 높이(HT)는 깊이 D2와 동일하거나 또는 그 이상이다.
전술한 바와 같이 측벽(S2)은, 표면(SO)에 대한 각도(AW)가 90°±10°인 부분을 포함한다. 이 부분의 높이는, 바람직하게는 0.5㎛ 이상 2.5㎛ 이하이다.
또한 표면(SO)에 대한 각도(AW)가 90°±5°인 부분을 측벽(S2)이 포함하는 경우, 이 부분의 높이는, 바람직하게는 0.5㎛ 이상 2.5㎛ 이하이다.
바람직하게는, 측벽(S1)(도 7)은, 깊이 D1(도 8)과 동일한 높이에 걸쳐서, 표면(SO)에 대한 각도가 90°±10°이며, 바람직하게는 90°±5°이다.
바람직하게는, 도 16에 도시한 바와 같이 이온 주입(J2)(도 12)에서의 이온 빔의 진행 방향 IL과, 표면(SO)의 법선 NL과의 각도, 즉 이온 주입 각도 AI는, 0°이상 6°이하이다. n+ 영역(124)을 형성하는 공정에서의 이온 주입 각도 AI가 3°이상 6°이하이며, 또한, 에피택셜 기판(90)의 표면(SO)이 육방정의 (0-33-8)면이더라도 좋다. 또한 n+ 영역(124)을 형성하는 공정에서의 이온 주입 각도 AI가 0°이며, 또한, 에피택셜 기판(90)의 표면(SO)이, 이온 주입에서의 채널링 현상을 방지하도록 육방정의 {0001}면으로부터 3°이상 6°이하 경사져 있더라도 좋다.
또한 도 13에 도시한 바와 같이, 그 후, 마스크부(30) 및 에칭 스톱층(50)이 제거된다. 또한 활성화 어닐링 처리가 행해진다. 예를 들면, 아르곤 분위기 내, 가열 온도 1700℃로 30분간의 어닐링이 행해진다.
도 14에 도시한 바와 같이, 에피택셜 기판(90)상에, 게이트 절연막으로서의 기능을 갖게 되는 산화막(126)이 형성된다. 구체적으로는, 내압 유지층(122)과, p 영역(123)과, n+ 영역(124)의 위를 덮도록, 산화막(126)이 형성된다. 이 형성은 드라이 산화(열산화)에 의해 행해지더라도 좋다. 드라이 산화의 조건은, 예를 들면 가열 온도가 1200℃이며, 또한 가열 시간이 30분이다.
그 후, 질화 어닐링 공정이 행해진다. 구체적으로는, 일산화질소(NO) 분위기내에서의 어닐링 처리가 행해진다. 이 처리의 조건은, 예를 들면 가열 온도가 1100℃ 이며, 가열 시간이 120분이다. 그 결과, 내압 유지층(122), p 영역(123), 및 n+ 영역(124)의 각각과, 산화막(126)과의 계면 근방에, 질소 원자가 도입된다. 또 이 일산화질소를 이용한 어닐링 공정 후, 추가로 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링 처리가 행하여지더라도 좋다. 이 처리의 조건은, 예를 들면, 가열 온도가 1100℃이며, 가열 시간이 60분이다.
도 15에 도시한 바와 같이, 소스 전극(111)이 이하와 같이 형성된다.
산화막(126)상에, 포토리소그래피법을 이용하여, 패턴을 갖는 레지스트막이 형성된다. 이 레지스트막을 마스크로서 이용하여, 산화막(126) 중 n+ 영역(124)상에 위치하는 부분이 에칭에 의해 제거된다. 이에 따라 산화막(126)에 개구부가 형성된다. 다음으로, 이 개구부에서 n+ 영역(124)과 접촉하도록 도체막이 형성된다. 다음으로 레지스트막을 제거함으로써, 상기 도체막 중 레지스트막상에 위치해 있던 부분의 제거(리프트오프)가 행하여진다. 이 도체막은, 금속막이더라도 좋고, 예를 들면 니켈(Ni)로 이루어진다. 이 리프트오프의 결과, 소스 전극(111)이 형성된다.
또, 여기서 얼로이화를 위한 열처리가 행해지는 것이 바람직하다. 예를 들면, 불활성 가스인 아르곤(Ar) 가스의 분위기 내, 가열 온도 950℃로 2분의 열처리가 행해진다.
다시 도 1을 참조하여, 소스 전극(111)상에 상부 소스 전극(127)이 형성된다. 또한, 산화막(126)상에 게이트 전극(110)이 형성된다. 또한, 단결정 기판(80)의 이면(도면 중, 하면)상에 드레인 전극(112)이 형성된다.
이상에 의해 MOSFET(100)(도 1)를 얻을 수 있다.
본 실시예에 따르면, 도 16에 도시한 바와 같이, 마스크부(30)의 측벽(S2)(도 11)은, n+ 영역(124)의 깊이 D2와 동일한 높이(HT)에 걸쳐서, 에피택셜 기판(90)의 표면(SO)에 대한 각도 AW가 90°±10°이다. 이에 따라, n+ 영역(124)을 형성하기 위한 이온 주입 시에, 측벽(S2) 근방에서 측벽(S2)의 경사 때문에 마스크부(30)의 두께가 얇아지는 영역이 거의 없어진다. 따라서 측벽(S2) 근방에서의 마스크부(30)를 경유한 에피택셜 기판(90) 내로의 이온의 침입을 억제할 수 있다. 이에 따라, 마스크부(30)에 의해서 피복된 부분에 n+ 영역(124)이 거의 형성되지 않도록 할 수 있다. 따라서 n+ 영역(124)의 확대 정밀도를 높일 수 있다. 특히, 채널 길이(CL)(도 1)의 정밀도를 높일 수 있다.
바람직하게는, n+ 영역(124)이 형성된 후에 마스크부(30)가 제거된다. 이에 따라, 에피택셜 기판(90) 중 마스크부(30)에 의해서 덮여져 있던 부분을 노출시킬 수 있다. 더욱 바람직하게는, 마스크부(30)가 제거된 후에, 에피택셜 기판(90)상에 산화막(126)(게이트 절연막) 및 게이트 전극(110)이 형성된다. 이에 따라, p 영역(123) 및 n+ 영역(124)의 형성을 위한 이온 주입에 노출되는 것으로 인한 변질이 없는 게이트 절연막 및 게이트 전극을 형성할 수 있다.
바람직하게는, 측벽(S1)(도 7)은, 깊이 D1과 동일한 높이에 걸쳐서, 표면(SO)에 대한 각도가 90°±10°이다. 이에 따라, p 영역(123)의 형성을 위한 이온 주입 시에, 측벽(S1) 근방에서 측벽(S1)의 경사 때문에 마스크부(30)의 두께가 얇아지는 영역이 거의 없어진다. 따라서 측벽(S1) 근방에서의 마스크부(30)를 경유한 에피택셜 기판(90) 내로의 이온의 침입을 억제할 수 있다. 이에 따라, 마스크부(30)에 의해서 피복된 부분에 p 영역(123)이 거의 형성되지 않도록 할 수 있다. 따라서 p 영역(123)의 확대 정밀도를 높일 수 있다.
바람직하게는, 도 16에 도시한 바와 같이, n+ 영역(124)을 형성하는 공정에서의 이온 주입 각도 AI는, 0°이상 6°이하이다. 이에 따라, 이온 주입 각도가 보다 큰 경우에 비하여, 측벽(S2)(도 11) 근방에서의 마스크부(30)를 경유한 에피택셜 기판(90) 내로의 이온의 침입을 보다 억제할 수 있다.
바람직하게는, 측벽(S2)(도 11)은, 도 16에 도시한 바와 같이, 에피택셜 기판(90)의 표면(SO)에 대한 각도 AW가 90°±10°인 부분을 포함하고, 이 부분의 높이는 0.5㎛ 이상 2.5㎛ 이하이다. 이 높이가 0.5㎛ 이상인 것에 의해서, 마스크부(30)를 경유한 에피택셜 기판(90) 내로의 이온의 침입을 보다 억제할 수 있다. 이 높이가 2.5㎛ 이하인 것에 의해서, 마스크부(30)의 응력에 기인한 탄화규소 기판의 휘어짐을 억제할 수 있다.
n+ 영역(124)을 형성하는 공정에서의 이온 주입 각도 AI(도 16)가 3°이상 6°이하이며, 에피택셜 기판(90)의 표면(SO)이 육방정의 (0-33-8)면이더라도 좋다. 에피택셜 기판(90)의 표면(SO)이 육방정의 (0-33-8)면인 것에 의해서, 표면(SO)에서의 캐리어의 채널 이동도를 높일 수 있다. 또한 이온 주입 각도 AI가 3°이상인 것에 의해서, 주입된 이온의 에피택셜 기판(90) 내에서의 채널링을 억제할 수 있다.
n+ 영역(124)을 형성하는 공정에서의 이온 주입 각도 AI(도 16)가 0°이며, 에피택셜 기판(90)의 표면(SO)이, 이온 주입에서의 채널링 현상을 방지하도록 육방정의 {0001}면으로부터 3°이상 경사져 있더라도 좋다. 이온 주입 각도 AI가 0°인 것에 의해서, 측벽(S2) 근방에서의 마스크부(30)를 경유한 에피택셜 기판(90) 내로의 이온의 침입을 보다 억제할 수 있다.
또 도 3의 공정의 변형예로서, 에칭 스톱층(50)으로서의 티탄층과 에피택셜 기판(90) 사이에, 산화규소 및 폴리실리콘 중 어느 하나로 만들어진 하지층(51)(도 17)이 마련되더라도 좋다. 하지층(51)에 의해, 티탄층, 즉 금속층에 의한 에피택셜 기판(90)의 오염을 방지할 수 있다.
또한 본 실시예에 있어서 에칭 스톱층으로서 질화규소층 또는 티탄층이 예시되어 있지만, 에칭 스톱층의 구성은 이것으로 한정되지 않는다. 에칭 스톱층은, 예를 들면, 질화규소층, 폴리실리콘층, 산화규소층, 질화산화규소층, 및 티탄층의 어느 것이라도 좋고, 이들 층 중 적어도 어느 하나를 포함하는 적층체로 만들어진 층이더라도 좋고, 이들 층 중 2개 이상을 포함하는 적층체로 만들어진 층이더라도 좋다. 에칭 스톱층의 두께의 하한은, 바람직하게는 10nm이며, 보다 바람직하게는 30nm이며, 더욱 바람직하게는 50nm이다. 또한 에칭 스톱층의 두께의 상한은, 바람직하게는 500nm이며, 보다 바람직하게는 400nm이며, 더욱 바람직하게는 300nm이다.
(실시예 2)
도 18에 도시한 바와 같이, 본 실시예의 탄화규소 반도체 장치는, MOSFET(200)이며, 구체적으로는, 세로형 DiMOSFET이다. MOSFET(200)는 n+ 영역(124)(도 1)을 대신해서 n+ 영역(124a) 및 n+ 영역(124b)을 갖는다. n+ 영역(124a) 및 n+ 영역(124b)은, 표면(SO)상에 있어서 서로 간격을 두고 배치되어 있다. n+ 영역(124a) 및 n+ 영역(124b) 사이의 p 영역(123)은, 표면(SO)에 도달하고 있고, 또한 소스 전극(111)에 접하고 있다.
다음으로 MOSFET(200)의 제조 방법에 관해서 설명한다. 또 실시예 1에서의 제조 방법 중 도 9의 공정까지는, 본 실시예에 있어서도 마찬가지로 행해진다.
도 19에 도시한 바와 같이, 개구부(P1)내에서, 측벽(S1)으로부터 떨어져 배치되도록 스페이서층(32)상에 포토레지스트 패턴(41)이 형성된다.
도 20에 도시한 바와 같이, 개구부(P1)내의 스페이서층(32)이, 포토레지스트 패턴(41)을 마스크로서 이용하여, 이방성 에칭(E2)에 의해 패터닝된다. 잔류한 포토레지스트 패턴(41)이 제거된다.
도 21에 도시한 바와 같이, 개구부(P2) 중 스페이서층(32)이 제거되어 있는 부분을 경유한 이온 주입(J2)에 의해서, n 형(제2 도전형)을 갖는 n+ 영역(제2 불순물 영역)(124a 및 124b)이 형성된다. 또 n+ 영역(124a 및 124b)의 각각의 깊이는 n+ 영역(124)(도 16)의 깊이 D2와 동일하고, 또한 본 실시예에 있어서도 이온 주입(J2) 시에 실시예 1과 마찬가지로 측벽(S2)은 부분 S2L(도 16)을 갖는다.
또, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명은 반복하지 않는다.
본 실시예에 따르면, 도 18에 도시한 바와 같이, n+ 영역(124a) 및 n+ 영역(124b) 사이의 p 영역(123)은, 표면(SO)에 도달하고 있고, 또한 소스 전극(111)에 접하고 있다. 이 구성에 의해, p 영역(123)의 전위가 안정화된다.
또한 n+ 영역(124a) 및 n+ 영역(124b)을 분리하기 위한 마스크는, 마스크층(31)의 패터닝(도 6)과는 독립적으로 형성된다. 따라서 마스크층(31)의 패터닝의 난이도가 높아지는 일은 없다.
(실시예 3)
도 22에 도시한 바와 같이, 본 실시예의 MOSFET(300)의 에피택셜 기판(90)은 p+ 영역(125)(제3 불순물 영역)을 갖는다. p+ 영역(125)은, 표면(SO)과 p 영역(123)을 연결하고 있다. 또한 p+ 영역(125)의 불순물 농도는, p 영역(123)의 불순물 농도보다 높다. 바람직하게는 p+ 영역(125)은, n+ 영역(124)을 관통하여 p 영역(123)에 이르도록 형성되어 있다. 소스 전극(111)은, n+ 영역(124) 및 p+ 영역(125)상에 형성되어 있다.
실시예 1과 같이, 표면(SO)상에 있어서 p 영역(123)은, 채널 길이(CL)를 갖는 채널 영역을 이루고 있다. 채널 길이(CL)는 바람직하게는 0.1㎛ 이상 1.5㎛ 이하이다.
다음으로 MOSFET(300)의 제조 방법에 관해서 설명한다. 또 제조 방법의 전반(前半)은, 실시예 1의 제1∼제12 공정(도 2∼도 13)과 거의 마찬가지이기 때문에, 그 설명을 생략한다.
도 23에 도시한 바와 같이, 표면(SO)상에, 에칭 스톱층(50a)이 형성된다. 에칭 스톱층(50a)의 형성은, 전술한 에칭 스톱층(50)과 마찬가지로 형성될 수 있다. 다음으로 에칭 스톱층(50a)상에 마스크층(31a)이 형성된다. 마스크층(31a)은, 전술한마스크층(31)과 마찬가지로 형성될 수 있다.
도 24에 도시한 바와 같이, 마스크층(31a)에 개구부가 형성된다. 이 개구부는, 평면에서 보아(도 24의 위쪽으로부터의 시야) 에칭 스톱층(50a)의 일부를 노출하고 있다. 에칭 스톱층(50a) 중 이 개구부에 의해서 노출된 부분은, 이 개구부에 의해서 노출되어 있지 않은 부분에 둘러싸여 있다. 다음으로, 이 개구부를 경유한 이온 주입(J3)이 에피택셜 기판(90) 내로 행해진다.
도 25에 도시한 바와 같이, 상기 이온 주입에 의해서 에피택셜 기판(90) 내에 p+ 영역(125)이 형성된다.
도 26에 도시한 바와 같이, 그 후, 마스크층(31a) 및 에칭 스톱층(50a)이 제거된다. 또한 활성화 어닐링 처리가 행해진다. 예를 들면, 아르곤 분위기 내, 가열 온도 1700℃로 30분간의 어닐링이 행해진다. 또 이 어닐링 공정이 행해짐으로써 도 13의 공정에서의 어닐링은 생략될 수 있다.
도 27 및 도 28의 각각에 도시한 바와 같이, 도 14 및 도 15의 공정과 거의 같은 공정이 행해진다.
이상에 의해 MOSFET(300)(도 22)를 얻을 수 있다.
본 실시예에 따르면, p 영역(123)이 p+ 영역(125)에 의해서 소스 전극(111)에 접속됨으로써, p 영역(123)의 전위가 안정화된다.
또 본 실시예의 제조 방법의 전반에 있어서는, 실시예 1의 도 2∼도 13의 공정과 거의 같은 공정이 행해졌지만, 대신해서, 실시예 2의 도 19∼도 21의 공정과 거의 같은 공정이 행해지더라도 좋다. 이 경우는, n+ 영역(124a 및 124b)(도 21)의 사이에 p+ 영역(125)이 형성될 수 있다.
상기 각 실시예에 있어서, p 형과 n 형이 교체되더라도 좋다. 또한 상기 각 실시예에 있어서는 탄화규소 기판으로서 에피택셜 기판(90)이 이용되지만, 대신해서, 탄화규소 단결정 기판이 이용되더라도 좋다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각할 수 있다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 의해서 표시되고, 청구범위와 균등한 의미, 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.
30 : 마스크부 31, 31a : 마스크층
32 : 스페이서층 40, 41 : 포토레지스트 패턴
50, 50a : 에칭 스톱층 51 : 하지층
80 : 단결정 기판 90 : 에피택셜 기판(탄화규소 기판)
100, 200, 300 : MOSFET(탄화규소 반도체 장치)
110 : 게이트 전극 111 : 소스 전극
112 : 드레인 전극 121 : 버퍼층
122 : 내압 유지층 123 : p 영역(제1 불순물 영역)
124, 124a, 124b : n+ 영역(제2 불순물 영역)
125 : p+ 영역 126 : 산화막
127 : 상부 소스 전극 AW : 각도
P1 : 개구부(제1 개구부) P2 : 개구부(제2 개구부)
SO : 표면 S1 : 측벽(제1 측벽)
S2 : 측벽(제2 측벽)

Claims (15)

  1. 표면(SO)을 갖는 탄화규소 기판(90)을 준비하는 공정과,
    상기 탄화규소 기판의 상기 표면상에 에칭 스톱층(50)을 형성하는 공정과,
    상기 에칭 스톱층상에 마스크층(31)을 퇴적하는 공정과,
    상기 마스크층에, 제1 측벽(S1)에 의해서 둘러싸인 제1 개구부(P1)를 형성하는 공정과,
    상기 제1 개구부를 경유한 이온 주입에 의해서, 상기 탄화규소 기판 내에 상기 표면으로부터 제1 깊이(D1)까지, 제1 도전형을 갖는 제1 불순물 영역(123)을 형성하는 공정과,
    상기 제1 불순물 영역을 형성하는 공정 후에, 상기 마스크층이 마련된 상기 에칭 스톱층상에 스페이서층(32)을 퇴적함으로써, 상기 마스크층 및 상기 스페이서층을 갖는 마스크부(30)를 형성하는 공정을 포함하고,
    상기 스페이서층은 상기 제1 개구부내에서 상기 제1 측벽 및 상기 에칭 스톱층을 덮고,
    상기 제1 개구부내의 상기 스페이서층을 이방적으로 에칭함으로써, 상기 마스크부에, 제2 측벽(S2)에 의해서 둘러싸인 제2 개구부(P2)를 형성하는 공정과,
    상기 제2 개구부를 경유한 이온 주입에 의해서, 상기 탄화규소 기판 내에 상기 표면으로부터 상기 제1 깊이보다 작은 제2 깊이(D2)까지, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 불순물 영역(124)을 형성하는 공정을 더 포함하고,
    상기 제2 측벽은, 상기 제2 깊이와 동일한 높이에 걸쳐서, 상기 표면에 대한 각도(AW)가 90°±10°인 것인 탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 불순물 영역을 형성하는 공정 후에, 상기 마스크부를 제거하는 공정을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 마스크부를 제거하는 공정 후에, 상기 탄화규소 기판상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 측벽은, 상기 제1 깊이와 동일한 높이에 걸쳐서, 상기 표면에 대한 각도가 90°± 10°인 것인 탄화규소 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도(AI)는, 0°이상 6°이하인 것인 탄화규소 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 측벽은, 상기 표면에 대한 각도가 90°±10° 인 부분을 포함하고, 상기 부분의 높이는 0.5㎛ 이상 2.5㎛ 이하인 것인 탄화규소 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도는 3°이상 6°이하이며,
    상기 탄화규소 기판의 표면은, 육방정(六方晶)의 (0-33-8)면인 것인 탄화규소 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제2 불순물 영역을 형성하는 공정에서의 이온 주입 각도는 0°이며,
    상기 탄화규소 기판의 표면은, 이온 주입에서의 채널링 현상을 방지하도록 육방정의 {0001}면으로부터 3°이상 경사져 있는 것인 탄화규소 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 마스크층은 산화규소 및 폴리실리콘 중 어느 하나로 만들어져 있는 것인 탄화규소 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 스페이서층은 산화규소 및 폴리실리콘 중 어느 하나로 만들어져 있는 것인 탄화규소 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 에칭 스톱층의 재료는 상기 마스크층의 재료와 다른 것인 탄화규소 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 에칭 스톱층은, 질화규소층, 폴리실리콘층, 산화규소층, 질화산화규소층, 및 티탄층 중 어느 하나 이상을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 에칭 스톱층의 두께는 10nm 이상 500nm 이하인 것인 탄화규소 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 에칭 스톱층은 티탄층을 포함하고,
    상기 에칭 스톱층과 상기 탄화규소 기판 사이에, 산화규소 및 폴리실리콘 중 어느 하나로 만들어진 하지층(51)을 더 구비하는 탄화규소 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 탄화규소 기판 내에 있어서 상기 표면과 상기 제1 불순물 영역을 연결하는 제3 불순물 영역(125)을 형성하는 공정을 더 포함하고,
    상기 제3 불순물 영역은, 상기 제1 도전형을 가지며, 상기 제1 불순물 영역의 불순물 농도보다 높은 불순물 농도를 갖는 것인 탄화규소 반도체 장치의 제조 방법.
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