KR20130139738A - 탄화규소 반도체 장치의 제조방법 - Google Patents

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스미토모덴키고교가부시키가이샤
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Abstract

CF4, C2F6, C3F8 및 SF6으로 이루어진 군에서 선택된 적어도 1종의 불소 화합물 가스와, 산소 가스를 포함하는 가스를 이용한 에칭에 의해 산화규소막(31)의 일부를 제거하여 산화규소막(31)의 마스크 패턴을 형성하는 공정을 포함하는 탄화규소 반도체 장치(100)의 제조방법이다.

Description

탄화규소 반도체 장치의 제조방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조에서는, 반도체 기판에 선택적으로 불순물 영역을 형성하는 공정이 필요하다. 예를 들어 n채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 제조되는 경우, npn 구조를 얻기 위해, n형 반도체 기판 상에 부분적으로 p형 영역을 형성하고, 그리고 이 p형 영역에 부분적으로 n+형 영역을 형성하는 공정이 종종 행해진다. 즉, 서로 퍼짐(spreading)이 다른 이중의 불순물 영역이 형성된다.
반도체 기판으로서 실리콘 기판이 이용되는 경우, 불순물의 확산에 의해 불순물 영역의 퍼짐을 조정할 수 있기 때문에, 이것을 이용한 이중 확산법이 널리 이용되고 있다.
한편, 반도체 기판으로서 탄화규소 기판이 이용되는 경우, 불순물의 확산 계수가 작기 때문에, 불순물의 확산에 의해 불순물 영역의 퍼짐을 조정하는 것은 어렵다. 즉, 이온 주입이 행해진 영역이, 활성화 어닐링을 거쳐, 거의 그대로 불순물 영역이 된다. 그 때문에, 이중 확산법을 이용할 수 없다.
따라서, 예를 들어 일본 특허 공개 제2008-147576호 공보(특허문헌 1)에서는, 이하와 같은 방법이 개시되어 있다. 즉, 우선, 탄화규소 기판 상에 텅스텐으로 이루어진 이온 주입 마스크를 형성한다. 그리고, 탄화규소 기판에 n형 불순물의 이온 주입을 행한 후에, 이온 주입 마스크의 일부를 에칭하여 탄화규소 기판의 노출 영역을 확대하고, 그 후, p형 불순물의 이온 주입을 행하고 있다. 이 방법에 의하면, 셀프 얼라인먼트에 의해, 서로 퍼짐이 다른 이중 불순물 영역의 위치 관계의 변동을 저감할 수 있기 때문에, 반도체 장치의 특성의 변동을 저감할 수 있게 되어 있다.
일본 특허 공개 제2008-147576호 공보
그러나, 특허문헌 1에 개시된 방법에서는, 이온 주입 마스크에 내부 응력이 큰 텅스텐을 이용하고 있기 때문에, 텅스텐으로 이루어진 이온 주입 마스크와 탄화규소 기판의 내부 응력차에 기인하여, 탄화규소 기판에 휘어짐이 생기는 경우가 있다. 특히, 최근 탄화규소 기판의 면적이 커짐에 따라, 탄화규소 기판에 휘어짐이 생기는 경향이 커진다고 생각된다.
그 때문에, 특허문헌 1에 개시된 방법에서는, 텅스텐으로 이루어진 이온 주입 마스크의 일부를 에칭하여 탄화규소 기판의 노출 영역을 확대할 때 에칭폭을 균일하게 제어하는 것이 어렵기 때문에, 불순물 영역의 퍼짐의 정밀도가 낮아진다고 하는 문제가 있었다.
상기 사정을 감안하여, 본 발명의 목적은, 불순물 영역의 퍼짐의 정밀도를 높일 수 있는 탄화규소 반도체 장치의 제조방법을 제공하는 것에 있다.
본 발명은, 탄화규소 기판을 준비하는 공정과, 탄화규소 기판 상에 산화규소막을 형성하는 공정과, CHF3을 포함하는 제1 가스를 이용한 제1 에칭에 의해 산화규소막의 일부를 제거하여 산화규소막의 제1 마스크 패턴을 형성하는 공정과, 제1 마스크 패턴을 갖는 산화규소막을 구비한 탄화규소 기판에 제1 이온을 이온 주입함으로써 제1 도전형을 갖는 제1 불순물 영역을 형성하는 공정과, CF4, C2F6, C3F8 및 SF6으로 이루어진 군에서 선택된 적어도 1종의 불소 화합물 가스와, 산소 가스를 포함하는 제2 가스를 이용한 제2 에칭에 의해 산화규소막의 일부를 제거하여 산화규소막의 제2 마스크 패턴을 형성하는 공정과, 제2 마스크 패턴을 갖는 산화규소막을 구비한 탄화규소 기판에 제2 이온을 이온 주입함으로써 제1 도전형과는 상이한 제2 도전형을 갖는 제2 불순물 영역을 형성하는 공정을 포함하는 탄화규소 반도체 장치의 제조방법이다.
여기서, 본 발명의 탄화규소 반도체 장치의 제조방법에서는, 제2 가스에서 차지하는 산소 가스의 비율이 30 체적% 이상인 것이 바람직하다.
또, 본 발명의 탄화규소 반도체 장치의 제조방법에서는, 제2 에칭에서의 에칭 선택비가 0.5 이상 2 이하인 것이 바람직하다.
또, 본 발명의 탄화규소 반도체 장치의 제조방법에서, 산화규소막을 형성하는 공정은, 탄화규소 기판 상에 에칭 스톱층을 형성하는 공정과, 에칭 스톱층 상에 산화규소막을 형성하는 공정을 포함하는 것이 바람직하다.
또, 본 발명의 탄화규소 반도체 장치의 제조방법에서, 에칭 스톱층은, 니켈, 알루미늄 및 티탄으로 이루어진 군에서 선택된 적어도 1종의 금속을 포함하는 것이 바람직하다.
또, 본 발명의 탄화규소 반도체 장치의 제조방법에서, 에칭 스톱층은, 탄화규소 기판측으로부터, 티탄으로 이루어진 제1층, 니켈 또는 알루미늄으로 이루어진 제2층 및 티탄으로 이루어진 제3층이 이 순으로 적층된 적층체로 이루어진 것이 바람직하다.
본 발명에 의하면, 불순물 영역의 퍼짐의 정밀도를 높일 수 있는 탄화규소 반도체 장치의 제조방법을 제공할 수 있다.
도 1은 본 실시형태의 탄화규소 반도체 장치의 제조방법에 의해 제조되는 탄화규소 반도체 장치의 일례의 모식적인 단면도이다.
도 2는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 일부에 관해 도해하는 모식적인 단면도이다.
도 3은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 4는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 5는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 6은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 7은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 8은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 9는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 10은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 11은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 12는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 13은 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
도 14는 도 1에 나타내는 탄화규소 반도체 장치의 제조방법의 일례의 제조 공정의 다른 일부에 관해 도해하는 모식적인 단면도이다.
이하, 본 발명의 실시형태에 관해 설명한다. 본 발명의 도면에서, 동일한 참조 부호는 동일 부분 또는 상당 부분을 나타내는 것으로 한다.
도 1에, 본 실시형태의 탄화규소 반도체 장치의 제조방법에 의해 제조되는 탄화규소 반도체 장치의 일례의 모식적인 단면도를 나타낸다.
도 1에 나타낸 바와 같이, 본 실시형태의 탄화규소 반도체 장치는 MOSFET(100)이며, 구체적으로는 종형 DiMOSFET(Double Implanted MOSFET)이다.
MOSFET(100)는, 에피택셜 기판(90)과, 에피택셜 기판(90)의 표면에 형성된 p 영역(123)(깊이(D1)) 및 n+ 영역(124)(깊이(D2))과, 에피택셜 기판(90)의 표면 상에 형성된 소스 전극(111) 및 산화막(126)과, 소스 전극(111) 상에 형성된 상부 소스 전극(127)과, 산화막(126) 상에 형성된 게이트 전극(110)과, 에피택셜 기판(90)의 이면에 형성된 드레인 전극(112)을 갖고 있다.
에피택셜 기판(90)은, 단결정 기판(80)과, 단결정 기판(80) 상에 적층된 버퍼층(121)과, 버퍼층(121) 상에 형성된 내압 유지층(122)과, 내압 유지층(122)의 표면에 형성된 p 영역(123)과, p 영역(123) 내에 형성된 n+ 영역(124)을 갖고 있다. MOSFET(100)의 평면형상(도 1의 상방향에서 본 형상)은, 예를 들어 2 mm 이상의 길이의 변으로 이루어진 장방형 또는 정방형으로 할 수 있다.
단결정 기판(80) 및 버퍼층(121)은 각각, n형의 도전형을 갖는 탄화규소인 것이 바람직하다. 버퍼층(121)에서의 n형 불순물의 농도는 예를 들어 5×1017 cm-3으로 할 수 있다. 또, 버퍼층(121)의 두께는, 예를 들어 0.5 ㎛ 정도로 할 수 있다.
내압 유지층(122)은, 도전형이 n형인 탄화규소인 것이 바람직하다. 내압 유지층(122)에서의 n형 불순물의 농도는, 예를 들어 5×1015 cm-3으로 할 수 있다. 또, 버퍼층(121)의 두께는, 예를 들어 10 ㎛ 정도로 할 수 있다.
에피택셜 기판(90)의 표면(S0)에는, 도전형이 p형인 복수의 p 영역(123)이 서로 간격을 두고 형성되어 있다. 또, 표면(S0)에는, 각 p 영역(123)의 내부에 위치하도록 n+ 영역(124)이 형성되어 있다. 표면(S0) 상에서 p 영역(123)은, 내압 유지층(122)과 n+ 영역(124) 사이에 끼워져, 산화막(126)을 개재하여 게이트 전극(110)으로 덮힌 채널 영역을 갖는다. 채널 영역은 채널 길이(CL)를 갖는다.
표면(S0)에서, 복수의 p 영역(123)의 사이에서 노출된 내압 유지층(122) 상에 산화막(126)이 형성되어 있다. 여기서, 산화막(126)은, 2개의 인접하는 p 영역(123) 중 한쪽 p 영역(123) 내의 n+ 영역(124) 상으로부터, 상기 p 영역(123) 상, 인접하는 p 영역(123)의 사이에서 노출된 내압 유지층(122) 상, 다른쪽 p 영역(123) 상, 및 상기 다른쪽의 p 영역(123) 내의 n+ 영역(124) 상으로까지 연장되도록 형성되어 있다.
산화막(126) 상에는 게이트 전극(110)이 형성되어 있지만, 산화막(126) 중 산화막(126)의 상부에 게이트 전극(110)이 형성되어 있는 부분은 게이트 절연막으로서의 기능을 갖는다.
n+ 영역(124) 상에는 소스 전극(111)이 형성되어 있지만, 소스 전극(111)의 일부는 p 영역(123)에 접해 있어도 좋다. 소스 전극(111) 상에는 상부 소스 전극(127)이 형성되어 있다.
이하, 도 2∼도 14의 모식적 단면도를 참조하여, 도 1에 나타내는 MOSFET(100)의 제조방법의 일례에 관해 설명한다.
우선, 도 2에 나타낸 바와 같이, 표면(S0)을 갖는 에피택셜 기판(90)(탄화규소 기판)을 준비한다. 여기서, 에피택셜 기판(90)은, 예를 들어, 단결정 기판(80)의 표면 상에, 버퍼층(121) 및 내압 유지층(122)을 이 순서로 CVD(Chemical Vapor Deposition)법 등에 의해 에피택셜 성장시킴으로써 형성할 수 있다.
다음으로, 도 3에 나타낸 바와 같이, 에피택셜 기판(90)의 표면(S0) 상에 에칭 스톱층(50)을 형성한다. 에칭 스톱층(50)은, 에피택셜 기판(90)측으로부터, 제1층(51), 제2층(52) 및 제3층(53)이 이 순으로 적층된 적층체로 형성되어 있다.
여기서, 제1층(51)은 티탄층으로 이루어진 것이 바람직하고, 제2층(52)은 니켈층 또는 알루미늄층으로 이루어진 것이 바람직하고, 제3층(53)은 티탄층으로 이루어진 것이 바람직하다. 이 경우에는, 티탄층으로 이루어진 제1층(51)에 의해 에피택셜 기판(90)과의 접합을 견고한 것으로 할 수 있는 경향이 있다. 또, 니켈층 또는 알루미늄층으로 이루어진 제2층(52)에 의해 후술하는 에칭을 유효하게 정지시킬 수 있는 경향이 있다. 또한, 티탄층으로 이루어진 제3층(53)에 의해 후술하는 산화규소막과의 접합을 견고한 것으로 할 수 있는 경향이 있다.
제1층(51), 제2층(52) 및 제3층(53)의 두께는 각각, 예를 들어 20 nm 정도로 할 수 있다.
에칭 스톱층(50)의 구성은, 후술하는 에칭을 에칭 스톱층(50)에서 정지시킬 수 있는 것이라면 특별히 한정되지 않지만, 니켈, 알루미늄 및 티탄으로 이루어진 군에서 선택된 적어도 1종의 금속을 포함하는 것이 바람직하고, 에피택셜 기판(90)측으로부터, 티탄층으로 이루어진 제1층(51), 니켈층 또는 알루미늄층으로 이루어진 제2층(52), 및 티탄층으로 이루어진 제3층(53)이 이 순으로 적층된 적층체로 구성되어 있는 것이 특히 바람직하다.
다음으로, 도 4에 나타낸 바와 같이, 에칭 스톱층(50)의 표면 상에 산화규소막(31)을 형성한다. 여기서, 산화규소막(31)은, 예를 들어 CVD법에 의해 에칭 스톱층(50)의 표면 상에 퇴적할 수 있다.
산화규소막(31)의 두께는, 0.5 ㎛ 이상 3 ㎛ 이하인 것이 바람직하고, 1 ㎛ 이상 2.5 ㎛ 이하인 것이 보다 바람직하다. 산화규소막(31)의 두께가 0.5 ㎛ 이상 3 ㎛ 이하인 경우, 특히 1 ㎛ 이상 2.5 ㎛ 이하인 경우에는, 이후의 공정인 이온 주입에서 충분한 이온 주입 저지능을 얻을 수 있기에 충분한 두께이고, 막이 지나치게 두껍지 않은 것에 의해 산화규소막(31)의 막응력에 기인한 휘어짐이 억제되고, 나아가 에칭 공정에서의 애스펙트비를 작게 유지함으로써 가공이 용이해지는 경향이 있다.
다음으로, 도 5에 나타낸 바와 같이, 산화규소막(31)의 표면 상에 포토레지스트 패턴(40)을 형성한다. 여기서, 포토레지스트 패턴(40)은, 후술하는 산화규소막(31)의 제1 마스크 패턴의 개구부에 대응하는 위치에 개구부를 갖도록 형성된다. 포토레지스트 패턴(40)은, 예를 들어, 산화규소막(31)의 표면의 전면에 포토레지스트를 도포한 후에 개구부에 대응하는 부분 이외의 부분을 경화하여, 개구부에 대응하는 미경화 부분을 제거하는 것 등에 의해 형성할 수 있다.
다음으로, 도 6에 나타낸 바와 같이, 포토레지스트 패턴(40)을 마스크로 한 제1 에칭(E1)에 의해 산화규소막(31)의 일부를 제거한다. 이에 따라, 포토레지스트 패턴(40)의 개구부에서 노출되어 있는 산화규소막(31)의 부분이 제거된다.
여기서, 제1 에칭(E1)으로는, CHF3을 포함하는 제1 가스를 이용한 이방성 드라이 에칭이 행해진다. 이에 따라, 포토레지스트 패턴(40)의 개구부에서 노출되어 있는 산화규소막(31)의 부분이 그 두께 방향(세로 방향)으로 에칭되어 에칭 스톱층(50)의 표면이 노출된다.
다음으로, 도 7에 나타낸 바와 같이, 산화규소막(31) 상에 남아 있는 포토레지스트 패턴(40)을 제거한다. 이에 따라, 산화규소막(31)은, 측벽(S1)과, 측벽(S1)에 의해 둘러싸인 개구부(P1)를 구비한 제1 마스크 패턴을 갖게 된다.
다음으로, 도 8에 나타낸 바와 같이, 제1 마스크 패턴을 갖는 산화규소막(31)을 구비한 에피택셜 기판(90)에 n형 불순물의 이온의 이온 주입(J1)에 의해 n형의 도전형을 갖는 n+ 영역(124)을 형성한다.
여기서, 이온 주입(J1)은, 예를 들어, 산화규소막(31)의 제1 마스크 패턴의 개구부(P1)로부터 에칭 스톱층(50)을 통해서 에피택셜 기판(90)에 n형 불순물의 이온을 이온 주입함으로써 행할 수 있다. 이에 따라, 산화규소막(31)의 제1 마스크 패턴의 개구부(P1)의 아래쪽에 위치하는 에피택셜 기판(90)의 부분에, 에피택셜 기판(90)의 표면(S0)으로부터 깊이 D2의 n+ 영역(124)을 형성할 수 있다. n형 불순물로는, 예를 들어 인 등을 이용할 수 있다.
다음으로, 도 9에 나타낸 바와 같이, 제2 에칭(E2)에 의해 제1 마스크 패턴을 갖는 산화규소막(31)의 일부를 제거한다. 이에 따라, 예를 들어 도 10에 나타낸 바와 같이, 산화규소막(31)은, 측벽(S2)과, 측벽(S2)에 의해 둘러싸인 개구부(P2)를 구비한 제2 마스크 패턴을 갖게 된다.
여기서, 제2 에칭(E2)으로는, CF4, C2F6, C3F8 및 SF6으로 이루어진 군에서 선택된 적어도 1종의 불소 화합물 가스와, 산소 가스를 포함하는 제2 가스를 이용한 등방성 드라이 에칭이 행해진다. 이에 따라, 산화규소막(31)의 일부가 그 두께 방향(세로 방향)과 함께 폭방향(가로 방향)으로도 에칭되어 에칭 스톱층(50)의 표면의 노출 영역이 확대된다. 즉, 제2 에칭(E2)에 의해, 제2 마스크 패턴의 측벽(S2)의 높이는, 제1 마스크 패턴의 측벽(S1)의 높이보다 낮아지고, 제2 마스크 패턴의 개구부(P2)의 폭은, 제1 마스크 패턴의 개구부(P1)의 폭보다 좁아진다. 제2 가스에는, 상기 불소 화합물 가스와 산소 가스 이외의 예를 들어 아르곤 가스 등의 가스가 포함되어 있어도 좋다.
제2 에칭(E2)에서는, 제2 가스에서 차지하는 산소 가스의 비율이 30 체적% 이상인 것이 바람직하고, 50 체적% 이상인 것이 보다 바람직하고, 70 체적% 이상인 것이 더욱 바람직하다. 제2 가스에서 차지하는 산소 가스의 비율이, 30 체적% 이상, 50 체적% 이상 및 70 체적% 이상으로 증가함에 따라서 에칭 선택비((단위시간당 가로 방향 에칭량)/(단위시간당 세로 방향 에칭량))를 크게 할 수 있는 경향이 있기 때문에, 산화규소막(31)의 두께(측벽의 높이)의 저하를 억제하면서 개구부의 폭을 넓힐 수 있는 경향이 있다. 또, 제2 에칭(E2)을 효율적으로 행하는 관점에서는, 제2 가스에서 차지하는 산소 가스의 비율은 80 체적% 이하인 것이 바람직하다.
제2 에칭(E2)에서의 에칭 선택비는, 0.5 이상 2 이하인 것이 바람직하고, 1 이상 2 이하인 것이 보다 바람직하다. 제2 에칭(E2)에서의 에칭 선택비가 0.5 이상 2 이하인 경우, 특히 1 이상 2 이하인 경우에는, 산화규소막(31)의 두께의 저하를 억제하면서, 산화규소막(31)의 개구부의 폭을 넓힐 수 있는 경향이 더욱 커진다.
다음으로, 도 11에 나타낸 바와 같이, 제2 마스크 패턴을 갖는 산화규소막(31)을 구비한 에피택셜 기판(90)에 p형 불순물의 이온의 이온 주입(J2)에 의해 p형의 도전형을 갖는 p 영역(123)을 형성한다.
여기서, 이온 주입(J2)은, 예를 들어, 산화규소막(31)의 제2 마스크 패턴의 개구부(P2)로부터 에칭 스톱층(50)을 통해서 에피택셜 기판(90)에 p형 불순물의 이온을 이온 주입함으로써 행할 수 있다. 이에 따라, 산화규소막(31)의 제2 마스크 패턴의 개구부(P2)의 아래쪽에 위치하는 에피택셜 기판(90)의 부분에, 에피택셜 기판(90)의 표면(S0)으로부터 깊이 D1의 p 영역(123)을 형성할 수 있다. p형 불순물로는, 예를 들어 알루미늄 등을 이용할 수 있다.
다음으로, 도 12에 나타낸 바와 같이, 에피택셜 기판(90)의 표면(S0) 상의 에칭 스톱층(50) 및 산화규소막(31)을 제거한다. 이에 따라, 에피택셜 기판(90)의 표면(S0)에 p 영역(123)과 n+ 영역(124)이 노출되게 된다.
여기서, 에칭 스톱층(50) 및 산화규소막(31)의 제거는, 예를 들어 플루오르화수소산을 이용하여 에칭함으로써 행할 수 있다.
그 후, 에피택셜 기판(90)의 표면(S0)의 p 영역(123) 및 n+ 영역(124)의 활성화 어닐링 처리가 행해진다. 활성화 어닐링 처리는, 예를 들어, 에피택셜 기판(90)을 아르곤 분위기 중에서 1700℃에서 30분간 가열하는 것 등에 의해 행할 수 있다.
다음으로, 도 13에 나타낸 바와 같이, 에피택셜 기판(90)의 표면(S0) 상에 산화막(126)을 형성한다. 여기서, 산화막(126)은, 예를 들어 드라이 산화(열산화)에 의해, 에피택셜 기판(90)의 표면(S0)에 노출되어 있는 내압 유지층(122), p 영역(123) 및 n+ 영역(124)을 덮도록 하여 형성할 수 있다. 드라이 산화는, 예를 들어, 에피택셜 기판(90)을 1200℃에서 30분간 가열하는 것 등에 의해 행할 수 있다.
다음으로, 도 14에 나타낸 바와 같이, 에피택셜 기판(90)의 표면(S0) 상에 소스 전극(111)을 형성하고, 에피택셜 기판(90)의 이면에 드레인 전극(112)을 형성한다.
여기서, 소스 전극(111)은, 예를 들어 이하와 같이 하여 형성할 수 있다. 즉, 우선, 산화막(126)의 표면 상에, 소스 전극(111)의 형성 부분에 대응하는 개소에 개구부를 갖는 포토레지스트 패턴을 형성한다. 그리고, 이 포토레지스트 패턴을 마스크로 하여 산화막(126)의 일부를 제거하여 개구부를 형성한다. 그 후, 산화막(126)의 개구부에서 노출되어 있는 n+ 영역(124)과 접촉하여 포토레지스트 패턴을 덮도록 도전막을 형성하고, 리프트오프에 의해 포토레지스트 패턴을 제거한다. 이에 따라, 에피택셜 기판(90)의 표면(S0)에 잔존하는 도전막이 n+ 영역(124)과 접촉하는 소스 전극(111)이 된다. 도전막으로는, 예를 들어 니켈(Ni) 등의 금속막을 이용할 수 있다.
소스 전극(111)의 형성 후에는, 얼로이화를 위한 열처리를 행하는 것이 바람직하다. 여기서, 얼로이화를 위한 열처리는, 예를 들어 소스 전극(111)의 형성 후의 에피택셜 기판(90)을 아르곤 분위기 중에서 950℃에서 2분간 가열하는 것 등에 의해 행할 수 있다.
또, 드레인 전극(112)은, 예를 들어 니켈을 스퍼터링함으로써 형성할 수 있다.
그 후, 도 1에 나타낸 바와 같이, 소스 전극(111)의 표면 상에 상부 소스 전극(127)을 형성하고, 산화막(126)의 표면 상에 게이트 전극(110)을 형성한다. 이상에 의해, 도 1에 나타내는 MOSFET(100)를 제조할 수 있다.
상부 소스 전극(127)은, 예를 들어 니켈을 스퍼터링함으로써 형성할 수 있다. 또, 게이트 전극(110)은, 예를 들어 다결정 실리콘을 CVD법을 이용하여 성막함으로써 형성할 수 있다.
이상과 같이, 본 실시형태의 탄화규소 반도체 장치의 제조방법에서는, 이온 주입 마스크에 산화규소막을 이용함으로써, 내부 응력이 큰 텅스텐을 이용하지 않더라도, 셀프 얼라인먼트에 의해 서로 퍼짐이 다른 이중의 불순물 영역을 불순물 영역의 퍼짐의 정밀도를 높여 형성할 수 있다.
종래, 탄화규소 기판을 이용한 반도체 장치의 제조에서는, 산화규소막을 이온 주입 마스크로서 이용한 셀프 얼라인먼트에 의해, 서로 퍼짐이 다른 이중의 불순물 영역을 형성하는 것은 매우 어려웠다. 그 이유로는, 산화규소막은, 가로 방향의 에칭이 어렵고, 에칭 선택비가 작아져 버리기 때문에, 제2 이온의 이온 주입을 위한 제2 마스크 패턴을 형성하는 것이 어렵기 때문이다. 이에 따라, 종래에는, 셀프 얼라인먼트에 의해 서로 퍼짐이 다른 이중의 불순물 영역을 형성하는 경우의 이온 주입 마스크로는 에칭 선택비가 비교적 큰 텅스텐이 이용되었다.
그러나, 본 발명자가 예의 검토한 결과, CF4, C2F6, C3F8 및 SF6으로 이루어진 군에서 선택된 적어도 1종의 불소 화합물 가스와 함께, 산소 가스를 포함하는 가스를 이용함으로써, 산화규소막의 에칭 선택비를 크게 할 수 있다는 것을 발견하여, 본 발명을 완성한 것이다.
본 실시형태와 같이, 이온 주입 마스크에 산화규소막을 이용함으로써 이온 주입 마스크에 텅스텐을 이용한 경우와 같은 탄화규소 기판의 휘어짐의 발생의 문제를 생기지 않도록 할 수 있다. 그 때문에, 본 실시형태의 탄화규소 반도체 장치의 제조방법에 의하면, 셀프 얼라인먼트에 의해 서로 퍼짐이 다른 이중의 불순물 영역의 퍼짐의 정밀도를 높일 수 있다.
또, 본 실시형태의 탄화규소 반도체 장치의 제조방법에 의하면, 이온 주입 마스크에 산화규소막을 이용함으로써, 이온 주입 마스크에 텅스텐을 이용한 경우와 같은 탄화규소 기판의 금속 오염 등의 문제의 발생도 저감할 수 있다.
상기 실시형태에서, p형과 n형의 도전형이 교체되어도 좋다. 또, 상기 실시형태에서는 탄화규소 기판으로서 에피택셜 기판(90)을 이용한 경우에 관해 설명했지만, 에피택셜 기판(90) 대신에, 탄화규소 단결정 기판 등을 이용해도 좋다.
실시예
<실험예 1>
n형의 탄화규소 단결정으로 이루어진 단결정 기판 상에, 두께 0.5 ㎛의 n형의 탄화규소막(n형 불순물 농도 : 5×1017 cm-3)으로 이루어진 버퍼층과, 두께 10 ㎛의 n형의 탄화규소막(n형 불순물 농도 : 5×1015 cm-3)으로 이루어진 내압 유지층을 이 순서로, 각각 CVD법에 의해 에피택셜 성장시킴으로써, 단결정 기판과 버퍼층과 내압 유지층의 적층체로 이루어진 에피택셜 기판을 제작했다.
다음으로, 에피택셜 기판의 내압 유지층의 표면 상에, 두께 20 nm의 티탄막으로 이루어진 제1층과, 두께 20 nm의 니켈막으로 이루어진 제2층과, 두께 20 nm의 티탄막으로 이루어진 제3층을, 이 순서로 각각 스퍼터링법에 의해 형성하여, 제1층과 제2층과 제3층의 적층체로 이루어진 에칭 스톱층을 형성했다.
다음으로, 에칭 스톱층의 제3층의 표면 상에, 두께 2.5 ㎛의 SiO2막으로 이루어진 산화규소막을 CVD법에 의해 형성했다.
다음으로, 산화규소막의 표면 상에 포토레지스트 패턴을 형성한 후에, 포토레지스트 패턴을 마스크로 하여 CHF3 가스를 제1 가스로서 이용한 이방성 드라이 에칭에 의해 산화규소막의 일부를 그 두께 방향으로 제거했다. 그 후, 포토레지스트 패턴을 제거함으로써, 산화규소막에 제1 마스크 패턴을 형성했다.
다음으로, 제1 마스크 패턴을 갖는 산화규소막을 구비한 에피택셜 기판에 에칭 스톱층을 통해서 인 이온을 이온 주입함으로써, 산화규소막의 개구부의 하측의 에피택셜 기판의 표면 영역에 n+ 영역을 형성했다.
상기와 같이 하여 n+ 영역을 형성한 상태의 에피택셜 기판을 5개 준비하고, 각각 시료 No.1∼No.5로 했다.
다음으로, 시료 No.1∼No.5의 각각의 에피택셜 기판의 표면 상의 산화규소막에 관해서, 표 1에 나타내는 제2 가스 조성(체적비)의 제2 가스를 이용하여 등방성 드라이 에칭을 소정 시간 행함으로써 산화규소막의 일부를 두께 방향(세로 방향) 및 폭방향(가로 방향)으로 제거했다.
그리고, 상기 등방성 드라이 에칭에 의한 단위시간당 가로 방향 에칭량과 세로 방향 에칭량을 산출하여, 시료 No.1∼No.5의 에피택셜 기판의 표면 상의 산화규소막의 각각의 에칭 선택비((단위시간당 가로 방향 에칭량)/(단위시간당 세로 방향 에칭량))를 구했다. 그 결과를 표 1에 나타낸다.
Figure pct00001
표 1에 나타낸 바와 같이, 제2 가스로서 SF6과 O2의 혼합 가스를 이용한 시료 No.1∼No.4의 산화규소막의 에칭 선택비는, 제2 가스로서 SF6만을 이용한 시료 No.5의 산화규소막의 에칭 선택비보다 커지는 것이 확인되었다. 이것은, 시료 No.5의 산화규소막의 가로 방향 에칭과 비교하여, 시료 No.1∼No.4의 산화규소막의 가로 방향 에칭이 진행하기 쉬운 것을 나타내고 있다.
또, 표 1에 나타낸 바와 같이, 실험예 1에서는, 제2 가스에서 차지하는 O2의 비율이 증대됨에 따라서, 산화규소막의 에칭 선택비가 증대되는 것이 확인되었다.
<실험예 2>
실험예 1과 동일하게 하여 n+ 영역을 형성한 상태의 에피택셜 기판을 5개 준비하여, 각각 시료 No.6∼No.10으로 했다.
다음으로, 시료 No.6∼No.10의 각각의 에피택셜 기판의 표면 상의 산화규소막에 관해, 표 2에 나타내는 제2 가스 조성(체적비)의 제2 가스를 이용하여 등방성 드라이 에칭을 소정 시간 행함으로써 산화규소막의 일부를 두께 방향(세로 방향) 및 폭방향(가로 방향)으로 제거했다.
그리고, 상기 등방성 드라이 에칭에 의한 단위시간당 가로 방향 에칭량과 세로 방향 에칭량을 산출하여, 시료 No.6∼No.10의 에피택셜 기판의 표면 상의 산화규소막의 각각의 에칭 선택비((단위시간당 가로 방향 에칭량)/(단위시간당 세로 방향 에칭량))를 구했다. 그 결과를 표 2에 나타낸다.
Figure pct00002
표 2에 나타낸 바와 같이, 제2 가스로서 CF4와 O2의 혼합 가스를 이용한 시료 No.6∼No.10의 산화규소막의 에칭 선택비는, 제2 가스로서 CF4만을 이용한 시료 No.10의 산화규소막의 에칭 선택비보다 커지는 것이 확인되었다. 이것은, No.10의 산화규소막의 가로 방향 에칭과 비교하고, 시료 No.6∼No.9의 산화규소막의 가로 방향 에칭이 진행하기 쉬운 것을 나타내고 있다.
또, 표 2에 나타낸 바와 같이, 실험예 2에서도, 제2 가스에서 차지하는 O2의 비율이 증대됨에 따라서, 산화규소막의 에칭 선택비가 증대되는 것이 확인되었다.
<실험예 3>
실험예 1 및 실험예 2와 동일하게 하여 n+ 영역을 형성한 상태의 에피택셜 기판을 2개 준비하여, 각각 시료 No.11 및 No.12로 했다.
다음으로, 시료 No.11 및 No.12의 각각의 에피택셜 기판의 표면 상의 산화규소막에 관해, 표 3에 나타내는 제2 가스 조성(체적비)의 제2 가스를 이용하여 등방성 드라이 에칭을 소정 시간 행함으로써 산화규소막의 일부를 두께 방향(세로 방향) 및 폭방향(가로 방향)으로 제거했다.
그리고, 상기 등방성 드라이 에칭에 의한 단위시간당 가로 방향 에칭량과 세로 방향 에칭량을 산출하여, 시료 No.11 및 No.12의 에피택셜 기판의 표면 상의 산화규소막의 각각의 에칭 선택비((단위시간당 가로 방향 에칭량)/(단위시간당 세로 방향 에칭량))를 구했다. 그 결과를 표 3에 나타낸다.
Figure pct00003
표 3에 나타낸 바와 같이, 제2 가스로서 Ar과 CF4와 O2의 혼합 가스를 이용한 시료 No.11 및 No.12의 산화규소막의 에칭 선택비도, 상기 시료 No.5나 No.10보다 커지는 것이 확인되었다.
이번에 개시된 실시형태 및 실험예는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기 설명이 아니라 청구범위에 의해 나타나며, 청구범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, 탄화규소 반도체 장치의 제조방법에 이용할 수 있다.
31 : 산화규소막 40 : 포토레지스트 패턴
50 : 에칭 스톱층 51 : 제1층
52 : 제2층 53 : 제3층
80 : 단결정 기판 90 : 에피택셜 기판
100 : MOSFET 110 : 게이트 전극
111 : 소스 전극 112 : 드레인 전극
121 : 버퍼층 122 : 내압 유지층
123 : p 영역 124 : n+ 영역
126 : 산화막 127 : 상부 소스 전극

Claims (6)

  1. 탄화규소 기판(90)을 준비하는 공정과,
    상기 탄화규소 기판(90) 상에 산화규소막(31)을 형성하는 공정과,
    CHF3을 포함하는 제1 가스를 이용한 제1 에칭에 의해 상기 산화규소막(31)의 일부를 제거하여 상기 산화규소막(31)의 제1 마스크 패턴을 형성하는 공정과,
    상기 제1 마스크 패턴을 갖는 상기 산화규소막(31)을 구비한 상기 탄화규소 기판(90)에 제1 이온을 이온 주입함으로써 제1 도전형을 갖는 제1 불순물 영역(124)을 형성하는 공정과,
    CF4, C2F6, C3F8 및 SF6으로 이루어진 군에서 선택된 적어도 1종의 불소 화합물 가스와, 산소 가스를 포함하는 제2 가스를 이용한 제2 에칭에 의해 상기 산화규소막(31)의 일부를 제거하여 상기 산화규소막(31)의 제2 마스크 패턴을 형성하는 공정과,
    상기 제2 마스크 패턴을 갖는 상기 산화규소막(31)을 구비한 상기 탄화규소 기판(90)에 제2 이온을 이온 주입함으로써 상기 제1 도전형과는 상이한 제2 도전형을 갖는 제2 불순물 영역(123)을 형성하는 공정
    을 포함하는 탄화규소 반도체 장치(100)의 제조방법.
  2. 제1항에 있어서, 상기 제2 가스에서 차지하는 상기 산소 가스의 비율이 30 체적% 이상인 것인 탄화규소 반도체 장치(100)의 제조방법.
  3. 제1항에 있어서, 상기 제2 에칭에서의 에칭 선택비가 0.5 이상 2 이하인 것인 탄화규소 반도체 장치(100)의 제조방법.
  4. 제1항에 있어서, 상기 산화규소막(31)을 형성하는 공정은, 상기 탄화규소 기판(90) 상에 에칭 스톱층(50)을 형성하는 공정과, 상기 에칭 스톱층(50) 상에 상기 산화규소막(31)을 형성하는 공정을 포함하는 것인 탄화규소 반도체 장치(100)의 제조방법.
  5. 제4항에 있어서, 상기 에칭 스톱층(50)은, 니켈, 알루미늄 및 티탄으로 이루어진 군에서 선택된 적어도 1종의 금속을 포함하는 것인 탄화규소 반도체 장치(100)의 제조방법.
  6. 제5항에 있어서, 상기 에칭 스톱층(50)은, 상기 탄화규소 기판(90)측으로부터, 티탄으로 이루어진 제1층(51), 니켈 또는 알루미늄으로 이루어진 제2층(52) 및 티탄으로 이루어진 제3층(53)이 이 순으로 적층된 적층체로 이루어진 것인 탄화규소 반도체 장치(100)의 제조방법.
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