JP3109279B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3109279B2 JP04261949A JP26194992A JP3109279B2 JP 3109279 B2 JP3109279 B2 JP 3109279B2 JP 04261949 A JP04261949 A JP 04261949A JP 26194992 A JP26194992 A JP 26194992A JP 3109279 B2 JP3109279 B2 JP 3109279B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、スイッチング機構を有
する半導体装置の製造方法に関し、特にゲート開口を有
するGaAs MESFET(Metal Semic
onductor FET)の製造方法に関する。
【0002】
【従来の技術】従来のゲート開口を有するリセス構造型
Power GaAs電界効果トランジスタ(FET)
は、図2に示すようにゲート電極を形成する際に、ゲー
トメタルWSi12をスパッタで付着させるため、Si
2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングにより直接エッチングを行な
っていた。
【0003】すなわち図2に示すようにH2 SO4 系エ
ッチャントによりn+ −GaAs層5、及びn−GaA
s層4の一部をエッチングし、ワイドリセスを形成す
る。1はGaAs基板、2はGaAsバッファ層、3は
AlGaAs層である。
【0004】次に、GaAs表面をSiO2 膜層で覆
い、PRをマスクにドライエッチングによりゲート部分
を開口し、ドライエッチング・プラズマダメージをなく
すためにアニールを行なう。
【0005】次に、ゲートメタルWSi(タングステン
・シリサイド)12及びTiN/Pt/Au13をスパ
ッタし、PRをマスクにAuメッキ9を付ける。
【0006】次に、ドライエッチングによりTiN/P
t/Au13,WSi12の余分な部分を切断し、ゲー
ト電極を形成する。
【0007】次に、GaAs表面をSiO2 の保護膜1
0で覆い、PRをマスクにオーミック電極領域をドライ
エッチングにより窓を開け、AuGe/Niを蒸着し、
リフトオフにて余分のメタルを剥離し、アニールを行な
い、オーミック電極11を形成し、素子を完成してい
た。
【0008】
【発明が解決しようとする課題】この従来のゲート開口
型のFETにおいては、ゲート電極を形成時にあたって
ゲートメタルWSiをスパッタで付着させるため、Si
2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングのプラズマによって、n−G
aAs層がダメージを受けていた。
【0009】従来、このドライエッチングによるプラズ
マダメージを軽減するため、ダメージアニールを行なっ
てきたが、キャリアの回復が十分でなく、あるいはドラ
イエッチングによるC(カーボン)汚染の影響を受け、
特性に悪影響を与えていた。
【0010】本発明の目的は、プラズマダメージを低減
してキャリアの減少を防止し、特性の向上に寄与する半
導体装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、SiO2
に開口を形成し、主にその開口内にゲート電極を形成す
ゲート開口型電界効果トランジスタの製造方法におい
て、半導体基板上に第1の金属膜を形成し、その上にS
iO 2 膜を形成し、前記SiO 2 膜にフォトレジスト膜を
マスクとして、前記第1の金属膜をドライエッチングの
ストッパー膜として、ドライエッチングによりゲート開
口を形成し、その上から第2の金属膜を蒸着し、前記フ
ォトレジスト膜をリフトオフし、第3の金属膜を前記ゲ
ート開口を含む前記SiO 2 膜上にスパッタし、前記第
3の金属膜上にフォトレジスト膜でゲート電極用開口を
開口したマスクを形成し、前記第3の金属膜を導電膜と
して第4の金属膜を前記ゲート開口または前記ゲート電
極用開口内にメッキにより形成し、前記SiO 2 膜をウ
エットエッチングにより除去し、前記第2の金属膜をマ
スクとして前記第1の金属膜をウエットエッチングして
ゲート電極を形成するものである
【0012】また本発明に係る半導体装置の製造方法
は、ゲート開口型電界効果トランジスタの製造方法であ
って半導体基板上にゲートメタルTi膜を蒸着し、そ
の上にゲートSiO 2 膜を形成し前記ゲートSiO 2
にフォトレジスト膜をマスクとして、前記ゲートメタル
Ti膜をドライエッチングのストッパー膜として、ドラ
イエッチングによりゲート開口を形成し前記ゲート開
口を含む前記フォトレジスト膜上にPt/Au蒸着膜を
蒸着した後、前記フォトレジスト膜をリフトオフし
いで、Pt/Auスパッタ膜を前記ゲート開口を含む前
記ゲートSiO 2 膜上にスパッタし前記Pt/Auス
パッタ膜上にフォトレジスト膜でゲート電極用開口を開
口したマスクを形成し、前記Pt/Auスパッタ膜を導
電層としてAuメッキを行い、前記ゲートSiO 2 膜を
ウエットエッチングで除去し前記Pt/Au蒸着膜を
マスクに前記ゲートメタルをウエットエッチングし、ゲ
ート電極を形成するものである
【0013】
【作用】ゲート開口を行なうSiO2 膜層の下にTiの
蒸着膜があるため、ゲート開口のドライエッチング・ダ
メージからn層GaAs表面を守り、チャネル内のキャ
リアの減少を防ぐことができる。
【0014】また、ゲートメタルとなるTiの不要部分
をエッチングにより除去しているため、ゲート長Lgを
ゲート開口部の幅よりも小さくすることができ、ゲート
長の短い高性能FETの特性向上に効果がある。
【0015】
【実施例】次に本発明について図面を参照して説明す
る。図1は、本発明の一実施例に係る半導体チップを示
す断面図である。
【0016】図1において、GaAs基板1上にGaA
sバッファ層2、AlGaAs層3、n−GaAs層
4、n+ −GaAs層5を積んだエピ基板を用いてい
る。また、ゲート開口の際のドライエッチのストッパー
膜及びゲートメタルとして、Ti6を用いている。ゲー
ト加工のためのマスクとして、Pt/Au蒸着膜7を用
い、Tiのウェットエッチにはフッ酸系エッチング液を
用いている。Pt/Auスパッタ膜8はAuメッキ9の
導電膜である。10はSiO2 膜(保護膜)である。
【0017】次に図3に従って説明する。図3(a)に
示すように、前記エピ基板にPR14をマスクとしてH
2 SO4 系エッチャントでウェットエッチングを行な
い、ワイドリセス構造を形成する。
【0018】次に図3(b)に示すように、ドライエッ
チのストッパー膜を兼ねたゲートメタルTi6を蒸着す
る。次に、ゲート形成用のゲートSiO2 膜15を成長
し、PR14をマスクにドライエッチングにてゲート開
口を行なう。この際、Ti6がドライエッチングのスト
ッパー膜及び下のn−GaAs層4へのプラズマダメー
ジを防ぐ役割を果す。
【0019】次に図3(c)に示すように、Pt/Au
7を蒸着し、PR14を用いてリフトオフし、Tiエッ
チングのためのマスクを形成する(図3(d)。
【0020】次に図3(e)に示すように、Auメッキ
9の導電層としてPt/Au8をスパッタし、PR14
を用いてAuメッキを行ない、ゲート電極を形成する。
次に図3(f)に示すように、ミリングにてPt/Au
スパッタ膜8を加工し、バッファード・フッ酸によりゲ
ートSiO2 膜15を除去する。
【0021】次に図3(g)に示すように、Auメッキ
層9、Pt/Auスパッタ膜8、Pt/Au蒸着膜7を
マスクに、Ti6をウェットエッチングし、ゲート電極
を完成する。次に、GaAs表面全体にSiO2 (保
護)膜10を積層し、PRをマスクにオーミックメタル
を蒸着し、リフトオフによりオーミック電極11を形成
し、FETを完成する。
【0022】
【発明の効果】以上説明したように本発明は、ゲート開
口のためにSiO2 膜層のドライエッチングに対してT
iの蒸着膜によりストッパーを形成することにより、ド
ライエッチングの際のプラズマダメージがn−GaAs
層へ達してキャリアが減少することを防止できる。
【0023】さらに、Tiのストッパー膜をエッチング
加工してゲート電極を形成することにより、容易にゲー
ト長を短くすることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す横断面図である。
【図2】従来例を示す横断面図である。
【図3】図1に示した実施例の工程図である。
【符号の説明】
6 Ti 7 Pt/Au蒸着膜 8 Pt/Auスパッタ膜 9 Auメッキ 12 WSi 13 TiN/Pt/Auスパッタ膜 15 SiO2 膜層

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 SiO2膜に開口を形成し、主にその開
    口内にゲート電極を形成するゲート開口型電界効果トラ
    ンジスタの製造方法において、半導体基板上に第1の金属膜を形成し、その上にSiO
    2 膜を形成し、前記SiO 2 膜にフォトレジスト膜をマス
    クとして、前記第1の金属膜をドライエッチングのスト
    ッパー膜として、ドライエッチングによりゲート開口を
    形成し、その上から第2の金属膜を蒸着し、前記フォト
    レジスト膜をリフトオフし、第3の金属膜を前記ゲート
    開口を含む前記SiO 2 膜上にスパッタし、前記第3の
    金属膜上にフォトレジスト膜でゲート電極用開口を開口
    したマスクを形成し、前記第3の金属膜を導電膜として
    第4の金属膜を前記ゲート開口または前記ゲート電極用
    開口内にメッキにより形成し、前記SiO 2 膜をウエッ
    トエッチングにより除去し、前記第2の金属膜をマスク
    として前記第1の金属膜をウエットエッチングしてゲー
    ト電極を形成することを特徴とする半導体装置の製造方
  2. 【請求項2】 ゲート開口型電界効果トランジスタの製
    造方法であって半導体基板上にゲートメタルTi膜を蒸着し、その上に
    ゲートSiO 2 膜を形成し前記ゲートSiO 2 膜にフォトレジスト膜をマスクとし
    て、前記ゲートメタルTi膜をドライエッチングのスト
    ッパー膜として、ドライエッチングによりゲート開口を
    形成し前記ゲート開口を含む前記フォトレジスト膜上にPt/
    Au蒸着膜を蒸着した後、前記フォトレジスト膜をリフ
    トオフし次いで、Pt/Auスパッタ膜を前記ゲート開口を含む
    前記ゲートSiO 2 膜上にスパッタし前記Pt/Auスパッタ膜上にフォトレジスト膜でゲー
    ト電極用開口を開口したマスクを形成し、前記Pt/A
    uスパッタ膜を導電層としてAuメッキを行い、 前記ゲートSiO 2 膜をウエットエッチングで除去し前記Pt/Au蒸着膜をマスクに前記ゲートメタルをウ
    エットエッチングし、ゲート電極を形成することを特徴
    とする半導体装置の製造方法
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JP2012089867A (ja) * 2003-12-17 2012-05-10 International Rectifier Corp 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法

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