JP3109279B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチング機構を有
する半導体装置の製造方法に関し、特にゲート開口を有
するＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＦＥＴ）の製造方法に関する。
する半導体装置の製造方法に関し、特にゲート開口を有
するＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】従来のゲート開口を有するリセス構造型
Ｐｏｗｅｒ ＧａＡｓ電界効果トランジスタ（ＦＥＴ）
は、図２に示すようにゲート電極を形成する際に、ゲー
トメタルＷＳｉ１２をスパッタで付着させるため、Ｓｉ
Ｏ2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングにより直接エッチングを行な
っていた。
Ｐｏｗｅｒ ＧａＡｓ電界効果トランジスタ（ＦＥＴ）
は、図２に示すようにゲート電極を形成する際に、ゲー
トメタルＷＳｉ１２をスパッタで付着させるため、Ｓｉ
Ｏ2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングにより直接エッチングを行な
っていた。
【０００３】すなわち図２に示すようにＨ2 ＳＯ4 系エ
ッチャントによりｎ+ −ＧａＡｓ層５、及びｎ−ＧａＡ
ｓ層４の一部をエッチングし、ワイドリセスを形成す
る。１はＧａＡｓ基板、２はＧａＡｓバッファ層、３は
ＡｌＧａＡｓ層である。
ッチャントによりｎ+ −ＧａＡｓ層５、及びｎ−ＧａＡ
ｓ層４の一部をエッチングし、ワイドリセスを形成す
る。１はＧａＡｓ基板、２はＧａＡｓバッファ層、３は
ＡｌＧａＡｓ層である。
【０００４】次に、ＧａＡｓ表面をＳｉＯ2 膜層で覆
い、ＰＲをマスクにドライエッチングによりゲート部分
を開口し、ドライエッチング・プラズマダメージをなく
すためにアニールを行なう。
い、ＰＲをマスクにドライエッチングによりゲート部分
を開口し、ドライエッチング・プラズマダメージをなく
すためにアニールを行なう。
【０００５】次に、ゲートメタルＷＳｉ（タングステン
・シリサイド）１２及びＴｉＮ／Ｐｔ／Ａｕ１３をスパ
ッタし、ＰＲをマスクにＡｕメッキ９を付ける。
・シリサイド）１２及びＴｉＮ／Ｐｔ／Ａｕ１３をスパ
ッタし、ＰＲをマスクにＡｕメッキ９を付ける。
【０００６】次に、ドライエッチングによりＴｉＮ／Ｐ
ｔ／Ａｕ１３，ＷＳｉ１２の余分な部分を切断し、ゲー
ト電極を形成する。
ｔ／Ａｕ１３，ＷＳｉ１２の余分な部分を切断し、ゲー
ト電極を形成する。
【０００７】次に、ＧａＡｓ表面をＳｉＯ2 の保護膜１
０で覆い、ＰＲをマスクにオーミック電極領域をドライ
エッチングにより窓を開け、ＡｕＧｅ／Ｎｉを蒸着し、
リフトオフにて余分のメタルを剥離し、アニールを行な
い、オーミック電極１１を形成し、素子を完成してい
た。
０で覆い、ＰＲをマスクにオーミック電極領域をドライ
エッチングにより窓を開け、ＡｕＧｅ／Ｎｉを蒸着し、
リフトオフにて余分のメタルを剥離し、アニールを行な
い、オーミック電極１１を形成し、素子を完成してい
た。
【０００８】
【発明が解決しようとする課題】この従来のゲート開口
型のＦＥＴにおいては、ゲート電極を形成時にあたって
ゲートメタルＷＳｉをスパッタで付着させるため、Ｓｉ
Ｏ2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングのプラズマによって、ｎ−Ｇ
ａＡｓ層がダメージを受けていた。
型のＦＥＴにおいては、ゲート電極を形成時にあたって
ゲートメタルＷＳｉをスパッタで付着させるため、Ｓｉ
Ｏ2 膜層の型を利用しているが、ゲート電極部分を開口
する際、ドライエッチングのプラズマによって、ｎ−Ｇ
ａＡｓ層がダメージを受けていた。
【０００９】従来、このドライエッチングによるプラズ
マダメージを軽減するため、ダメージアニールを行なっ
てきたが、キャリアの回復が十分でなく、あるいはドラ
イエッチングによるＣ（カーボン）汚染の影響を受け、
特性に悪影響を与えていた。
マダメージを軽減するため、ダメージアニールを行なっ
てきたが、キャリアの回復が十分でなく、あるいはドラ
イエッチングによるＣ（カーボン）汚染の影響を受け、
特性に悪影響を与えていた。
【００１０】本発明の目的は、プラズマダメージを低減
してキャリアの減少を防止し、特性の向上に寄与する半
導体装置の製造方法を提供することにある。
してキャリアの減少を防止し、特性の向上に寄与する半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ＳｉＯ2膜
に開口を形成し、主にその開口内にゲート電極を形成す
るゲート開口型電界効果トランジスタの製造方法におい
て、半導体基板上に第１の金属膜を形成し、その上にＳ
ｉＯ 2 膜を形成し、前記ＳｉＯ 2 膜にフォトレジスト膜を
マスクとして、前記第１の金属膜をドライエッチングの
ストッパー膜として、ドライエッチングによりゲート開
口を形成し、その上から第２の金属膜を蒸着し、前記フ
ォトレジスト膜をリフトオフし、第３の金属膜を前記ゲ
ート開口を含む前記ＳｉＯ 2 膜上にスパッタし、前記第
３の金属膜上にフォトレジスト膜でゲート電極用開口を
開口したマスクを形成し、前記第３の金属膜を導電膜と
して第４の金属膜を前記ゲート開口または前記ゲート電
極用開口内にメッキにより形成し、前記ＳｉＯ 2 膜をウ
エットエッチングにより除去し、前記第２の金属膜をマ
スクとして前記第１の金属膜をウエットエッチングして
ゲート電極を形成するものである。
め、本発明に係る半導体装置の製造方法は、ＳｉＯ2膜
に開口を形成し、主にその開口内にゲート電極を形成す
るゲート開口型電界効果トランジスタの製造方法におい
て、半導体基板上に第１の金属膜を形成し、その上にＳ
ｉＯ 2 膜を形成し、前記ＳｉＯ 2 膜にフォトレジスト膜を
マスクとして、前記第１の金属膜をドライエッチングの
ストッパー膜として、ドライエッチングによりゲート開
口を形成し、その上から第２の金属膜を蒸着し、前記フ
ォトレジスト膜をリフトオフし、第３の金属膜を前記ゲ
ート開口を含む前記ＳｉＯ 2 膜上にスパッタし、前記第
３の金属膜上にフォトレジスト膜でゲート電極用開口を
開口したマスクを形成し、前記第３の金属膜を導電膜と
して第４の金属膜を前記ゲート開口または前記ゲート電
極用開口内にメッキにより形成し、前記ＳｉＯ 2 膜をウ
エットエッチングにより除去し、前記第２の金属膜をマ
スクとして前記第１の金属膜をウエットエッチングして
ゲート電極を形成するものである。
【００１２】また本発明に係る半導体装置の製造方法
は、ゲート開口型電界効果トランジスタの製造方法であ
って、半導体基板上にゲートメタルＴｉ膜を蒸着し、そ
の上にゲートＳｉＯ 2 膜を形成し、前記ゲートＳｉＯ 2 膜
にフォトレジスト膜をマスクとして、前記ゲートメタル
Ｔｉ膜をドライエッチングのストッパー膜として、ドラ
イエッチングによりゲート開口を形成し、前記ゲート開
口を含む前記フォトレジスト膜上にＰｔ／Ａｕ蒸着膜を
蒸着した後、前記フォトレジスト膜をリフトオフし、次
いで、Ｐｔ／Ａｕスパッタ膜を前記ゲート開口を含む前
記ゲートＳｉＯ 2 膜上にスパッタし、前記Ｐｔ／Ａｕス
パッタ膜上にフォトレジスト膜でゲート電極用開口を開
口したマスクを形成し、前記Ｐｔ／Ａｕスパッタ膜を導
電層としてＡｕメッキを行い、前記ゲートＳｉＯ 2 膜を
ウエットエッチングで除去し、前記Ｐｔ／Ａｕ蒸着膜を
マスクに前記ゲートメタルをウエットエッチングし、ゲ
ート電極を形成するものである。
は、ゲート開口型電界効果トランジスタの製造方法であ
って、半導体基板上にゲートメタルＴｉ膜を蒸着し、そ
の上にゲートＳｉＯ 2 膜を形成し、前記ゲートＳｉＯ 2 膜
にフォトレジスト膜をマスクとして、前記ゲートメタル
Ｔｉ膜をドライエッチングのストッパー膜として、ドラ
イエッチングによりゲート開口を形成し、前記ゲート開
口を含む前記フォトレジスト膜上にＰｔ／Ａｕ蒸着膜を
蒸着した後、前記フォトレジスト膜をリフトオフし、次
いで、Ｐｔ／Ａｕスパッタ膜を前記ゲート開口を含む前
記ゲートＳｉＯ 2 膜上にスパッタし、前記Ｐｔ／Ａｕス
パッタ膜上にフォトレジスト膜でゲート電極用開口を開
口したマスクを形成し、前記Ｐｔ／Ａｕスパッタ膜を導
電層としてＡｕメッキを行い、前記ゲートＳｉＯ 2 膜を
ウエットエッチングで除去し、前記Ｐｔ／Ａｕ蒸着膜を
マスクに前記ゲートメタルをウエットエッチングし、ゲ
ート電極を形成するものである。
【００１３】
【作用】ゲート開口を行なうＳｉＯ2 膜層の下にＴｉの
蒸着膜があるため、ゲート開口のドライエッチング・ダ
メージからｎ層ＧａＡｓ表面を守り、チャネル内のキャ
リアの減少を防ぐことができる。
蒸着膜があるため、ゲート開口のドライエッチング・ダ
メージからｎ層ＧａＡｓ表面を守り、チャネル内のキャ
リアの減少を防ぐことができる。
【００１４】また、ゲートメタルとなるＴｉの不要部分
をエッチングにより除去しているため、ゲート長Ｌｇを
ゲート開口部の幅よりも小さくすることができ、ゲート
長の短い高性能ＦＥＴの特性向上に効果がある。
をエッチングにより除去しているため、ゲート長Ｌｇを
ゲート開口部の幅よりも小さくすることができ、ゲート
長の短い高性能ＦＥＴの特性向上に効果がある。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例に係る半導体チップを示
す断面図である。
る。図１は、本発明の一実施例に係る半導体チップを示
す断面図である。
【００１６】図１において、ＧａＡｓ基板１上にＧａＡ
ｓバッファ層２、ＡｌＧａＡｓ層３、ｎ−ＧａＡｓ層
４、ｎ+ −ＧａＡｓ層５を積んだエピ基板を用いてい
る。また、ゲート開口の際のドライエッチのストッパー
膜及びゲートメタルとして、Ｔｉ６を用いている。ゲー
ト加工のためのマスクとして、Ｐｔ／Ａｕ蒸着膜７を用
い、Ｔｉのウェットエッチにはフッ酸系エッチング液を
用いている。Ｐｔ／Ａｕスパッタ膜８はＡｕメッキ９の
導電膜である。１０はＳｉＯ2 膜（保護膜）である。
ｓバッファ層２、ＡｌＧａＡｓ層３、ｎ−ＧａＡｓ層
４、ｎ+ −ＧａＡｓ層５を積んだエピ基板を用いてい
る。また、ゲート開口の際のドライエッチのストッパー
膜及びゲートメタルとして、Ｔｉ６を用いている。ゲー
ト加工のためのマスクとして、Ｐｔ／Ａｕ蒸着膜７を用
い、Ｔｉのウェットエッチにはフッ酸系エッチング液を
用いている。Ｐｔ／Ａｕスパッタ膜８はＡｕメッキ９の
導電膜である。１０はＳｉＯ2 膜（保護膜）である。
【００１７】次に図３に従って説明する。図３（ａ）に
示すように、前記エピ基板にＰＲ１４をマスクとしてＨ
2 ＳＯ4 系エッチャントでウェットエッチングを行な
い、ワイドリセス構造を形成する。
示すように、前記エピ基板にＰＲ１４をマスクとしてＨ
2 ＳＯ4 系エッチャントでウェットエッチングを行な
い、ワイドリセス構造を形成する。
【００１８】次に図３（ｂ）に示すように、ドライエッ
チのストッパー膜を兼ねたゲートメタルＴｉ６を蒸着す
る。次に、ゲート形成用のゲートＳｉＯ2 膜１５を成長
し、ＰＲ１４をマスクにドライエッチングにてゲート開
口を行なう。この際、Ｔｉ６がドライエッチングのスト
ッパー膜及び下のｎ−ＧａＡｓ層４へのプラズマダメー
ジを防ぐ役割を果す。
チのストッパー膜を兼ねたゲートメタルＴｉ６を蒸着す
る。次に、ゲート形成用のゲートＳｉＯ2 膜１５を成長
し、ＰＲ１４をマスクにドライエッチングにてゲート開
口を行なう。この際、Ｔｉ６がドライエッチングのスト
ッパー膜及び下のｎ−ＧａＡｓ層４へのプラズマダメー
ジを防ぐ役割を果す。
【００１９】次に図３（ｃ）に示すように、Ｐｔ／Ａｕ
７を蒸着し、ＰＲ１４を用いてリフトオフし、Ｔｉエッ
チングのためのマスクを形成する（図３（ｄ）。
７を蒸着し、ＰＲ１４を用いてリフトオフし、Ｔｉエッ
チングのためのマスクを形成する（図３（ｄ）。
【００２０】次に図３（ｅ）に示すように、Ａｕメッキ
９の導電層としてＰｔ／Ａｕ８をスパッタし、ＰＲ１４
を用いてＡｕメッキを行ない、ゲート電極を形成する。
次に図３（ｆ）に示すように、ミリングにてＰｔ／Ａｕ
スパッタ膜８を加工し、バッファード・フッ酸によりゲ
ートＳｉＯ2 膜１５を除去する。
９の導電層としてＰｔ／Ａｕ８をスパッタし、ＰＲ１４
を用いてＡｕメッキを行ない、ゲート電極を形成する。
次に図３（ｆ）に示すように、ミリングにてＰｔ／Ａｕ
スパッタ膜８を加工し、バッファード・フッ酸によりゲ
ートＳｉＯ2 膜１５を除去する。
【００２１】次に図３（ｇ）に示すように、Ａｕメッキ
層９、Ｐｔ／Ａｕスパッタ膜８、Ｐｔ／Ａｕ蒸着膜７を
マスクに、Ｔｉ６をウェットエッチングし、ゲート電極
を完成する。次に、ＧａＡｓ表面全体にＳｉＯ2 （保
護）膜１０を積層し、ＰＲをマスクにオーミックメタル
を蒸着し、リフトオフによりオーミック電極１１を形成
し、ＦＥＴを完成する。
層９、Ｐｔ／Ａｕスパッタ膜８、Ｐｔ／Ａｕ蒸着膜７を
マスクに、Ｔｉ６をウェットエッチングし、ゲート電極
を完成する。次に、ＧａＡｓ表面全体にＳｉＯ2 （保
護）膜１０を積層し、ＰＲをマスクにオーミックメタル
を蒸着し、リフトオフによりオーミック電極１１を形成
し、ＦＥＴを完成する。
【００２２】
【発明の効果】以上説明したように本発明は、ゲート開
口のためにＳｉＯ2 膜層のドライエッチングに対してＴ
ｉの蒸着膜によりストッパーを形成することにより、ド
ライエッチングの際のプラズマダメージがｎ−ＧａＡｓ
層へ達してキャリアが減少することを防止できる。
口のためにＳｉＯ2 膜層のドライエッチングに対してＴ
ｉの蒸着膜によりストッパーを形成することにより、ド
ライエッチングの際のプラズマダメージがｎ−ＧａＡｓ
層へ達してキャリアが減少することを防止できる。
【００２３】さらに、Ｔｉのストッパー膜をエッチング
加工してゲート電極を形成することにより、容易にゲー
ト長を短くすることができる。
加工してゲート電極を形成することにより、容易にゲー
ト長を短くすることができる。
【図１】本発明の一実施例を示す横断面図である。
【図２】従来例を示す横断面図である。
【図３】図１に示した実施例の工程図である。
６ Ｔｉ ７ Ｐｔ／Ａｕ蒸着膜 ８ Ｐｔ／Ａｕスパッタ膜 ９ Ａｕメッキ １２ ＷＳｉ １３ ＴｉＮ／Ｐｔ／Ａｕスパッタ膜 １５ ＳｉＯ2 膜層
Claims (2)
- 【請求項１】 ＳｉＯ2膜に開口を形成し、主にその開
口内にゲート電極を形成するゲート開口型電界効果トラ
ンジスタの製造方法において、半導体基板上に第１の金属膜を形成し、その上にＳｉＯ
2 膜を形成し、前記ＳｉＯ 2 膜にフォトレジスト膜をマス
クとして、前記第１の金属膜をドライエッチングのスト
ッパー膜として、ドライエッチングによりゲート開口を
形成し、その上から第２の金属膜を蒸着し、前記フォト
レジスト膜をリフトオフし、第３の金属膜を前記ゲート
開口を含む前記ＳｉＯ 2 膜上にスパッタし、前記第３の
金属膜上にフォトレジスト膜でゲート電極用開口を開口
したマスクを形成し、前記第３の金属膜を導電膜として
第４の金属膜を前記ゲート開口または前記ゲート電極用
開口内にメッキにより形成し、前記ＳｉＯ 2 膜をウエッ
トエッチングにより除去し、前記第２の金属膜をマスク
として前記第１の金属膜をウエットエッチングしてゲー
ト電極を形成することを特徴とする半導体装置の製造方
法 。 - 【請求項２】 ゲート開口型電界効果トランジスタの製
造方法であって、半導体基板上にゲートメタルＴｉ膜を蒸着し、その上に
ゲートＳｉＯ 2 膜を形成し 、前記ゲートＳｉＯ 2 膜にフォトレジスト膜をマスクとし
て、前記ゲートメタルＴｉ膜をドライエッチングのスト
ッパー膜として、ドライエッチングによりゲート開口を
形成し 、前記ゲート開口を含む前記フォトレジスト膜上にＰｔ／
Ａｕ蒸着膜を蒸着した後、前記フォトレジスト膜をリフ
トオフし 、次いで、Ｐｔ／Ａｕスパッタ膜を前記ゲート開口を含む
前記ゲートＳｉＯ 2 膜上にスパッタし 、前記Ｐｔ／Ａｕスパッタ膜上にフォトレジスト膜でゲー
ト電極用開口を開口したマスクを形成し、前記Ｐｔ／Ａ
ｕスパッタ膜を導電層としてＡｕメッキを行い、 前記ゲートＳｉＯ 2 膜をウエットエッチングで除去し 、前記Ｐｔ／Ａｕ蒸着膜をマスクに前記ゲートメタルをウ
エットエッチングし、ゲート電極を形成することを特徴
とする半導体装置の製造方法 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04261949A JP3109279B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04261949A JP3109279B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112229A JPH06112229A (ja) | 1994-04-22 |
| JP3109279B2 true JP3109279B2 (ja) | 2000-11-13 |
Family
ID=17368908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04261949A Expired - Fee Related JP3109279B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109279B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109117A (ja) * | 2008-10-30 | 2010-05-13 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904163B2 (ja) * | 1996-12-11 | 1999-06-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP2667414A4 (en) * | 2011-01-17 | 2014-08-13 | Sumitomo Electric Industries | METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT FROM SILICON CARBIDE |
| JP5740356B2 (ja) * | 2012-06-20 | 2015-06-24 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-09-30 JP JP04261949A patent/JP3109279B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
| JP2010109117A (ja) * | 2008-10-30 | 2010-05-13 | New Japan Radio Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112229A (ja) | 1994-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |