JPS61208877A - シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は、化合物半導体基板を用いたショットキーゲー
ト型電界効果トランジスタの製造方法に関する。

〔発明の技術的背景とその問題点〕

ゲートにショットキー障壁を用いた電界効果トランジス
タ（以下、ＭＥＳＦＥＴと略称する）においては、ソー
ス電極とゲート電極間に存在するソース直列抵抗Ｒｓが
その特性を決定づける大きな要因となっている。即ち、
ＲｓとＭＥＳＦＥＴの真性コンダクタンスｇｍｏおよび
実際のコンダクタンスＱＩ１１との間には、 ｇｍ　−ｇｍｏ／　（１＋　Ｒｓ　−Ｑｍｏ）なる関係
があり、Ｒｓが小さい程ｑｌが大きくなる。従ってＭＥ
ＳＦＥＴの高性能化には、ソース直列抵抗Ｒｓの低減が
重要な課題となる。このため従来より、ＭＥＳＦＥＴの
ソース直列抵抗Ｒｓを低減する目的で、ゲート電極に対
して自己整合的にソース及びドレインのオーミック電極
を形成する技術が種々提案されている。

第２図はその様な従来例を示す図である。半絶縁性Ｇａ
Ａｓ基板２１にｎ型活性層２２を形成し、この上に耐熱
性金属からなるゲート電極２５を形成し、更にこのゲー
ト電極２５の側壁部に絶縁膜２６を形成してイオン注入
を行ないソース、ドレイン領域２３．２４を形成する。

この後全面にオーミック電極材料膜２７を形成し、更に
その上にフォトレジスト２８を塗布する（第２図（ａ）
）。

そしてフォトレジスト２８をエツチングしてゲート電極
２５上のゲート電極材料膜２７を露出させる（第２図（
ｂ））。この状態でフォトレジスト２８をマスクとして
オーミック電極材料膜２７をエツチングすることにより
、ソース、ドレインのオーミック電極２７１．２７２を
バターニングする（第２図（Ｃ））。

しかしながらこの方法では、オーミック電極材料膜をエ
ツチングする工程を含むことが問題となっている。Ｇａ
Ａｓなどの化合物半導体基板には通常オーミック電極と
してＡｕＧｅなどのＡｕ系合金が用いられるが、このＡ
ｕ系合金はエツチングが難しい。Ａｕ系合金のエツチン
グ方法としてはイオンミリング法があるが、この方法で
はダメージが大きく、また生産性も低いものとなる。こ
の問題を回避するためには、原理的にはエツチングが容
易なオーミック電極材料膜を用いれば良い訳であるが、
現状では、オーミック電極としてＡｕ系合金に勝るもの
はない。

〔発明の目的〕

本発明は上記の点に鑑みなされたもので、ゲート電極に
対して自己整合的にソース、ドレインのオーミック電極
を形成する工程を改良したＭＥＳＦＥＴの製造方法を提
供することを目的とする。

〔発明の概要〕

本発明によるＭＥＳＦＥＴの製造方法ではフッ化カルシ
ウム等の所定の絶縁膜を利用したリフトオフ加工により
ソース、ドレインのオーミック電極を形成する。即ち先
ず、化合物半導体基板に耐熱性金属またはその合金から
なるゲート電極を形成し、このゲート電極側壁部にのみ
第１の絶縁膜を形成して、イオン注入を行なってゲート
電極に自己整合的にソース、ドレイン領域を形成する。

この後全面に第２の絶縁膜を形成し、更にその上に第１
のフォトレジストを塗布する。このときフォトレジスト
の粘性により表面が平坦化される。

そしてフォトレジストをエツチングして第２の絶縁膜の
ゲート電極上部の部分のみ露出させ、残ったフォトレジ
ストをマスクとして露出した第２の絶縁膜を選択的にエ
ツチングしてゲート電極及び第１の絶縁膜頭部を露出さ
せる。このとき第２の絶縁膜のエツチングは、ゲート電
極及び第１の絶縁膜に対して十分に大きい選択比のとれ
る方法を用いることが好ましい。この状態で全面にフッ
化カルシウム（ＣａＦ２）等の第３の絶縁膜を形成し、
第１のフォトレジストを除去することによりゲート電極
及び第１の絶縁膜頭部にのみ第３の絶縁膜を残す。第３
の絶縁膜としてＣａＦ２膜を用いれば、これは有機溶剤
には溶けないが、希塩酸には極めて容易に溶解するので
、リフトオフ加工用膜として存用である。この後全面に
第２のフォトレジストを塗布し、これにソース、ドレイ
ン及びその中間領域にまたがる開口を形成し、露出した
第２の絶縁膜を連携的にエツチングしてソース。

トレイン領域の基板面を露出させる。このエツチング工
程は第１の絶縁膜及び第３の絶縁膜に対して十分に選択
比の大きい方法を用いる。そして全面にオーミック電極
材料膜を形成し、この後第２のフォトレジストを適当な
有機溶剤で、また第３の絶縁膜を適当なエツチング液で
それぞれ除去するリフトオフ加工により、ソース、ドレ
インのオーミック電極をバターニングする。

〔発明の効果〕

本発明によれば、リフトオフ加工によりゲート電極に対
して自己整合されたソース、ドレインのオーミック電極
が形成される。従ってオーミック電極材料膜がＡｕ系合
金等のエツチングが難しいものであってもよく、オーミ
ック電極材料膜の選択上の制約がなくなる。しかもイオ
ンミリングなどのエツチング法を用いる必要がないから
、素子基板にダメージを与えることもなく、優れた特性
のＭＥＳＦＥＴを生産性よく得ることができる。

〔発明の実施例〕

以下本発明の実施例を第１図を用いて説明する。

先ず、半絶縁性ＧａＡｓ基板１にＳｉ＋を加速電圧５０
ＫｅＶ、　　ドーズ量２Ｘ１０１２／ｃ＋ｊでイオン注
入し、８００℃〜８５０℃で１５分間熱処理してｎ型活
性層２を形成する。次にスパッタリング蒸着装置により
窒化タングステン（ＷＮ）ＩＩｌＩを約４０００人形成
し、これを例えばフレオン（ＣＦ４　）を含むガスによ
る反応性イオンエツチング（ＲＩＥ）法によりパターニ
ングして、ゲート長１．５μｍのゲート電極３を形成す
る（第１図（ａ））。次に第１の絶縁膜としてＣＶＤ法
によるＳ　ｉ　０２　！１１を全面に２０００人程度形
成し、これを例えばＣＦ４及び水素（Ｎ２）を用いたエ
ツチングガスによるＲＩＥによりエツチングして、ゲー
ト電極３の側壁部にのみＳｉＯ２膜４を残す。

ＣＶＤ法の良好なカバレージのためにゲート電極３の側
部のみＳｉＯ２膜が厚く堆積されるため、異方性エツチ
ングによりこれを全面エツチングして、ゲート電極３の
側壁部にのみＳ　ｉ　０２　ＥＭを残すことができるの
である。この後Ｓｉ“を加速電圧１８０ＫｅＶ、　ドー
ズ量３Ｘ１０１３／ｉでイオン注入し、ＰＳＧ膜を約５
０００人両面に堆積した状態で８００℃、１０分間の熱
処理を行゛なって、ソース、ドレイン領域５．６を形成
する（第１図（ｂ））。

続いてプラズマＣＶＤ法により第２の絶縁膜としてＳｉ
３Ｎ＋膜７を全面に約５０００人形成し、更に第１のフ
ォトレジスト８を約５０００Ａ塗布する（第１図（Ｃ）
）。第１のフォトレジスト８の粘性により、図示のよう
に表面が平坦化される。

この後、酸素（０２）を用いたＲＩＥにより第１のフォ
トレジスト８をエツチングし、ゲート電極３上部の５ｉ
ａＮ＋ｌｌ１７を露出させる（第１図（ｄ））。この条
件でのＲＩＥでは、Ｓｉ３Ｎ＋膜７に対する選択比は十
分であり、Ｓｉ３Ｎ＋膜をエツチングすることなくその
凸部を露出させることができる。次にＣＦ４及びＯ２を
用いたプラズマエツチング法により露出した５ｉｉＮ＋
膜７をエツチングし、ゲート電極３及びその側壁部のＳ
　！　０２　Ｎ１４の頭部を露出させる。このとき、プ
ラズマエツチングの等方性によりＳｉｇＮ＋膜７は横方
向にもエツチングされる。一方、ゲート電極３及びＳｉ
Ｏ２膜４に対しては十分な選択比がとり得る。この後第
１のフォトレジスト８を残したまま、全面に第３の絶縁
膜としてＣａＦ２１１９を１ｏｏｏ人程度蒸着する（第
１図（ｅ））。そして第１のフォトレジスト８を除去す
ることにより、Ｃａ　Ｆ２１！１９ヲケー　ト’Ｒｍ３
及Ｕｓ　ｉ　０２　ｌ１１４の上部にのみ残す（第１図
（ｆ）〉。この第３の絶縁膜として例えば、フン化マグ
ネシウム（ＭｏＦ３〉などを用いることも可能である。

次に基板全面に約１０μｍのＮ２のフォトレジスト１０
を塗布し、通常のＰＥＰによりソース。

ドレイン領域５，６及びその中間領域にまたがる開口を
設け、露出したＳｉ３Ｎ４膜７をＣＦ４及び０２を用い
たプラズマエツチングによりエッチングして基板面を露
出させる（第１図（ｇ））。

このとき、ＣａＦ２膜９はエツチングされない。

この後、全面にオーミック電極材料膜としてＡｕＧｅ　
（３％）膜１１を約２０００人魚着する（第１１ｇ　（
１１）　）。そして第２のフォトレジスト１０を有線溶
剤により、またＣａｌ”２膜９を希塩酸によりそれぞれ
溶解除去して、ＡｕＧｅ膜１１全１１−ニングし、最後
にＮ２ガス雰囲気中で４００℃、５分間の熱処理を施す
ことにより、ソース、ドレインのオーミック電極１１１
．１１２を形成する（第１図（ｉ））。

以上のようにして得られたＭＥＳＦＥＴは、相互コンダ
クタンスＣｌｌが２５０ｍ５／ｍと大きく、かつドレイ
ン耐圧は６Ｖ以上と十分大きい値を示した。またウェー
ハ間及びウェーハ内のＭＥＳＦＥＴ特性のばらつきは小
さく、均一性の優れた特性のＭＥＳＦＥＴが得られた。

本発明は上記実施例に限られるものではない。

例えば、ゲート電極材料としては基板とショット・　キ
ー障壁を形成する他の耐熱性金属またはその化合物を用
いることができる。ＧａＡｓ基板を用いた場合には、Ｗ
Ｎの他、Ｗ、ＷＡｎ、Ｔ　ｉＷなどがゲート電極材料と
して用い得る。ソース、ドレインＮ極材料についても同
様で、基板と良好なオーミックコンタクトがとれるもの
であればよい。

第１．第２及び第３の絶縁膜とこれらのエツチング法の
組合わせについても種々選択することができる。化合物
半導体基板としてもＧａＡｓに限らず、他の材料を用い
てＭＥＳＦＥＴを作る場合に本発明を適用して有用であ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例にょるＭＥＳ
ＦＥＴの製造工程を示す図、第２図（ａ）〜（Ｃ）は従
来法によるＭＥＳＦＥＴの製造工程を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・活性層、３・
・・ゲート電極（ＷＮＩｌり、４・・・ｓ　ｉ０２膜（
第１の絶縁１）、５・・−ソース領域、６・・・ドレイ
ン領域、７・・・Ｓｉ３Ｎ＋膜（第２の絶縁膜）、８・
・・第１のフォトレジスト、９・・・ＣａＦ２膜（第３
の絶縁膜）、１０・・・第２のフォトレジスト、１１・
・・ＡｕＧｅ膜（オーミック電極材料ｌＩ）、１１１．
１１２・・・オーミック電極。 出願人代理人　弁理士　鈴江武彦 第１図 第１図 第１図

Claims (2)

【特許請求の範囲】
1. （１）化合物半導体基板に基板との間でショットキー障
   壁を形成するゲート電極を形成する工程と、前記ゲート
   電極側部に選択的に第１の絶縁膜を形成する工程と、前
   記ゲート電極及び第１の絶縁膜をマスクとして不純物を
   イオン注入してソース及びドレイン領域を形成する工程
   と、この後全面に第２の絶縁膜を形成する工程と、前記
   第２の絶縁膜上に第１のフォトレジストを塗布しこれを
   エッチングして前記第２の絶縁膜の内前記ゲート電極上
   部を露出させる工程と、前記第１のフォトレジストをマ
   スクとして前記第２の絶縁膜を選択的にエッチングして
   前記ゲート電極及び第１の絶縁膜の頭部を露出させる工
   程と、この後全面に第３の絶縁膜を形成し前記第１のフ
   ォトレジストを除去することにより前記ゲート電極及び
   第１の絶縁膜の頭部にのみ第３の絶縁膜を残す工程と、
   この後全面に第２のフォトレジストを塗布しこれに前記
   ソース、ドレイン領域及びその中間領域にまたがる開口
   を形成する工程と、前記第２のフォトレジストをマスク
   として前記第２の絶縁膜を選択的にエッチングする工程
   と、この後全面にオーミック電極材料膜を形成する工程
   と、前記第２のフォトレジスト及び第３の絶縁膜を除去
   することによりソース及びドレインのオーミック電極を
   パターン形成する工程とを備えたことを特徴とするショ
   ットキーゲート型電界効果トランジスタの製造方法。
2. （２）化合物半導体基板がＧａＡｓ基板、オーミック電
   極材料膜がＡｕ系合金であり、第１の絶縁膜がＳｉＯ＿
   ２膜、第２の絶縁膜がＳｉ＿３Ｎ＿４膜、第３の絶縁膜
   がフッ化カルシウム膜であつて、第２の絶縁膜の選択エ
   ッチング工程は第１の絶縁膜、ゲート電極及び第３の絶
   縁膜に対して選択比の大きいドライエッチング法による
   特許請求の範囲第１項記載のショットキーゲート型電界
   効果トランジスタの製造方法。